JP3774151B2 - Ｅｓｄ用半導体装置 - Google Patents
Ｅｓｄ用半導体装置 Download PDFInfo
- Publication number
- JP3774151B2 JP3774151B2 JP2002012090A JP2002012090A JP3774151B2 JP 3774151 B2 JP3774151 B2 JP 3774151B2 JP 2002012090 A JP2002012090 A JP 2002012090A JP 2002012090 A JP2002012090 A JP 2002012090A JP 3774151 B2 JP3774151 B2 JP 3774151B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- esd
- semiconductor device
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 29
- 239000010410 layer Substances 0.000 claims description 97
- 238000000034 method Methods 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 10
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical group [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 description 28
- 239000000758 substrate Substances 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
- H01L27/0274—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the electrical biasing of the gate electrode of the field effect transistor, e.g. gate coupled transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、より詳細には静電気放電(electrostatic discharge; ESD)用の半導体装置に関する。
【０００２】
【従来の技術】
MOS電界効果トランジスタ(MOSFET)は、静電気放電に非常に効果的な装置であって、寄生バイポーラトランジスタの動作によりソースとドレインとの間に巨大電流の放電経路をESD現象時に提供して、外部の大きな信号から回路を保護できる。
【０００３】
図１は、半導体基板に形成されたNチャネルMOSFET(以下NMOSFETという)の断面図である。図２は、ESD現象時に図１のNMOSFETが示す電流―電圧特性を示すグラフである。MOSFETのESD保護機能は、スナップ-バック(snap-back)メカニズムに基づくものであるが、これを図１及び図２を参照して説明する。
ESD発生時にドレイン接合領域１１０を横切って電界がかかれば、この電界は、接合領域１１０の空乏層にアバランシェブレークダウン(avalanche break-down)を誘発して電荷を生じる。電荷のうち一部は、ドレインに流れ、一部は基板に流れる。基板に流れた電荷の蓄積によりNMOSFETのソースと基板との間には、ソース接合領域１２０を順方向にバイアスさせる局部的な電圧が生じる。この電圧が約０.６Vを超えると、寄生バイポーラトランジスタQをターンオンさせて、NMOSFETのESD電流を放電させる。図１の参照符号Rは基板抵抗を意味する。図２は、上記に説明したように、NMOSFETにESDが発生した時の電流-電圧特性をグラフで示す。ここで、Vtはブレークダウン電圧を、Vspはスナップ-バック電圧(約０.６V)を表す。
【０００４】
前述したESD用NMOSFETは、大容量のESD電流を取扱うためにマルチフィンガ構造で形成することができる。特に、I/Oインターフェースブロック(input/output interface block)では、パッケージとチップとがマウントされるボード、チップ、及び外部システムを相互に連結するケーブルに存在する寄生抵抗/寄生誘導容量/寄生静電容量を考慮して、ゲートの長いNMOSFETを使わなければならい。これを一定の面積により効率的に実現するためには、マルチフィンガ構造のNMOSFETを使用することが一般化している。
【０００５】
図３は、従来のマルチフィンガ構造NMOSFETの平面図である。半導体基板(図示せず)にPウェル領域２１０が形成され、Pウェル領域２１０が形成された半導体基板上には、複数のゲート電極G１、G２、G３、G４が備わり、各ゲート電極の左右には、N+ソース領域S１、S２、S３及びドレイン領域D１、D２が形成される。Pウェル領域２１０の外側には、Pウェル領域２１０にバイアスを提供するためのP+拡散領域２２０が形成される。
【０００６】
図４は、図３の半導体基板２００を２B-２B'方向に切断した断面図である。さらに、図４には、各NMOSFETのソースS１、S２、S３/ドレインD１、D２領域、Pウェル領域２１０、及びP+拡散領域２２０の間に動作する寄生バイポーラトランジスタQ１、Q２、Q３、Q４を概念的に示している。NMOSFETの各ソースとドレインとは、寄生バイポーラトランジスタのエミッタ及びコレクタの役割をし、ESD現象時に各寄生バイポーラトランジスタのエミッタとコレクタとの間に大電流を放電させることによって、内部回路を保護する。図４の参照符号Rsubは、寄生バイポーラトランジスタのベースとP+拡散領域２２０との間に存在する基板抵抗を示すものである。
しかし、このようなマルチフィンガ構造のNMOSFETをESD用として使用するに当って、各NMOSFETのターンオン特性の均一性を維持することが大切である。
【０００７】
図５は、図４の各NMOSFET及びその寄生バイポーラトランジスタの部分図である。各MOSFETの不均一なターンオンが発生する理由を図５を参照して説明する。寄生バイポーラトランジスタQ１とQ２のP+拡散領域２２０からの各距離が異なるために、基板抵抗すなわちベース抵抗R１、R２が変わり、結果的にアバランシェブレークダウン後の電荷蓄積により、各NMOSFETのソース接合領域で形成される局部的な電圧が変わる。これにより、各寄生バイポーラトランジスタがスナップ-バック電圧に到達する時点が変わり、各寄生バイポーラトランジスタがターンオンされる時点が変わる。図５では、ベース抵抗の大きな寄生バイポーラトランジスタQ２がQ１に比べて速くターンオンされる。
【０００８】
以上のようなマルチフィンガ構造を有するNMOSFETの不均一なターンオン特性は、トランジスタの飽和電流を増加させると共に寄生抵抗/寄生静電容量を減少させてトランジスタの高速動作を保障するために各トランジスタのソース/ドレイン領域にシリサイド層を有するNMOSFETの放電特性に深刻な問題を起こす。これを図６を参照して説明する。
図６は、半導体基板３００上に形成されたマルチフィンガ構造をなす個別トランジスターの断面図である。トランジスタのゲート酸化膜３７０上のゲート電極３１０及びソース/ドレイン領域３２０/３３０には、サリサイド(self-aligned silicide; SALICIDE)工程によりシリサイド層３４０が形成される。
【０００９】
ESD側面では、このシリサイド層３４０は、スナップ-バック後の放電過程で寄生バイポーラトランジスタの抵抗を減らす。これをオン抵抗(on resistance;Ron)というが、図２の電流-電圧グラフでスナップ-バック電圧Vspの到達後の電流-電圧曲線の勾配の逆数を意味する。オン抵抗の減少は、放電される電流を増加させ、電流をゲート電極側壁３５０付近のシリサイド層３４０に隣接したソース/ドレイン接合領域３２０/３３０(図６において点線で表した領域)に集中させ、接合領域で高い電流密度を誘発する。前述したように、マルチフィンガ構造のNMOSFETのうちのベース抵抗の高い一部のNMOSFETでターンオンが先に発生し、周囲のNMOSFETがターンオンするためには一定の時間間隔が必要である。
【００１０】
【発明が解決しようとする課題】
しかし、シリサイド層により誘発された高い電流密度のために一部のNMOSFETの接合領域が破壊されて、その他のNMOSFETがターンオンされるための時間を確保し難くなる。このような現象により、一部のNMOSFETだけが放電に関与するのでマルチフィンガ構造の利点を生かせなくなる問題が発生する。
図７は、ESD特性の向上のために従来の技術によって改良されたMOSFETの断面図である。図７に示すように、前述の問題点を解決するための一方案として、ソース/ドレイン領域３２０/３３０のシリサイド層３４０'をゲート電極側壁３５０から一定の間隔W1をおいて形成することによって、接合領域の電流密度を分散させる方法が使われている。
また、図８は、ESD特性の向上ために他の従来の技術によって改良されたMOSFETの断面図である。図８に示すように、ソース/ドレイン領域３２０'/３３０'の接合領域３８０の面積を増加させることによって放電面積を増加させる方法がある。以上図７ないし図８で説明されなかった参照符号は図６と同じ要素を表わすのでその説明を省略する。
【００１１】
しかし、図７の方法は次のような問題点を有する。第一には、選択的なシリサイド層形成のために、ソース/ドレイン領域３２０/３３０上に別のマスク(図示せず)が追加されるので、工程上複雑になる。第二には、ソース/ドレイン領域３２０/３３０の寄生抵抗の増加によって高周波動作が難しくなる。その他に、ソース/ドレイン領域３２０/３３０のサリサイド工程がゲート電極３４０のサリサイド工程と同時に進行する場合には、マスク(図示せず)形成のための工程マージンを確保し難くなる。
また、図８方法も、寄生抵抗の増加によるトランジスタの性能低下が発生し、放電面積の増加には限界があるのでこれによるESD特性変化が少ないという問題点がある。
【００１２】
本発明は上記問題に鑑みなされたもので、マルチフィンガ構造のMOSFETのオン抵抗を増加させることによって放電効率を向上させるESD用半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、マルチフィンガ構造のトランジスタと、上記トランジスタの共通ドレインの数に比例して複数本形成され、上記各トランジスタの共通ドレインと各々連結され、互いに分離された多層配線と、上記多層配線上に、上記多層配線全体にわたって形成されたパッド導電層と、上記トランジスタの共通ドレインから入力された電流が上記共通ドレインと連結された上記多層配線だけを通過して上記パッド導電層に流れるように上記多層配線の配線間及び上記多層配線とパッド導電層との間を連結する複数個のコンタクトプラグとを含むことを特徴とするESD用半導体装置を提供する。
【００１４】
上記多層配線は、Al、Cuまたはこれら合金を含むことが望ましい。
【００１５】
上記パッド導電層は、Al、Cuまたはこれら合金を含むことが望ましい。
【００１６】
上記トランジスタのゲート電極及びソース/ドレイン領域は、サリサイド工程で形成されたシリサイドを含み、上記シリサイドは、コバルトシリサイドまたはタングステンシリサイドを含む。
【００１７】
上記多層配線の数は、上記マルチフィンガトランジスタのドレイン数と同一である。
【００１８】
上記多層配線をなす各層の配線は、ストライプパターンを有する。
【００１９】
上記多層配線は、上記多層配線をなす各層の配線が複数個の孤立した島形のパターンを有し、順次に積層された第１及び第２配線層を含み、上記第１及び第２配線層は、上記コンタクトプラグにより連結され、配線に入力された電流が上記第１層及び第２層の上記孤立した配線パターンをすべて通過して上記パッド導電層に流れるように形成される。
【００２０】
【発明の実施の形態】
以下、図面を参照して、本発明の望ましい実施例を詳細に説明する。
【００２１】
＜実施例１＞
図９は、本発明のESD用半導体装置に使われるマルチフィンガ構造のトランジスタを示す図である。 図９を参照すれば、ESD保護回路として使われるNMOSFETは、マルチフィンガ構造を有する複数のトランジスタから構成される。半導体基板にPウェル領域４１０が形成され、Pウェル領域４１０が形成された半導体基板上には、複数のゲート電極４２０が備わり、各ゲート電極の左右には、N+ソース領域S１、S２、...、S７及びドレイン領域D１、D２、...、D６が形成される。Pウェル領域の外側には、Pウェル領域４１０にバイアスを提供するためのP+拡散領域(図示せず)が形成される。トランジスタ上には、層間絶縁膜(図示せず)が形成され、ドレイン領域D１、D２、...、D６上の層間絶縁膜上には、NMOSFETをボンディングパッドで連結する金属配線層(図示せず)が形成される。金属配線層とNMOSFETの各ドレインとは、コンタクトプラグ４３０を通じて連結される。トランジスタ及び金属配線層の個数は、本発明の目的によって適正な数に決められる。
【００２２】
図１０は、本発明に使われるマルチフィンガ構造のトランジスタに連結されたボンディングパッド構造を示す図である。図１０を参照すれば、本発明のボンディングパッド構造は、複数本の多層配線M１、M２、...、M６及び多層配線M１、M２、...、M６上に形成された一つのパッド導電層４５０を含む。各多層配線は、図９に示されたマルチフィンガ構造のトランジスタのドレインD１、D２、...、D６に各々連結され、ドレインD１、D２、...、D６からの電気的信号をパッド導電層４５０に伝達する。本実施例では、MOSFETのドレインの数と同じ数の多層配線が形成されているが、多層配線の数はこれに限らない。例えば、一本の多層配線で２つ以上のドレインが連結される場合もある。
多層配線M１、M２、...、M６は、複数の配線層より構成され、多層配線の層数は、任意に決定されたり、ボンディングパッドの周囲に形成されている配線層の数によって決定されたりする。本実施例では、多層配線は、３つの配線層で形成される。
【００２３】
図１１は、図１０のボンディングパッド構造を６A-６A'方向に切断した断面図である。マルチフィンガ構造MOSFETのドレインD６に連結される１つの多層配線M６の縦断面図に該当する。図１２は、図１０のボンディングパッド構造を６B-６B'方向に切断した断面図である。多層配線の横断面図に該当する。
３層配線を例として、図１０に示されたボンディングパッド構造を図１１及び図１２を参照して詳細に説明する。
【００２４】
半導体基板４００上に、例えば、化学気相蒸着されたSiO2系の酸化膜やスピンオンガラス法により形成されたSiO2系のガラス質膜などの層間絶縁膜４６０が形成される。層間絶縁膜４６０内に、第１配線層L１が形成される。第１配線層L１の配線パターンLP１は、各々分離されたストライプ状の配線パターンLP１からなる。第１配線層L１は、図９で説明したマルチフィンガ構造のMOSFETのドレインD１、D２、...、D６に各々連結される。第１配線層L１上には、第１配線層L１の配線パターンLP１と同じパターンを有する第２配線層L２及び第３配線層L３が順次に形成される。第１ないし第３配線層L１、L２、L３は、層間絶縁膜４６０により分離される。各配線層L１、L２、L３の配線物質は、AlまたはCu、あるいはこれらの合金でありうる。各配線層L１、L２、L３の間に介在された層間絶縁膜４６０を貫通して形成されたコンタクトプラグC１、C２、C３により上下に連結される。すなわち、第１配線層L１及び第２配線層L２の間には、第１コンタクトプラグC１が、第２配線層L２及び第３配線層L３の間には、第２コンタクトプラグC２が各々形成される。第３配線層L３とパッド導電層４５０との間には、パッドコンタクトプラグC３が形成される。もちろん、各配線層L１、L２、L３の配線パターンは、上下にのみ連結され、同一層の配線パターンの間には、電気的に分離される。
【００２５】
各配線層L１、L２、L３の間を連結するコンタクトプラグC１、C２、C３は、各層別に適正な個数で形成できる。すなわち、MOSFETのドレイン(図９のD１、D２、...、D６)と連結された各層の配線パターンLP１、LP２、LP３の抵抗と第１及び第２コンタクトプラグC１及びC２とパッドコンタクトプラグC３との抵抗とを調節して、最初にターンオンされたMOSFETトランジスタが破壊されない範囲内で適正なオン-抵抗が維持されるように適正な数値で形成できる。
コンタクトプラグは、各配線層での抵抗経路を確保するために交互に形成できる。例えば、第１コンタクトプラグと第２コンタクトプラグとは、半導体基板上に投影された時に図１１に示す一定間隔W2を有させることによって、第２配線層が抵抗経路として提供されるように形成できる。
【００２６】
前述した本発明のESD用半導体装置は、パッド導電層下部の多層配線が互いに分離されている。このような構造は、ESD現象時に、マルチフィンガ構造のMOSFETの寄生バイポーラトランジスタのターンオンにより放電される電流をMOSFETのドレインに連結された多層配線にのみ流すことによって、多層配線及び多層配線を連結するコンタクトプラグが抵抗の役割をして、寄生バイポーラトランジスタのオン-抵抗を増加させる。したがって、マルチフィンガ構造のMOSFETの寄生バイポーラトランジスタの不均一なターンオンが発生しても、最初にターンオンされるMOSFETのオン抵抗を増加させることによって、周囲の他のMOSFETがターンオンされるための時間間隔を確保できるようにして、マルチフィンガ構造をなすすべてのMOSFETの寄生バイポーラトランジスタをターンオンさせて、大容量の電流を流すようにできる。
【００２７】
また、本実施例の各多層配線がパッド導電層に並列で連結されるので、各多層配線及びパッド導電層を含む全体抵抗は、多層配線の数が増加するほど小さくなる。したがって、最初のターンオン後、ターンオンされた寄生バイポーラトランジスタの数が増加すればするほど全体のオン抵抗が減少するので、大容量の電流を流せる。
【００２８】
＜実施例２＞
図１３及び図１４は、各々本発明の第２実施例によってボンディングパッド構造に適用される多層配線の一例を示す図である。、これらは、連続する二層の配線パターンを平面的に示すものである。
図１３を参照すれば、半導体基板(図示せず)上の層間絶縁膜(図示せず)内に孤立した島形のパターンLP１１、LP１２、LP１３が各々一列で互いに並列に配列された第１配線層L１'が形成される。第１配線層L１'上には、第２配線層L２'が形成される。第２配線層L２'の配線パターンLP２１、LP２２、LP２３は、半導体基板への投影面上で、第１配線層L１'の隣接した二つのパターン(例えば、LP１１及びLP１２)の各々一端と噛み合うように形成された孤立した島形(例えばLP２１)のパターンである。このように第１配線層L１'及び第２配線層L２'が形成され、第１配線層の配線パターンLP１１、LP１２、LP１３と第２配線層の配線パターンLP２１、LP２２、LP２３とが噛み合う部分には、コンタクトプラグC１'が形成される。
【００２９】
コンタクトプラグC１'により、MOSFETのドレインから第１配線層の配線パターンに入力された電気的信号は、LP１１→LP２１→LP１２→LP２２→LP１３→LP２３の経路を通じてパッド導電層に流れる。すなわち、電気的信号が第１配線層の配線パターン及び第２配線層の配線パターンをすべて経由するように配線層L１'、L２'を設計できるようになる。
第１配線層L１'及び第２配線層L２'の配線パターンの個数は、MOSFETの寄生バイポーラトランジスタのオン抵抗を考慮して適切な数字で設定できる。また、上記構造を有する多層配線は、十分な抵抗を確保できるようにするために、多層配線に電気的に連結されるマルチフィンガ構造のMOSFETのドレインを二つ以上にすることが非常に容易になる。
【００３０】
図１４は、図１３と類似の方法で配線層の孤立した配線パターンが配列される他の方法を示す図である。図１４に示すように、コンタクトプラグC１"により第２配線層L２"の配線パターンLP２１'、LP２２'、LP２３'が第１配線層の配線パターンLP１１'、LP１２'、LP１３'の両端に対角線方向に連結されている。
【００３１】
以上説明したパターンの配列は、ストライプ状のパターンに比べて大きい抵抗を確保できる。したがって、多層配線の配線層数が限定されている場合、例えば二層以上の配線層を使用できない場合に、オン抵抗を増加させるための方法として適用できる。
【００３２】
【発明の効果】
本発明によれば、互いに分離された多層配線を有するボンディングパッド構造を備えることによって、多層配線及び多層配線を連結するコンタクトプラグが抵抗の役割をして、寄生バイポーラトランジスタのオン抵抗を増加させる。したがって、最初にターンオンされるMOSFETのオン抵抗を増加させることによって、周囲の他のMOSFETがターンオンされるための時間間隔を確保できるようにして、マルチフィンガ構造をなすすべてのMOSFETの寄生バイポーラトランジスタをターンオンさせて、ESD現象時に大容量の電流を流すことができる。
【図面の簡単な説明】
【図１】 ESD現象時に発生するスナップ-バックメカニズムを説明するための、通常のNMOSFETの断面図である。
【図２】 ESD現象時に図１のNMOSFETが示す電流-電圧特性を示すグラフである。
【図３】従来のマルチフィンガ構造NMOSFETの平面図である。
【図４】図３のNMOSFETを２B-２B'方向に切断した断面図である。
【図５】図４のNMOSFET及びその寄生バイポーラトランジスタの部分図である。
【図６】ゲート電極、ソース及びドレイン領域にサリサイド工程によりシリサイド層が形成された通常的なMOSFETの断面図である。
【図７】 ESD特性の向上のために従来の技術によって改良されたMOSFETの断面図である。
【図８】 ESD特性の向上のためにさらに他の従来の技術によって改良されたMOSFETの断面図である。
【図９】本発明の第１実施例によるマルチフィンガ構造のNMOSFETを示す図である。
【図１０】本発明の第１実施例によるボンディングパッド構造を示す図である。
【図１１】図１０に示したボンディングパッド構造を６A-６A'方向に切断した断面図である。
【図１２】図１０に示したボンディングパッド構造を６B-６B'方向に切断した断面図である。
【図１３】本発明の第２実施例によってボンディングパッド構造に適用される多層配線の１例を示す図である。
【図１４】本発明の第２実施例によってボンディングパッド構造に適用される多層配線の１例を示す図である。
【符号の説明】
１１０ ドレイン接合領域
１２０ ソース接合領域
２００ 半導体基板
２１０ Ｐウェル領域
２２０ Ｐ＋拡散領域
３００ 半導体基板
３１０ ゲート電極
３２０ ソース領域
３３０ ドレイン領域
３４０ シリサイド層
３５０ ゲート電極側壁
３７０ ゲート酸化膜
３８０ ソース/ドレイン接合領域
４００ 半導体基板
４１０ Ｐウェル領域
４２０ ゲート電極
４３０ コンタクトプラグ
４５０ パッド導電層
４６０ 層間絶縁膜
【発明の属する技術分野】
本発明は半導体装置に係り、より詳細には静電気放電(electrostatic discharge; ESD)用の半導体装置に関する。
【０００２】
【従来の技術】
MOS電界効果トランジスタ(MOSFET)は、静電気放電に非常に効果的な装置であって、寄生バイポーラトランジスタの動作によりソースとドレインとの間に巨大電流の放電経路をESD現象時に提供して、外部の大きな信号から回路を保護できる。
【０００３】
図１は、半導体基板に形成されたNチャネルMOSFET(以下NMOSFETという)の断面図である。図２は、ESD現象時に図１のNMOSFETが示す電流―電圧特性を示すグラフである。MOSFETのESD保護機能は、スナップ-バック(snap-back)メカニズムに基づくものであるが、これを図１及び図２を参照して説明する。
ESD発生時にドレイン接合領域１１０を横切って電界がかかれば、この電界は、接合領域１１０の空乏層にアバランシェブレークダウン(avalanche break-down)を誘発して電荷を生じる。電荷のうち一部は、ドレインに流れ、一部は基板に流れる。基板に流れた電荷の蓄積によりNMOSFETのソースと基板との間には、ソース接合領域１２０を順方向にバイアスさせる局部的な電圧が生じる。この電圧が約０.６Vを超えると、寄生バイポーラトランジスタQをターンオンさせて、NMOSFETのESD電流を放電させる。図１の参照符号Rは基板抵抗を意味する。図２は、上記に説明したように、NMOSFETにESDが発生した時の電流-電圧特性をグラフで示す。ここで、Vtはブレークダウン電圧を、Vspはスナップ-バック電圧(約０.６V)を表す。
【０００４】
前述したESD用NMOSFETは、大容量のESD電流を取扱うためにマルチフィンガ構造で形成することができる。特に、I/Oインターフェースブロック(input/output interface block)では、パッケージとチップとがマウントされるボード、チップ、及び外部システムを相互に連結するケーブルに存在する寄生抵抗/寄生誘導容量/寄生静電容量を考慮して、ゲートの長いNMOSFETを使わなければならい。これを一定の面積により効率的に実現するためには、マルチフィンガ構造のNMOSFETを使用することが一般化している。
【０００５】
図３は、従来のマルチフィンガ構造NMOSFETの平面図である。半導体基板(図示せず)にPウェル領域２１０が形成され、Pウェル領域２１０が形成された半導体基板上には、複数のゲート電極G１、G２、G３、G４が備わり、各ゲート電極の左右には、N+ソース領域S１、S２、S３及びドレイン領域D１、D２が形成される。Pウェル領域２１０の外側には、Pウェル領域２１０にバイアスを提供するためのP+拡散領域２２０が形成される。
【０００６】
図４は、図３の半導体基板２００を２B-２B'方向に切断した断面図である。さらに、図４には、各NMOSFETのソースS１、S２、S３/ドレインD１、D２領域、Pウェル領域２１０、及びP+拡散領域２２０の間に動作する寄生バイポーラトランジスタQ１、Q２、Q３、Q４を概念的に示している。NMOSFETの各ソースとドレインとは、寄生バイポーラトランジスタのエミッタ及びコレクタの役割をし、ESD現象時に各寄生バイポーラトランジスタのエミッタとコレクタとの間に大電流を放電させることによって、内部回路を保護する。図４の参照符号Rsubは、寄生バイポーラトランジスタのベースとP+拡散領域２２０との間に存在する基板抵抗を示すものである。
しかし、このようなマルチフィンガ構造のNMOSFETをESD用として使用するに当って、各NMOSFETのターンオン特性の均一性を維持することが大切である。
【０００７】
図５は、図４の各NMOSFET及びその寄生バイポーラトランジスタの部分図である。各MOSFETの不均一なターンオンが発生する理由を図５を参照して説明する。寄生バイポーラトランジスタQ１とQ２のP+拡散領域２２０からの各距離が異なるために、基板抵抗すなわちベース抵抗R１、R２が変わり、結果的にアバランシェブレークダウン後の電荷蓄積により、各NMOSFETのソース接合領域で形成される局部的な電圧が変わる。これにより、各寄生バイポーラトランジスタがスナップ-バック電圧に到達する時点が変わり、各寄生バイポーラトランジスタがターンオンされる時点が変わる。図５では、ベース抵抗の大きな寄生バイポーラトランジスタQ２がQ１に比べて速くターンオンされる。
【０００８】
以上のようなマルチフィンガ構造を有するNMOSFETの不均一なターンオン特性は、トランジスタの飽和電流を増加させると共に寄生抵抗/寄生静電容量を減少させてトランジスタの高速動作を保障するために各トランジスタのソース/ドレイン領域にシリサイド層を有するNMOSFETの放電特性に深刻な問題を起こす。これを図６を参照して説明する。
図６は、半導体基板３００上に形成されたマルチフィンガ構造をなす個別トランジスターの断面図である。トランジスタのゲート酸化膜３７０上のゲート電極３１０及びソース/ドレイン領域３２０/３３０には、サリサイド(self-aligned silicide; SALICIDE)工程によりシリサイド層３４０が形成される。
【０００９】
ESD側面では、このシリサイド層３４０は、スナップ-バック後の放電過程で寄生バイポーラトランジスタの抵抗を減らす。これをオン抵抗(on resistance;Ron)というが、図２の電流-電圧グラフでスナップ-バック電圧Vspの到達後の電流-電圧曲線の勾配の逆数を意味する。オン抵抗の減少は、放電される電流を増加させ、電流をゲート電極側壁３５０付近のシリサイド層３４０に隣接したソース/ドレイン接合領域３２０/３３０(図６において点線で表した領域)に集中させ、接合領域で高い電流密度を誘発する。前述したように、マルチフィンガ構造のNMOSFETのうちのベース抵抗の高い一部のNMOSFETでターンオンが先に発生し、周囲のNMOSFETがターンオンするためには一定の時間間隔が必要である。
【００１０】
【発明が解決しようとする課題】
しかし、シリサイド層により誘発された高い電流密度のために一部のNMOSFETの接合領域が破壊されて、その他のNMOSFETがターンオンされるための時間を確保し難くなる。このような現象により、一部のNMOSFETだけが放電に関与するのでマルチフィンガ構造の利点を生かせなくなる問題が発生する。
図７は、ESD特性の向上のために従来の技術によって改良されたMOSFETの断面図である。図７に示すように、前述の問題点を解決するための一方案として、ソース/ドレイン領域３２０/３３０のシリサイド層３４０'をゲート電極側壁３５０から一定の間隔W1をおいて形成することによって、接合領域の電流密度を分散させる方法が使われている。
また、図８は、ESD特性の向上ために他の従来の技術によって改良されたMOSFETの断面図である。図８に示すように、ソース/ドレイン領域３２０'/３３０'の接合領域３８０の面積を増加させることによって放電面積を増加させる方法がある。以上図７ないし図８で説明されなかった参照符号は図６と同じ要素を表わすのでその説明を省略する。
【００１１】
しかし、図７の方法は次のような問題点を有する。第一には、選択的なシリサイド層形成のために、ソース/ドレイン領域３２０/３３０上に別のマスク(図示せず)が追加されるので、工程上複雑になる。第二には、ソース/ドレイン領域３２０/３３０の寄生抵抗の増加によって高周波動作が難しくなる。その他に、ソース/ドレイン領域３２０/３３０のサリサイド工程がゲート電極３４０のサリサイド工程と同時に進行する場合には、マスク(図示せず)形成のための工程マージンを確保し難くなる。
また、図８方法も、寄生抵抗の増加によるトランジスタの性能低下が発生し、放電面積の増加には限界があるのでこれによるESD特性変化が少ないという問題点がある。
【００１２】
本発明は上記問題に鑑みなされたもので、マルチフィンガ構造のMOSFETのオン抵抗を増加させることによって放電効率を向上させるESD用半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、マルチフィンガ構造のトランジスタと、上記トランジスタの共通ドレインの数に比例して複数本形成され、上記各トランジスタの共通ドレインと各々連結され、互いに分離された多層配線と、上記多層配線上に、上記多層配線全体にわたって形成されたパッド導電層と、上記トランジスタの共通ドレインから入力された電流が上記共通ドレインと連結された上記多層配線だけを通過して上記パッド導電層に流れるように上記多層配線の配線間及び上記多層配線とパッド導電層との間を連結する複数個のコンタクトプラグとを含むことを特徴とするESD用半導体装置を提供する。
【００１４】
上記多層配線は、Al、Cuまたはこれら合金を含むことが望ましい。
【００１５】
上記パッド導電層は、Al、Cuまたはこれら合金を含むことが望ましい。
【００１６】
上記トランジスタのゲート電極及びソース/ドレイン領域は、サリサイド工程で形成されたシリサイドを含み、上記シリサイドは、コバルトシリサイドまたはタングステンシリサイドを含む。
【００１７】
上記多層配線の数は、上記マルチフィンガトランジスタのドレイン数と同一である。
【００１８】
上記多層配線をなす各層の配線は、ストライプパターンを有する。
【００１９】
上記多層配線は、上記多層配線をなす各層の配線が複数個の孤立した島形のパターンを有し、順次に積層された第１及び第２配線層を含み、上記第１及び第２配線層は、上記コンタクトプラグにより連結され、配線に入力された電流が上記第１層及び第２層の上記孤立した配線パターンをすべて通過して上記パッド導電層に流れるように形成される。
【００２０】
【発明の実施の形態】
以下、図面を参照して、本発明の望ましい実施例を詳細に説明する。
【００２１】
＜実施例１＞
図９は、本発明のESD用半導体装置に使われるマルチフィンガ構造のトランジスタを示す図である。 図９を参照すれば、ESD保護回路として使われるNMOSFETは、マルチフィンガ構造を有する複数のトランジスタから構成される。半導体基板にPウェル領域４１０が形成され、Pウェル領域４１０が形成された半導体基板上には、複数のゲート電極４２０が備わり、各ゲート電極の左右には、N+ソース領域S１、S２、...、S７及びドレイン領域D１、D２、...、D６が形成される。Pウェル領域の外側には、Pウェル領域４１０にバイアスを提供するためのP+拡散領域(図示せず)が形成される。トランジスタ上には、層間絶縁膜(図示せず)が形成され、ドレイン領域D１、D２、...、D６上の層間絶縁膜上には、NMOSFETをボンディングパッドで連結する金属配線層(図示せず)が形成される。金属配線層とNMOSFETの各ドレインとは、コンタクトプラグ４３０を通じて連結される。トランジスタ及び金属配線層の個数は、本発明の目的によって適正な数に決められる。
【００２２】
図１０は、本発明に使われるマルチフィンガ構造のトランジスタに連結されたボンディングパッド構造を示す図である。図１０を参照すれば、本発明のボンディングパッド構造は、複数本の多層配線M１、M２、...、M６及び多層配線M１、M２、...、M６上に形成された一つのパッド導電層４５０を含む。各多層配線は、図９に示されたマルチフィンガ構造のトランジスタのドレインD１、D２、...、D６に各々連結され、ドレインD１、D２、...、D６からの電気的信号をパッド導電層４５０に伝達する。本実施例では、MOSFETのドレインの数と同じ数の多層配線が形成されているが、多層配線の数はこれに限らない。例えば、一本の多層配線で２つ以上のドレインが連結される場合もある。
多層配線M１、M２、...、M６は、複数の配線層より構成され、多層配線の層数は、任意に決定されたり、ボンディングパッドの周囲に形成されている配線層の数によって決定されたりする。本実施例では、多層配線は、３つの配線層で形成される。
【００２３】
図１１は、図１０のボンディングパッド構造を６A-６A'方向に切断した断面図である。マルチフィンガ構造MOSFETのドレインD６に連結される１つの多層配線M６の縦断面図に該当する。図１２は、図１０のボンディングパッド構造を６B-６B'方向に切断した断面図である。多層配線の横断面図に該当する。
３層配線を例として、図１０に示されたボンディングパッド構造を図１１及び図１２を参照して詳細に説明する。
【００２４】
半導体基板４００上に、例えば、化学気相蒸着されたSiO2系の酸化膜やスピンオンガラス法により形成されたSiO2系のガラス質膜などの層間絶縁膜４６０が形成される。層間絶縁膜４６０内に、第１配線層L１が形成される。第１配線層L１の配線パターンLP１は、各々分離されたストライプ状の配線パターンLP１からなる。第１配線層L１は、図９で説明したマルチフィンガ構造のMOSFETのドレインD１、D２、...、D６に各々連結される。第１配線層L１上には、第１配線層L１の配線パターンLP１と同じパターンを有する第２配線層L２及び第３配線層L３が順次に形成される。第１ないし第３配線層L１、L２、L３は、層間絶縁膜４６０により分離される。各配線層L１、L２、L３の配線物質は、AlまたはCu、あるいはこれらの合金でありうる。各配線層L１、L２、L３の間に介在された層間絶縁膜４６０を貫通して形成されたコンタクトプラグC１、C２、C３により上下に連結される。すなわち、第１配線層L１及び第２配線層L２の間には、第１コンタクトプラグC１が、第２配線層L２及び第３配線層L３の間には、第２コンタクトプラグC２が各々形成される。第３配線層L３とパッド導電層４５０との間には、パッドコンタクトプラグC３が形成される。もちろん、各配線層L１、L２、L３の配線パターンは、上下にのみ連結され、同一層の配線パターンの間には、電気的に分離される。
【００２５】
各配線層L１、L２、L３の間を連結するコンタクトプラグC１、C２、C３は、各層別に適正な個数で形成できる。すなわち、MOSFETのドレイン(図９のD１、D２、...、D６)と連結された各層の配線パターンLP１、LP２、LP３の抵抗と第１及び第２コンタクトプラグC１及びC２とパッドコンタクトプラグC３との抵抗とを調節して、最初にターンオンされたMOSFETトランジスタが破壊されない範囲内で適正なオン-抵抗が維持されるように適正な数値で形成できる。
コンタクトプラグは、各配線層での抵抗経路を確保するために交互に形成できる。例えば、第１コンタクトプラグと第２コンタクトプラグとは、半導体基板上に投影された時に図１１に示す一定間隔W2を有させることによって、第２配線層が抵抗経路として提供されるように形成できる。
【００２６】
前述した本発明のESD用半導体装置は、パッド導電層下部の多層配線が互いに分離されている。このような構造は、ESD現象時に、マルチフィンガ構造のMOSFETの寄生バイポーラトランジスタのターンオンにより放電される電流をMOSFETのドレインに連結された多層配線にのみ流すことによって、多層配線及び多層配線を連結するコンタクトプラグが抵抗の役割をして、寄生バイポーラトランジスタのオン-抵抗を増加させる。したがって、マルチフィンガ構造のMOSFETの寄生バイポーラトランジスタの不均一なターンオンが発生しても、最初にターンオンされるMOSFETのオン抵抗を増加させることによって、周囲の他のMOSFETがターンオンされるための時間間隔を確保できるようにして、マルチフィンガ構造をなすすべてのMOSFETの寄生バイポーラトランジスタをターンオンさせて、大容量の電流を流すようにできる。
【００２７】
また、本実施例の各多層配線がパッド導電層に並列で連結されるので、各多層配線及びパッド導電層を含む全体抵抗は、多層配線の数が増加するほど小さくなる。したがって、最初のターンオン後、ターンオンされた寄生バイポーラトランジスタの数が増加すればするほど全体のオン抵抗が減少するので、大容量の電流を流せる。
【００２８】
＜実施例２＞
図１３及び図１４は、各々本発明の第２実施例によってボンディングパッド構造に適用される多層配線の一例を示す図である。、これらは、連続する二層の配線パターンを平面的に示すものである。
図１３を参照すれば、半導体基板(図示せず)上の層間絶縁膜(図示せず)内に孤立した島形のパターンLP１１、LP１２、LP１３が各々一列で互いに並列に配列された第１配線層L１'が形成される。第１配線層L１'上には、第２配線層L２'が形成される。第２配線層L２'の配線パターンLP２１、LP２２、LP２３は、半導体基板への投影面上で、第１配線層L１'の隣接した二つのパターン(例えば、LP１１及びLP１２)の各々一端と噛み合うように形成された孤立した島形(例えばLP２１)のパターンである。このように第１配線層L１'及び第２配線層L２'が形成され、第１配線層の配線パターンLP１１、LP１２、LP１３と第２配線層の配線パターンLP２１、LP２２、LP２３とが噛み合う部分には、コンタクトプラグC１'が形成される。
【００２９】
コンタクトプラグC１'により、MOSFETのドレインから第１配線層の配線パターンに入力された電気的信号は、LP１１→LP２１→LP１２→LP２２→LP１３→LP２３の経路を通じてパッド導電層に流れる。すなわち、電気的信号が第１配線層の配線パターン及び第２配線層の配線パターンをすべて経由するように配線層L１'、L２'を設計できるようになる。
第１配線層L１'及び第２配線層L２'の配線パターンの個数は、MOSFETの寄生バイポーラトランジスタのオン抵抗を考慮して適切な数字で設定できる。また、上記構造を有する多層配線は、十分な抵抗を確保できるようにするために、多層配線に電気的に連結されるマルチフィンガ構造のMOSFETのドレインを二つ以上にすることが非常に容易になる。
【００３０】
図１４は、図１３と類似の方法で配線層の孤立した配線パターンが配列される他の方法を示す図である。図１４に示すように、コンタクトプラグC１"により第２配線層L２"の配線パターンLP２１'、LP２２'、LP２３'が第１配線層の配線パターンLP１１'、LP１２'、LP１３'の両端に対角線方向に連結されている。
【００３１】
以上説明したパターンの配列は、ストライプ状のパターンに比べて大きい抵抗を確保できる。したがって、多層配線の配線層数が限定されている場合、例えば二層以上の配線層を使用できない場合に、オン抵抗を増加させるための方法として適用できる。
【００３２】
【発明の効果】
本発明によれば、互いに分離された多層配線を有するボンディングパッド構造を備えることによって、多層配線及び多層配線を連結するコンタクトプラグが抵抗の役割をして、寄生バイポーラトランジスタのオン抵抗を増加させる。したがって、最初にターンオンされるMOSFETのオン抵抗を増加させることによって、周囲の他のMOSFETがターンオンされるための時間間隔を確保できるようにして、マルチフィンガ構造をなすすべてのMOSFETの寄生バイポーラトランジスタをターンオンさせて、ESD現象時に大容量の電流を流すことができる。
【図面の簡単な説明】
【図１】 ESD現象時に発生するスナップ-バックメカニズムを説明するための、通常のNMOSFETの断面図である。
【図２】 ESD現象時に図１のNMOSFETが示す電流-電圧特性を示すグラフである。
【図３】従来のマルチフィンガ構造NMOSFETの平面図である。
【図４】図３のNMOSFETを２B-２B'方向に切断した断面図である。
【図５】図４のNMOSFET及びその寄生バイポーラトランジスタの部分図である。
【図６】ゲート電極、ソース及びドレイン領域にサリサイド工程によりシリサイド層が形成された通常的なMOSFETの断面図である。
【図７】 ESD特性の向上のために従来の技術によって改良されたMOSFETの断面図である。
【図８】 ESD特性の向上のためにさらに他の従来の技術によって改良されたMOSFETの断面図である。
【図９】本発明の第１実施例によるマルチフィンガ構造のNMOSFETを示す図である。
【図１０】本発明の第１実施例によるボンディングパッド構造を示す図である。
【図１１】図１０に示したボンディングパッド構造を６A-６A'方向に切断した断面図である。
【図１２】図１０に示したボンディングパッド構造を６B-６B'方向に切断した断面図である。
【図１３】本発明の第２実施例によってボンディングパッド構造に適用される多層配線の１例を示す図である。
【図１４】本発明の第２実施例によってボンディングパッド構造に適用される多層配線の１例を示す図である。
【符号の説明】
１１０ ドレイン接合領域
１２０ ソース接合領域
２００ 半導体基板
２１０ Ｐウェル領域
２２０ Ｐ＋拡散領域
３００ 半導体基板
３１０ ゲート電極
３２０ ソース領域
３３０ ドレイン領域
３４０ シリサイド層
３５０ ゲート電極側壁
３７０ ゲート酸化膜
３８０ ソース/ドレイン接合領域
４００ 半導体基板
４１０ Ｐウェル領域
４２０ ゲート電極
４３０ コンタクトプラグ
４５０ パッド導電層
４６０ 層間絶縁膜
Claims (8)
- マルチフィンガ構造のＭＯＳトランジスタと、
上記ＭＯＳトランジスタのドレインに各々連結された複数の第１配線層と、
上記第１配線層上に層間絶縁膜を介して形成され、その両端が、隣接する２つの上記第１配線層に投影して重なるように配列された複数の第２配線層と、
上記第１配線層と上記第２配線層とを電気的に接続させる複数のコンタクトプラグと、
上記第２配線層上に層間絶縁膜を介して形成され、上記第２配線層のうち、少なくとも１つに連結されたパッド導電層と、を備えることを特徴とするESD用半導体装置。 - 上記第２配線層は、上記第１配線層に対して直角に配列されることを特徴とする請求項１に記載のESD用半導体装置。
- 上記第２配線層は、上記第１配線層に対して斜めに配列されることを特徴とする請求項１に記載のESD用半導体装置。
- 上記第１及び第２配線層は、Al、Cuまたはこれら合金からなることを特徴とする請求項１に記載のESD用半導体装置。
- 上記パッド導電層は、Al、Cuまたはこれら合金からなることを特徴とする請求項１に記載のESD用半導体装置。
- 上記第１導電層の配線パターンの数は、上記ＭＯＳトランジスタのドレイン数と同一であることを特徴とする請求項１に記載のESD用半導体装置。
- 上記ＭＯＳトランジスタのゲート電極及びソース/ドレイン領域は、サリサイド工程で形成されたシリサイドを含むことを特徴とする請求項１に記載のESD用半導体装置。
- 上記シリサイドは、コバルトシリサイドまたはタングステンシリサイドであることを特徴とする請求項７に記載のESD用半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0015249A KR100393220B1 (ko) | 2001-03-23 | 2001-03-23 | Ｅｓｄ 보호용 반도체 장치 |
| KR2001-015249 | 2001-03-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002299463A JP2002299463A (ja) | 2002-10-11 |
| JP3774151B2 true JP3774151B2 (ja) | 2006-05-10 |
Family
ID=19707315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002012090A Expired - Fee Related JP3774151B2 (ja) | 2001-03-23 | 2002-01-21 | Ｅｓｄ用半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6462384B2 (ja) |
| JP (1) | JP3774151B2 (ja) |
| KR (1) | KR100393220B1 (ja) |
| DE (1) | DE10164666B4 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1310325C (zh) * | 2001-07-05 | 2007-04-11 | 萨诺夫公司 | Mos器件以及静电放电保护电路 |
| US6762466B2 (en) * | 2002-04-11 | 2004-07-13 | United Microelectronics Corp. | Circuit structure for connecting bonding pad and ESD protection circuit |
| JP2005019452A (ja) | 2003-06-23 | 2005-01-20 | Toshiba Corp | 半導体装置 |
| US7148574B2 (en) * | 2004-04-14 | 2006-12-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bonding pad structure and method of forming the same |
| US7518192B2 (en) * | 2004-11-10 | 2009-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Asymmetrical layout structure for ESD protection |
| US20060125002A1 (en) * | 2004-12-13 | 2006-06-15 | Niko Semiconductor Co., Ltd. | Semiconductor structure for operation at high current |
| US7402846B2 (en) * | 2005-10-20 | 2008-07-22 | Atmel Corporation | Electrostatic discharge (ESD) protection structure and a circuit using the same |
| JP5226260B2 (ja) * | 2007-08-23 | 2013-07-03 | セイコーインスツル株式会社 | 半導体装置 |
| JP5097096B2 (ja) * | 2007-12-28 | 2012-12-12 | パナソニック株式会社 | 半導体集積回路 |
| US9890529B2 (en) | 2013-02-19 | 2018-02-13 | Sang-Gu Kim | Sanitary toilet |
| KR102023643B1 (ko) | 2017-11-28 | 2019-09-23 | 김상규 | 변기 악취제거장치 |
| KR20230137544A (ko) | 2022-03-22 | 2023-10-05 | (주)수테크놀로지 | 음압 변기 |
| KR20240061025A (ko) | 2022-10-31 | 2024-05-08 | (주)수테크놀로지 | 쾌변운동이 가능한 자동세정장치 및 그 제어방법 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3137749B2 (ja) * | 1992-06-30 | 2001-02-26 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP3013624B2 (ja) * | 1992-09-01 | 2000-02-28 | 日本電気株式会社 | 半導体集積回路装置 |
| US5864181A (en) * | 1993-09-15 | 1999-01-26 | Micron Technology, Inc. | Bi-level digit line architecture for high density DRAMs |
| US5994728A (en) * | 1995-11-15 | 1999-11-30 | Matsushita Electronics Corporation | Field effect transistor and method for producing the same |
| US5789783A (en) * | 1996-04-02 | 1998-08-04 | Lsi Logic Corporation | Multilevel metallization structure for integrated circuit I/O lines for increased current capacity and ESD protection |
| JP3037138B2 (ja) * | 1996-05-30 | 2000-04-24 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路の静電保護装置 |
| JP3144330B2 (ja) * | 1996-12-26 | 2001-03-12 | 日本電気株式会社 | 半導体装置 |
| KR19990066039A (ko) * | 1998-01-21 | 1999-08-16 | 구본준 | 반도체장치의 이에스디회로 성능향상을 위한 패드 |
| US6037636A (en) * | 1998-05-19 | 2000-03-14 | National Semiconductor Corporation | Electrostatic discharge protection circuit and method |
| US6194233B1 (en) * | 1998-08-21 | 2001-02-27 | International Business Machines Corporation | Integrated circuit and method of manufacture for avoiding damage by electrostatic charge |
| JP2000133775A (ja) * | 1998-10-23 | 2000-05-12 | Nec Corp | 保護素子 |
| KR100310826B1 (ko) * | 1999-02-08 | 2001-10-17 | 김영환 | 정전방전보호회로의 저항 형성방법 |
| US6153913A (en) * | 1999-06-30 | 2000-11-28 | United Microelectronics Corp. | Electrostatic discharge protection circuit |
| JP3217336B2 (ja) * | 1999-11-18 | 2001-10-09 | 株式会社 沖マイクロデザイン | 半導体装置 |
| US6747307B1 (en) * | 2000-04-04 | 2004-06-08 | Koninklijke Philips Electronics N.V. | Combined transistor-capacitor structure in deep sub-micron CMOS for power amplifiers |
| KR20020055320A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체 소자의 정전기 방지 방법 |
-
2001
- 2001-03-23 KR KR10-2001-0015249A patent/KR100393220B1/ko not_active IP Right Cessation
- 2001-11-13 US US10/010,109 patent/US6462384B2/en not_active Expired - Lifetime
- 2001-12-28 DE DE10164666A patent/DE10164666B4/de not_active Expired - Fee Related
-
2002
- 2002-01-21 JP JP2002012090A patent/JP3774151B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10164666A1 (de) | 2002-10-02 |
| KR20020075066A (ko) | 2002-10-04 |
| JP2002299463A (ja) | 2002-10-11 |
| KR100393220B1 (ko) | 2003-07-31 |
| DE10164666B4 (de) | 2008-06-19 |
| US20020135032A1 (en) | 2002-09-26 |
| US6462384B2 (en) | 2002-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8823101B2 (en) | ESD protection semiconductor device having an insulated-gate field-effect transistor | |
| US7183612B2 (en) | Semiconductor device having an electrostatic discharge protecting element | |
| US7763941B2 (en) | Integrated circuit device having input/output electrostatic discharge protection cell equipped with electrostatic discharge protection element and power clamp | |
| US7038280B2 (en) | Integrated circuit bond pad structures and methods of making | |
| US5468667A (en) | Method of placing source contacts for efficient ESD/EOS protection in grounded substrate MOS integrated circuit | |
| US6587320B1 (en) | Apparatus for current ballasting ESD sensitive devices | |
| KR100645039B1 (ko) | 정전기 방전 보호 소자 및 그 제조방법 | |
| US6767779B2 (en) | Asymmetrical MOSFET layout for high currents and high speed operation | |
| JP3774151B2 (ja) | Ｅｓｄ用半導体装置 | |
| JPH0837284A (ja) | 半導体集積回路装置 | |
| KR20140047587A (ko) | 반도체 장치 | |
| WO2004051749A1 (en) | Lateral lubistor structure and method | |
| US5856693A (en) | Semiconductor integrated circuit device containing MOS protection circuit | |
| JP4995364B2 (ja) | 半導体集積回路装置 | |
| US7595245B2 (en) | Semiconductor device having a gate electrode material feature located adjacent a gate width side of its gate electrode and a method of manufacture therefor | |
| US20050045958A1 (en) | Semiconductor device and semiconductor integrated circuit device | |
| JP3574359B2 (ja) | 半導体装置 | |
| KR100645069B1 (ko) | 정전기 방전 보호 소자 및 그 제조방법 | |
| US6768201B1 (en) | Semiconductor device and method for fabricating the same | |
| JP3319445B2 (ja) | 半導体装置 | |
| JPH10125907A (ja) | 保護回路付きｍｏｓ電界効果型トランジスタ | |
| KR20050074206A (ko) | 정전기 보호 회로를 갖는 반도체 장치들 및 그 제조 방법들 | |
| JPH07335881A (ja) | 半導体装置及びその製造方法 | |
| JPH0777235B2 (ja) | 半導体入力保護装置 | |
| JPH04359473A (ja) | 絶縁ゲート型電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050721 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050802 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051031 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060131 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060216 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100224 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100224 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110224 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120224 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130224 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140224 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |