DE10164666B4 - Halbleiterbauelement zum Schutz vor elektrostatischer Entladung - Google Patents

Halbleiterbauelement zum Schutz vor elektrostatischer Entladung Download PDF

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Abstract

Halbleiterbauelement zum Schutz vor elektrostatischer Entladung mit
– einer Transistor-Mehrfingerstruktur, die mehrere fingerförmige Transistorstrukturen mit Gateelektroden sowie Source- und Drainbereichen beinhaltet,
– mehreren Mehrschichtverbindungen, die voneinander getrennt und jeweils aus mehreren übereinanderliegenden, zwischen sich je eine Isolationsschicht beinhaltenden Verbindungsschichten (L1', L2') und die übereinanderliegenden Verbindungsschichten verbindenden Kontaktstiften (C1') gebildet sind, wobei mit jeder der Mehrschichtverbindungen jeweils einer der Drainbereiche verbunden ist und die Verbindungsschichten eine erste und zweite Verbindungsschicht (L1', L2') umfassen, die voneinander isolierte, inselförmige Schichtmuster (LP11, LP12, LP13, LP21, LP22, LP23) beinhalten,
– einer leitfähigen Kontaktstellenschicht, die auf den Mehrschichtverbindungen gebildet ist, und
– Kontaktstiften zur Verbindung der Mehrschichtverbindungen mit der leitfähigen Kontaktstellenschicht, so dass ein Strom vom jeweiligen Drainbereich durch die mehreren isolierten, inselförmigen Schichtmuster der ersten und zweiten Verbindungsschicht der zugehörigen Mehrschichtverbindung geleitet wird und in die leitfähige Kontaktstellenschicht fließt.

Description

  • Die Erfindung bezieht sich auf ein Halbleiterbauelement zum Schutz vor elektrostatischer Entladung.
  • Ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) ist ein Bauteil, das sehr effektiv vor elektrostatischer Entladung (ESD) schützt. Der MOSFET stellt einen Entladungspfad für einen großen Strom zwischen einer Source- und einer Drainelektrode aufgrund eines parasitären Bipolartransistors zur Verfügung, der während eines ESD-Ereignisses eingeschaltet wird und dadurch einen Schaltkreis vor einem großen externen Signal schützt.
  • Der ESD-Schutz für den MOSFET basiert auf einem Snap-Back-Mechanismus und wird nachfolgend unter Bezug auf 1A und 1B beschrieben. 1A ist ein Schnittbild eines n-Kanal MOSFET (NMOSFET), der auf einem Halbleitersubstrat gebildet ist. Wenn ein starkes elektrisches Feld, das einen Drainübergang 110 kreuzt, erzeugt wird, wird durch das elektrische Feld ein Lawinendurchbruch in einer Verarmungsschicht erzeugt, die sich auf beiden Seiten des Drainüber gangs 110 erstreckt, und folglich treten elektrische Ladungen auf. Einige der elektrischen Ladungen fließen in die Drainelektrode und die verbleibenden elektrischen Ladungen fließen in das Substrat. Eine lokale Spannung für den Betrieb eines Sourceübergangs 120 in Durchlassrichtung ergibt sich zwischen der Sourceelektrode und dem Substrat des NMOSFET aufgrund einer Anhäufung der elektrischen Ladungen, die in das Substrat fließen, und wenn die lokale Spannung etwa 0,6 V überschreitet, wird ein parasitärer Bipolartransistor Q eingeschaltet, wodurch ein ESD-Strom in die Drainelektrode des NMOSFET abgeleitet wird. Ein Bezugszeichen R bezeichnet hierbei einen Substratwiderstand. 1B ist ein Diagramm, das die Beziehung zwischen Strom und Spannung für den NMOSFET während eines ESD-Ereignisses zeigt. Vt und Vsp bezeichnen hierbei eine Durchbruchspannung bzw. eine Snap-Back-Spannung von ungefähr 0,6 V.
  • Der oben beschriebene NMOSFET zum ESD-Schutz kann eine Mehrfingerstruktur aufweisen, so dass ein großer ESD-Strom verarbeitet werden kann. Im Besonderen muss in einem Eingangs/Ausgangs(I/O)-Schnittstellenblock ein NMOSFET mit einer langen Gateelektrode aufgrund eines parasitären Widerstands, einer parasitären Induktivität und einer parasitären Kapazität verwendet werden, die in einem Kabel zum Verbinden einer Platine, auf der eine Packung und ein Chip angebracht sind, eines Chips und eines externen Systems miteinander vorhanden sind. Außerdem nutzt ein NMOSFET mit einer Mehrfingerstruktur ein vorbestimmtes Gebiet zur Implementierung des NMOSFET effektiver aus.
  • 2A ist eine Draufsicht auf einen herkömmlichen NMOSFET, der die Mehrfingerstruktur aufweist. Ein p-leitender Muldenbereich 210 ist auf einem nicht gezeigten Halbleitersubstrat gebildet und mehrere Gateelektroden G1, G2, G3 und G4 sind auf dem Halbleitersubstrat gebildet, auf dem der p-leitende Muldenbereich 210 gebildet ist, und n+-leitende Sourcebereiche S1, S2 und S3 und Drainbereiche D1 und D2 sind auf der rechten und der linken Seite jeder Gateelektrode G1, G2, G3 und G4 gebildet. Ein p+-leitender Diffusionsbereich 220 zur Bereitstellung einer Vorspannung für den p-leitenden Muldenbereich 210 ist um die Außenseite des p-leitenden Muldenbereichs 210 herum gebildet. 2B ist ein Schnittbild eines Halbleitersubstrats 200 von 2A entlang einer Linie 2B-2B' von 2A. Parasitäre Bipolartransistoren Q1, Q2, Q3 und Q4, die zwischen den Sourcebereichen S1, S2 und S3, den Drainbereichen D1 und D2, dem p-leitenden Muldenbereich 210 und dem p+-leitenden Diffusionsbereich 220 arbeiten, sind konzeptionell in 2B gezeigt. Jede Source- und Drainelektrode des NMOSFET wirkt als ein Emitter und als ein Kollektor des parasitären Bipolartransistors und ein großer Strom wird zwischen dem Emitter und dem Kollektor des parasitären Transistors während eines ESD-Ereignisses entladen, wodurch ein interner Schaltkreis geschützt wird. Ein Bezugszeichen Rsub bezeichnet den Substratwiderstand, der zwischen einer Basis und dem p+-leitenden Diffusionsbereich 220 des parasitären Bipolartransistors besteht.
  • Wenn jedoch die NMOSFETs, die eine Mehrfingerstruktur aufweisen, zum ESD-Schutz verwendet werden, ist es wichtig, dass die NMOSFETs gleichzeitig angeschaltet werden. Eine Ursache dafür, dass die NMOSFETs in diesen herkömmlichen Bauteilen nicht gleichzeitig angeschaltet werden, wird unter Bezugnahme auf 3 erläutert. 3 zeigt teilweise den NMOSFET von 2B und den parasitären Bipolartransistor des NMOSFET. Wie in 3 gezeigt, sind die Werte von Basiswiderständen R1 und R2 als Substratwiderstand unterschiedlich, da die Abstände von dem p+-leitenden Diffusionsbereich 220 zu den parasitären Bipolartransistoren Q1 und Q2 unterschiedlich sind. Als Folge davon verändert sich die lokale Spannung, die am Sourceübergang jedes NMOSFET aufgrund einer Anhäufung von elektrischen Ladungen nach dem Lawinendurchbruch auftritt. Folglich ist die Zeit unterschiedlich, die jeder der parasitären Bipolartransistoren benötigt, um die Snap-Back- Spannung zu erreichen, und folglich werden die parasitären Bipolartransistoren zu unterschiedlichen Zeiten angeschaltet. In 3 wird der parasitäre Bipolartransistor Q2, der einen großen Basiswiderstand aufweist, schneller angeschaltet als der parasitäre Bipolartransistor Q1.
  • Nicht gleichzeitiges Anschalten der NMOSFETs, die eine Mehrfingerstruktur aufweisen, verursacht schwerwiegende Probleme für die Entladecharakteristik des NMOSFET, der eine Silicidschicht aufweist, die auf den Source- und Drainbereichen jedes Transistors gebildet ist, um einen Hochgeschwindigkeitsbetrieb des Transistors durch Erhöhung eines Sättigungsstroms des Transistors und durch Verringerung des parasitären Widerstands und der parasitären Kapazität sicherzustellen. Dies wird unter Bezugnahme auf 4A beschrieben. 4A ist ein Schnittbild des Transistors mit der Mehrfingerstruktur, der auf einem Halbleitersubstrat 300 gebildet ist. Eine Silicidschicht 340 ist auf einer Gatee-lektrode 310 über einer Gateoxidschicht 370 und auf Source- und Drainbereichen 320 und 330 des Transistors durch einen selbstjustierenden Silicid(SALICIDE)-Prozess gebildet. Im Hinblick auf ESD wird der Widerstand des parasitären Bipolartransistors durch die Silicidschicht 340 während eines ESD-Ereignisses nach einem Snap-Back reduziert. Dies wird als ein "an"-Widerstand Ron bezeichnet und stellt den inversen Wert der Steigung einer Strom-Spannungs-Kennlinie nach Erreichen einer Snap-Back-Spannung Vsp in dem Strom-Spannungs-Diagramm von 1B dar. Der Entladestrom nimmt durch Reduktion des "an"-Widerstandes zu und elektrische Ladungen sammeln sich an den Source- und Drainübergängen (mit einer gestrichelten Linie markierter Bereich) angrenzend an die Silicidschicht 340 um Seitenwände 350 der Gateelektrode 310 herum an, wodurch eine hohe Stromdichte in den Source- und Drainübergängen entsteht. Wie oben erwähnt, werden die NMOSFETs mit einem relativ hohen Basiswiderstand unter den NMOSFETs mit Mehrfingerstruktur schneller angeschaltet als andere NMOSFETs, und es ist eine vorbestimmte Zeitdauer notwendig, die benach barten NMOSFETs anzuschalten. Es werden jedoch aufgrund der hohen Stromdichte, die durch die Silicidschicht verursacht ist, die Source- und Drainübergänge zerstört und folglich ist es schwierig, diese vorbestimmte Zeitdauer zuzulassen, die benötigt wird, die NMOSFETs anzuschalten. Als Ergebnis werden nur manche NMOSFETs entladen und folglich wird der Vorteil der Benutzung von NMOSFETs mit Mehrfingerstruktur aufgehoben.
  • Eine Vorgehensweise zur Lösung dieser Probleme ist, dass eine Silicidschicht 340' der Source- und Drainbereiche 320 bzw. 330 in einem vorbestimmten Abstand W1 von einer Gateelektrodenseitenwand 350 gebildet wird, so dass die Stromdichte des Übergangs, wie in 4B gezeigt, verteilt wird. Diese Methode hat jedoch andere Probleme. Erstens wird eine nicht gezeigte, separate Maske für die Source- und Drainbereiche 320 bzw. 330 zur selektiven Bildung der Silicidschicht benötigt und dadurch wird das Verfahren komplizierter. Zweitens ist es aufgrund einer Zunahme des parasitären Widerstandes der Source- und Drainbereiche 320 bzw. 330 schwierig, den Hochgeschwindigkeitsbetrieb durchzuführen. Des weiteren ist es schwierig, eine Prozesstoleranz zur Bildung der nicht gezeigten Maske zu erzielen, wenn der SALICIDE-Prozess für die Source- und Drainbereiche 320 bzw. 330 gleichzeitig mit dem SALICIDE-Prozess der Gateelektrode 340 durchgeführt wird.
  • Des weiteren kann, wie in 4C gezeigt, als ein anderes Verfahren zur Lösung dieser Probleme ein Entladungsbereich durch Vergrößerung eines Bereichs von Source- und Drainübergängen 380 vergrößert werden. In diesem Verfahren nimmt jedoch die Leistungsfähigkeit des Transistors aufgrund einer Zunahme des parasitären Widerstands ab und es gibt Beschränkungen hinsichtlich der Vergrößerung des Entladungsbereichs und folglich ist die Änderung in der ESD-Charakteristik klein. Wie oben erwähnt, beschreiben die nicht erläuterten Bezugszeichen in 4B bzw. 4C die gleichen Elemente wie diejenigen von 4A und es kann auf die obigen Beschreibungen derselben verwiesen werden.
  • In der nachveröffentlichten Offenlegungsschrift WO 01/75973 A2 ist eine kombinierte Transistor- und Kondensatorstruktur offenbart, bei der ein Transistor alternierende, in einem Halbleitersubstrat gebildete Source- und Drainbereiche beinhaltet und ein Kondensator über dem Transistor gebildet ist. Der Kondensator beinhaltet elektrisch leitfähige, parallele Leitungen, die in wenigstens zwei Schichtebenen vertikaler Reihen unter Bildung entsprechender Kondensatorplatten angeordnet sind, wobei zwischen den Kondensatorplatten dielektrisches Material vorgesehen ist. Über jedem Source- und Drainbereich befindet sich jeweils eine mit ihm elektrisch verbundene Kondensatorplattenreihe, wobei die Source- und Drainbereiche als gegenüberliegende Kondensatorknoten fungieren.
  • Die Patentschrift US 6.084.307 A offenbart eine Mehrschichtstruktur für digitale Leitungspaare in einer vertikalen Twist-Konfiguration für ein Speicherbauelement, insbesondere für eine Zweiebenen-Bitleitungsarchitektur eines DRAM-Bauelements. Mit dieser Konfiguration sollen sowohl differentielles Rauschen als auch Rauschen, das auf beiden Leitungen des Leitungspaares auftreten kann, verringert werden.
  • Die Patentschrift US 5.394.008 A offenbart ein integriertes Halbleiterschaltkreisbauelement mit einem Halbleiterchip und einem ersten und zweiten Leiterrahmen zur Versorgung einer Eingangsschaltung bzw. weiterer Schaltungen des Chips mit einer Versorgungsspannung und/oder einer Massespannung. Ein Impedanzmittel in Form einer metallischen Mehrschichtverdrahtung auf dem Chip dient zur Verbindung des ersten und zweiten Leiterrahmens miteinander sowie als Überspannungspuffer. Die Mehrebenen-Metallverdrahtung ist einerseits z.B. mit je einem der beiden dotierten Bereiche eines MOS-Transistors in einem Halbleitersubstrat des Chips und andererseits mit einer zugehörigen Bondkontaktstelle verbunden, über die dieser dotierte Transistorbereich durch eine Bonddrahtverbindung mit einer entsprechenden Versorgungsspannungs- oder Massespannungs-Anschlussstruktur eines der beiden Leiterrahmen verbunden ist.
  • Die Patentschrift US 5.994.728 A offenbart eine Mehrschicht-Anschlussstruktur für einen Feldeffekttransistor, bei der eine Gateverdrahtung als geschlossenes, rechteckförmiges Rahmenmuster gebildet ist, das mit wenigstens zwei gegenüberliegenden Seiten je eine Gateelektrode bildet. Ein erster stark dotierter Störstellenbereich befindet sich im Inneren des Gateverdrahtungsrahmens, während sich ein zweiter stark dotierter Störstellenbereich außerhalb des Gateverdrahtungsrahmens befindet. Auf den stark dotierten Störstellenbereichen ist je eine ohmsche Anschlusselektrode als Durchkontaktstruktur ausgebildet, um eine Kontaktierung mit in einer darüberliegenden Schichtebene geführten Anschlussverdrahtungsleitungen bereitzustellen.
  • In der Patentschrift US 5.440.163 A ist ein Halbleiterbauelement mit MOSFET-Mehrfingerstruktur und damit verbundener Widerstands-Mehrschichtstruktur mit ESD-Schutz offenbart, bei der über einem jeweiligen Source- oder Drainbereich unter Zwischenfügung von Isolationsschichten mehrere übereinanderliegende Verdrahtungsschichten vorgesehen sind, die über Durchkontakte in den Isolationsschichten miteinander und mit dem Source- bzw. Drainbereich verbunden sind, wobei die Durchkontakte in den beiden übereinanderliegenden Ebenen lateral gegeneinander versetzt sind.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelements mit vorteilhaftem Schutz vor elektrostatischer Entladung bei verbesserter Entladungseffizienz zugrunde.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Anspruchs 1. Bei diesem Bauelement ist ein erhöhter "an"-Widerstand einer Transistor-, insbesondere MOSFET-Mehrfingerstruktur gegeben, was die Entladungseffizienz verbessert.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie zu deren besseren Verständnis aufgenommene, herkömmliche Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
  • 1A ein Schnittbild eines herkömmlichen n-Kanal MOSFET (NMOSFET), das einen Snap-Back-Mechanismus zeigt, der während eines ESD-Ereignisses auftritt,
  • 1B ein Diagramm, das die Beziehung zwischen Strom und Spannung des NMOSFET von 1A während eines ESD-Ereignisses zeigt,
  • 2A eine Draufsicht auf einen herkömmlichen NMOSFET, der eine Mehrfingerstruktur aufweist,
  • 2B ein Schnittbild des NMOSFET von 2A entlang einer Linie 2B-2B' von 2A,
  • 3 ein Diagramm, das einen Teil jedes NMOSFET von 2B und einen parasitären Bipolartransistor jedes NMOSFET zeigt,
  • 4A ein Schnittbild eines herkömmlichen MOSFET, in dem eine Silicidschicht auf Gateelektroden und auf Source- und Drainbereichen durch einen selbstjustierenden Silicid(SALICIDE)-Prozess gebildet ist,
  • 4B und 4C Schnittbilder von herkömmlichen, verbesserten MOSFETs zur Verbesserung des ESD-Schutzes und
  • 5A und 5B eine jeweilige Draufsicht auf Beispiele von Mehrschichtverbindungen, die bei der Kontaktierflächenstruktur gemäß einer Ausführungsform der Erfindung verwendet werden.
  • Die 5A und 5B sind Draufsichten, die zweischichtige Verbindungsmuster zur Bildung von Mehrschichtverbindungen der Erfindung zeigen. Bezugnehmend auf 5A ist eine erste Verbindungsschicht L1' in einem nicht gezeigten dielektrischen Zwischenebenen(ILD)-Film auf dem nicht gezeigten Halbleitersubstrat gebildet. Die erste Verbindungsschicht L1' ist aus isolierten, inselförmigen Verbindungsmustern LP11, LP12 und LP13 gebildet, die parallel und an ihren Enden ausgerichtet angeordnet sind. Eine zweite Verbindungsschicht L2' ist auf der ersten Verbindungsschicht L1' gebildet. Verbindungsmuster LP21, LP22 und LP23 der zweiten Verbindungsschicht L2' sind jeweils aus einem isolierten, inselförmigen Verbindungsmuster gebildet, das so geformt ist, dass es mit einem Ende von zwei benachbarten Mustern, zum Beispiel den Verbindungsmustern LP11 und LP12, der ersten Verbindungsschicht L1' verbunden ist. Kontaktstifte C1' sind auf Bereichen gebildet, wo sich die Verbindungsmuster LP11, LP12 und LP13 der ersten Verbindungsschicht L1' mit den Verbindungsmustern LP21, LP22 und LP23 der zweiten Verbindungsschicht L2' verbinden. Elektrische Signale, die von den Drainbereichen des MOSFET empfangen und zu den Verbindungsmustern LP11, LP12 und LP13 der ersten Verbindungsschicht L1' übertragen werden, fließen über einen Pfad durch LP11 → LP21 → LP12 → LP22 LP13 → LP23 in dieser Reihenfolge in die leitfähige Kontaktstellenschicht. Das heißt, dass die Verbindungsschichten L1' und L2' so ausgelegt werden können, dass die elektrischen Signale durch die Verbindungsmuster LP11, LP12, LP13 der ersten Verbindungsschicht L1' und durch die Verbindungsmuster LP21, LP22, LP23 der zweiten Verbindungsschicht L2' durchgeleitet werden können. Die Anzahl der Verbindungsmuster in der ersten und zweiten Verbindungsschicht L1' bzw. L2' kann passend unter Berücksichtigung des "an"-Widerstands des parasitären Bipolartransistors des MOSFET bestimmt werden. Ebenfalls ist es einfach, mehr als zwei Drainbereiche des MOSFET mit Mehrfingerstruktur zu bilden, die elektrisch mit den Mehrschichtverbindungen verbunden sind, da ein Widerstand durch die Verbindungsschichten mit der obigen Struktur erzielt werden kann.
  • 5B zeigt eine andere Art der Anordnung der Verbindungsmuster der Verbindungsschichten in einer ähnlichen Weise wie in 5A. Wie in 5B gezeigt, sind Verbindungsmuster LP21', LP22' und LP23' einer zweiten Verbindungsschicht L2'' diagonal mit beiden Enden von Verbindungsmustern LP11', LP12' und LP13' einer ersten Verbindungsschicht L1'' über Kontaktstifte C1'' verbunden.
  • Durch die Anordnung der oben beschriebenen Muster kann ein Widerstand erzielt werden, der größer ist als derjenige von getrennten, streifenförmigen Verbindungsmustern. Dieses Verfahren kann folglich zur Vergrößerung des "an"-Widerstands verwendet werden, wenn die Anzahl an Verbindungsschichten der Mehrschichtverbindungen begrenzt ist, zum Beispiel wenn Verbindungsschichten mit mehr als zwei Schichten nicht verwendet werden können.
  • Gemäß der Erfindung fungieren aufgrund der Kontaktierflächenstruktur mit Mehrschichtverbindungen, die voneinander getrennt sind, die Kontaktstifte zur Verbindung der Verbindungsschichten und die Mehrschichtverbindungen als ein Widerstand, wodurch der "an"-Widerstand des parasitären Bipolartransistors vergrößert wird. Folglich kann ein großer Strom durch Anschalten des parasitären Bipolartransistors aller MOSFETs mit Mehrfingerstruktur erhalten werden, so dass ein Zeitintervall zum Anschalten benachbarter MOSFETs durch Vergrößerung des "an"-Widerstands des zuerst angeschalteten MOSFET erzielt werden kann.

Claims (7)

  1. Halbleiterbauelement zum Schutz vor elektrostatischer Entladung mit – einer Transistor-Mehrfingerstruktur, die mehrere fingerförmige Transistorstrukturen mit Gateelektroden sowie Source- und Drainbereichen beinhaltet, – mehreren Mehrschichtverbindungen, die voneinander getrennt und jeweils aus mehreren übereinanderliegenden, zwischen sich je eine Isolationsschicht beinhaltenden Verbindungsschichten (L1', L2') und die übereinanderliegenden Verbindungsschichten verbindenden Kontaktstiften (C1') gebildet sind, wobei mit jeder der Mehrschichtverbindungen jeweils einer der Drainbereiche verbunden ist und die Verbindungsschichten eine erste und zweite Verbindungsschicht (L1', L2') umfassen, die voneinander isolierte, inselförmige Schichtmuster (LP11, LP12, LP13, LP21, LP22, LP23) beinhalten, – einer leitfähigen Kontaktstellenschicht, die auf den Mehrschichtverbindungen gebildet ist, und – Kontaktstiften zur Verbindung der Mehrschichtverbindungen mit der leitfähigen Kontaktstellenschicht, so dass ein Strom vom jeweiligen Drainbereich durch die mehreren isolierten, inselförmigen Schichtmuster der ersten und zweiten Verbindungsschicht der zugehörigen Mehrschichtverbindung geleitet wird und in die leitfähige Kontaktstellenschicht fließt.
  2. Halbleiterbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass jede der Verbindungsschichten der jeweiligen Mehrschichtverbindung ein Streifenmuster aufweist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Mehrschichtverbindungen aus Al oder Cu oder aus einer Legierung von Al und Cu bestehen.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die leitfähige Kontaktstellenschicht aus Al oder Cu oder aus einer Legierung von Al und Cu besteht.
  5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass die Anzahl der Mehrschichtverbindungen gleich der Anzahl der Drainbereiche der Transistor-Mehrfingerstruktur ist.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass die Gateelektroden und Source-/Drainbereiche der Transistor-Mehrfingerstruktur Silicid beinhalten.
  7. Halbleiterbauelement nach Anspruch 6, weiter dadurch gekennzeichnet, dass das Silicid Kobaltsilicid oder Wolframsilicid ist.
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