DE19727530B4 - Herstellungsverfahren für ein Halbleiterbauelement mit einer SOI-Struktur und entsprechendes Halbleiterbauelement - Google Patents

Herstellungsverfahren für ein Halbleiterbauelement mit einer SOI-Struktur und entsprechendes Halbleiterbauelement Download PDF

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Abstract

Verfahren zur Herstellung eines Halbleiterbauelements mit einem SOI-Struktursubstrat, bei dem eine Isolierschicht (22) und eine Halbleiterschicht (23) auf einem Halbleiterwafer (21) in Abfolge ausgebildet werden, eine Gateisolierschicht (25) und ein Gate (26) auf dem SOI-Struktursubstrat ausgebildetfusionsbereich (27a, 27b) in der Halbleiterschicht (23) zu beiden Seiten des Gates (26) ausgebildet werden, wobei das Verfahren die folgenden Schritte aufweist: Feldoxidationsschichten (24) werden mit vorbestimmten Abschnitten der Halbleiterschicht ausgebildet, so dass zwischen den vorbestimmten Abschnitten ein aktiver Bereich ausgebildet wird, wobei die vorbestimmten Abschnitte unmittelbar auf der Isolierschicht (22) sind; danach wird die Gateisolierschicht (25) und das Gate (26) auf der Halbleiterschicht (23) zwischen den Feldoxidationsschichten (24) ausgebildet; eine Zwischenisolierschicht (28) wird auf einer gesamten Oberflache des SOI-Struktursubstrats ausgebildet; ein erstes Kontaktloch (29a) zum Freilegen eines vorbestimmten Abschnittes des ersten Störstellendiffusionsbereichs (27a) und ein zweites Kontaktloch (29b) zum Freilegen eines vorbestimmten Abschnittes...

Description

  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement und ein Herstellungsverfahren nach Anspruch 1 für die Herstellung eines Halbleiterbauelement mit einer Silicium-auf-Isolator-(im folgenden einfach als ”SOI” für ”silicon an insulator” bezeichnet)Struktur, die in der Lage ist, eine hohe Integration zu erzielen und ein entsprechendes Haltleiterbauelement.
  • Wie es sich bei einem CMOS-Bauelement zeigt, bei dem ein Element in einer Mulde bzw. einer Wanne eines Halbleiter-Wafers ausgebildet wird, wird ein positiver parasitärer Effekt eines parasitären MOS-Transistors oder eines parasitären bipolaren Transistors von einer P-N-Übergang-Trennstruktur erzeugt. Infolgedessen wird ein unerwünschtes Einklink-Phänomen bzw. Latch-up-Phänomen erzeugt, wodurch das Bauelement zerstört wird oder ein weicher Fehler bzw. Soft-Fehler erzeugt wird.
  • Um die vorgenannten Probleme zu lösen und um eine höhere Integration zu erreichen, wurde ein Halbleiterbauelement mit einer SOI-Struktur entwickelt. Bei der SOI-Struktur wird eine Isolierschicht auf einem Halbleitersubstrat ausgebildet und eine Halbleiterschicht wird auf der Isolierschicht ausgebildet. Auf der Halbleiterschicht können Elemente bei vorbestimmten Bereichen ausgebildet werden. Das Halbleitersubstrat ist von den Bereichen durch die Isolierschicht getrennt. Dadurch ist es möglich, die Elemente vollständig zu trennen und das Halbleiterbauelement bei hohen Geschwindigkeiten zu betreiben.
  • 1 ist eine Schnittansicht eines herkömmlichen MOS-Transistors mit einer SOI-Struktur. Wie in 1 gezeigt, wird durch Ausbildung einer Isolierschicht 2 und einer Halbleiterschicht 3 auf dem Halbleiterwafer 1 in Abfolge ein Halbleitersubstrat mit der SOI-Struktur ausgebildet. Feldoxid-Schichten bzw. -Filme 4 werden auf der Halbleiterschicht 3 ausgebildet. Ein Gate-Isolierfilm bzw. eine Gate-Isolierschicht 5 und ein Gate 6 werden auf der Halbleiterschicht 3 zwischen den Feldoxidationsfilmen bzw. Feldoxidationsschichten 4 ausgebildet. Ein Sourcebereich 7a und ein Drainbereich 7b werden in der Halbleiterschicht 3 ausgebildet. Eine Zwischen-Isolierschicht 8 weist Kontaktlöcher zum Freilegen vorbestimmter Abschnitte des Sourcebereichs 7a und des Drainbereichs 7b auf. Zusätzlich ist eine Sourceelektrode 9a und eine Drainelektrode 9b auf der Zwischenisolierschicht 8 ausgebildet. Die Sourceelektrode 9a und die Drainelektrode 9b werden mit dem Sourcebereich 7a und dem Drainbereich 7b über die Kontaktlöcher in Kontakt gebracht.
  • In dem MOS-Transistor mit der oben beschriebenen SOI-Struktur sind die Sourceelektrode 9a oder die Drainelektrode 9b, ein einzelner Source oder ein einzelner Drain anderer MOS-Transistoren mit einer VSS oder einer VDD über getrennte Verbindungsleitungen verbunden.
  • Da die Dichte der Verbindungen gemäß der hohen Integration des Halbleiterbauelements zunimmt, ist die VSS oder die VDD-Verbindungsleitung ein Hindernis beim Erzielen einer hohen Integration.
  • Die US 4 902 637 A offenbart eine Halbleitervorrichtung, die zwei Schichten aufweist, die Halbleiterkomponenten enthält, wobei die aktiven Bereiche der jeweiligen Schichten durch eine gerade, vertikale Verbindung aneinander angeschlossen sind die Halbleitervorrichtung eine Verbindungsschicht auf, die die aktiven Bereiche miteinander verbindet. Diese Verbindungsschicht umfasst eine horizontale und eine vertikale Leitung, wobei der horizontale Abschnitt der Leitung in einer Isolierschicht ausgebildet ist, die zwischen den zwei Schichten ausgebildet ist.
  • Die US 4 489 478 A offenbart eine mehrschichtige Anordnung, die Halbleiterkomponenten einschließt, wobei die aktiven Bereiche von Transistoren durch horizontale und vertikale Verbindungsleitungen verbunden sind. Diese Verbindungsleitungen bestehen aus hoch dotiertem Silizium oder MoSi2.
  • Eine Halbleitereinrichtung mit einer MOS-Struktur gemäß der EP 0 676 815 A1 umfasst einen Aufbau, bei dem eine Source-Elektrode über einen Leiter zu dem Halbleitersubstrat des Aufbaues hingeerdet ist. Dementsprechend ist die hier offenbarte MOS-Halbleitereinrichtung mit gemeinsamer Quelle geerdet, ohne dass hierfür eine separte Verdrahtung erforderlich wäre.
  • Aufgabe der vorliegenden Erfindung ist es, ein Herstellungsverfahren für ein Halbleiterbauelement und ein entsprechendes Halbleiterbauelement bereitzustellen, um eine hohe Integration zu erzielen, indem die Verbindungsdichte verringert wird.
  • Vorstehende Aufgabe wird durch den Gegenstand der Ansprüche 1 und 6 gelöst. Vorteilhafte Weiterbildungen gehen aus den Unteransprüchen hervor.
  • Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung werden die Störstellendiffusionsbereiche, wie zum Beispiel die Sourcebereiche oder die Drainbereiche miteinander in dem Halbleiterwafer verbunden. Deshalb sind die Sourcebereiche und die Drainbereiche mit anderen Sourcebereichen oder anderen Drainbereichen verbunden, die in anderen aktiven Bereichen ausgebildet sind. Dementsprechend ist es nicht notwendig, die Sourcebereiche mit anderen Sourcebereichen zu verbinden oder die Drainbereiche mit den Drainbereichen zu verbinden, indem eine getrennte VSS-Verbindungsleitung oder eine getrennte VDD-Verbindungsleitung verwendet wird.
  • Andere Merkmale, Eigenschaften und Vorteile der vorliegenden Erfindung werden klarer werden, indem eine bevorzugte Ausführungsform der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben wird.
  • 1 ist eine Schnittansicht eines herkömmlichen MOS-Transistors mit einer SOI-Struktur; und
  • 2A bis 2F sind Schnittansichten eines MOS-Transistors mit einer SOI-Struktur gemäß der vorliegenden Erfindung, die ein Herstellungsverfahren des MOS-Transistors mit der SOI-Struktur zeigt.
  • Im folgenden wird das Herstellungsverfahren eines MOS-Transistors mit einer SOI-Struktur gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung genauer unter Bezugnahme auf die 2A bis 2F beschrieben. Wie in 2A gezeigt ist, wird ein Isolierfilm bzw. eine Isolierschicht 22 auf dem Halbleiterwafer 21 ausgebildet, und eine Halbleiterschicht 23 wird auf der Isolierschicht 22 ausgebildet. Infolgedessen wird ein Halbleitersubstrat 200 mit einer SOI-Struktur ausgebildet. Vorzugsweise handelt es sich bei dem Halbleiterwafer 21 um ein Siliciumsubstrat.
  • Mittlerweile werden die Störstellen bzw. Verunreinigungen vom ersten leitenden Typ, wie zum Beispiel P-Typ- oder N-Typ-Störstellen in den Wafer 21 und die Halbleiterschicht 23 dotiert. Wenn die P-Typ-Verunreinigungen bzw. -Störstellen in den Wafer 21 und die Halbleiterschicht 23 dotiert werden, werden B-Ionen bzw. Bor-Ionen als P-Typ-Verunreinigungen bei der Dotierkonzentration von 5 × 1016 bis 5 × 1016 Ionen/cm3 verwendet. Weiter, wenn die N-Typ-Störstellen in den Wafer 21 und die Halbleiterschicht 23 dotiert werden, werden P-Ionen bzw. Phosphorionen als N-Typ-Störstellen bei der Dotierkonzentration von 5 × 1015 bis 5 × 1018 Ionen/cm3 verwendet.
  • Wie in 2B gezeigt ist, werden Feldoxidationsschichten bzw. Feldoxidationsfilme 24 zur Isolierung von Elementen voneinander auf vorbestimmten Abschnitten der Halbleiterschicht 23 ausgebildet. Dadurch ist es möglich, einen aktiven Bereich des MOS-Transistors festzulegen. Danach wird ein Isolierfilm bzw. eine Isolierschicht und ein Polysiliciumfilm bzw. eine Polysiliciumschicht (bzw. eine polykristalline Schicht) auf dem Halbleitersubstrat in Abfolge abgeschieden und mit einem Muster versehen bzw. strukturiert. Infolgedessen wird eine Gateisolierschicht 25 und ein Gate 26 auf der Halbleiterschicht 23 zwischen den Feldoxidationsschichten 24 ausgebildet.
  • Wie in 2C gezeigt ist, werden Störstellendiffusionsbereiche 27a und 27b in der Halbleiterschicht 23 durch Implantation der Störstellen vom zweiten leitenden Typ, wie zum Beispiel P-Typ-Störstellen oder N-Typ-Störstellen implantiert, die bezüglich der Leitfähigkeit zu den Störstellen des ersten leitenden Typs entgegengesetzt sind, und zwar in die Halbleiterschicht 23 zu beiden Seiten des Gates 26. Die Störstellendiffusionsbereiche 27a und 27b wirken als Sourcebereiche und als Drainbereiche des MOS-Transistors.
  • Wie in 2D gezeigt ist, wird eine Zwischenisolierschicht 28 auf der Struktur ausgebildet, die in 2C gezeigt ist. Dann wird ein vorbestimmtes Maskenmuster M auf den Zwischenisolierfilm 28 ausgebildet, indem die Photolithographietechnik verwendet wird.
  • Wie in 2E gezeigt ist, wird die Zwischenisolierschicht 28 geätzt, indem eine Ätztechnik verwendet wird, bei der das Maskenmuster M als eine Ätzmaske verwendet wird. Dadurch werden die vorbestimmten Abschnitte der Störstellendiffusionsbereiche 27a und 27b freigelegt. Weiter wird die Feldoxidationsschicht 24, die dem Störstellendiffusionsbereich 27b benachbart ist und die Isolierschicht 22 unterhalb der Feldoxidationsschicht 24 geätzt. Infolgedessen werden vorbestimmte Abschnitte des Halbleiterwafers 21 freigelegt und Kontaktflächen 29a, 29b werden ausgebildet.
  • Wie in 2F gezeigt ist, werden die Maskenmuster M entfernt und die Metallschicht wird auf der Zwischenisolierschicht 28 abgeschieden, wodurch die Metallschicht die Kontaktlöcher 29a und 29b füllt. Dann wird die Metallschicht mit einem Muster versehen bzw. strukturiert, dadurch wird eine erste Metallverbindungsschicht 30a und eine zweite Metallverbindungsschicht 30b ausgebildet. Die erste Metallverbindungsschicht 30a wird mit dem Störstellendiffusionsbereich 27a in Berührung gebracht und die zweite Metallverbindungsschicht 30b wird mit dem Storstellendiffusionsbereich 27a und dem Wafer 21 in Kontakt gebracht.
  • Wie oben beschrieben wurde, werden bei der bevorzugten Ausführungsform gemäß der vorliegenden Erfindung die Störstellendiffusionsbereiche, wie zum Beispiel die Sourcebereiche und die Drainbereiche miteinander in dem Halbleiterwafer verbunden. Deshalb werden die Sourcebereiche und die Drainbereiche mit anderen Sourcebereichen oder anderen Drainbereichen verbunden, die in anderen aktiven Bereichen ausgebildet sind. Dementsprechend ist es nicht notwendig, die Sourcebereiche mit anderen Sourcebereichen zu verbinden oder die Drainbereiche mit anderen Drainbereichen zu verbinden, indem eine VSS-Verbindungsleitung oder eine VDD-Verbindungsleitung verwendet wird.
  • Dementsprechend kann, wenn die Dichte der Verdrahtung abnimmt, die hohe Integration des Halbleiterbauelements erzielt werden. Weiter wird der Durchfluß erhöht und die Ausbeute verbessert.
  • Die Erfindung läßt sich insbesondere wie folgt zusammenfassen:
    Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit einer Silicium-auf-Isolator-Struktur, die dazu in der Lage ist, eine hohe Integration zu erreichen, und ein Herstellungsverfahren dafür. Das Halbleiterbauelement beinhaltet ein Halbleitersubstrat mit einer Silicium-auf-Isolator-Struktur, in die eine Isolierschicht und eine Halbleiterschicht auf einem Halbleiterwafer in Abfolge ausgebildet werden. Eine Gate-Isolierschicht und ein Gate werden auf der Halbleiterschicht ausgebildet. Ein erster Störstellendiffusionsbereich und ein zweiter Störstellendiffusionsbereich werden in der Halbleiterschicht zu beiden Seiten des Gates ausgebildet. Die Zwischenisolierschicht mit einem ersten Kontaktloch zum Freilegen eines vorbestimmten Abschnittes des ersten Störstellendiffusionsbereichs und ein zweites Kontaktloch zum Freilegen eines vorbestimmten Abschnittes des zweiten Störstellendiffusionsbereichs und eines vorbestimmten Abschnittes des Wafers wird auf einer Gesamtfläche bzw. Oberfläche des Substrats ausgebildet. Eine erste Verbindungsschicht ist elektrisch mit dem ersten Störstellendiffusionsbereich über das erste Kontaktloch verbunden und eine zweite Verbindungsschicht ist elektrisch mit dem zweiten Störstellendiffusionsbereich und dem vorbestimmten Abschnitt des Wafers über das zweite Kontaktloch verbunden.

Claims (10)

  1. Verfahren zur Herstellung eines Halbleiterbauelements mit einem SOI-Struktursubstrat, bei dem eine Isolierschicht (22) und eine Halbleiterschicht (23) auf einem Halbleiterwafer (21) in Abfolge ausgebildet werden, eine Gateisolierschicht (25) und ein Gate (26) auf dem SOI-Struktursubstrat ausgebildet werden, und ein erster and zweiter Störstellendiffusionsbereich (27a, 27b) in der Halbleiterschicht (23) zu beiden Seiten des Gates (26) ausgebildet werden, wobei das Verfahren die folgenden Schritte aufweist: Feldoxidationsschichten (24) werden mit vorbestimmten Abschnitten der Halbleiterschicht ausgebildet, so dass zwischen den vorbestimmten Abschnitten ein aktiver Bereich ausgebildet wird, wobei die vorbestimmten Abschnitte unmittelbar auf der Isolierschicht (22) sind; danach wird die Gateisolierschicht (25) und das Gate (26) auf der Halbleiterschicht (23) zwischen den Feldoxidationsschichten (24) ausgebildet; eine Zwischenisolierschicht (28) wird auf einer gesamten Oberflache des SOI-Struktursubstrats ausgebildet; ein erstes Kontaktloch (29a) zum Freilegen eines vorbestimmten Abschnittes des ersten Störstellendiffusionsbereichs (27a) und ein zweites Kontaktloch (29b) zum Freilegen eines vorbestimmten Abschnittes des zweiten Störstellendiffusionsbereichs (27b) und eines vorbestimmten Abschnittes des Halbleiterwafers (21) wird ausgebildet; eine Metallschicht auf der Zwischenisolierschicht (28) wird ausgebildet, so dass die ersten and zweiten Kontaktlöcher (29a, 29b) mit der Metallschicht gefüllt werden; und eine erste Verbindungsschicht (30a) und eine zweite Verbindungsschicht (30b) wird durch Strukturieren der Metallschicht so ausgebildet, daß die erste Verbindungsschicht (30a) mit dem ersten Störstellendiffusionsbereich (27a) über das erste Kontaktloch (29a) verbunden ist und die zweite Verbindungsschicht (30b) mit dem zweiten Störstellendiffusionsbereich (27b) und dem vorbestimmten Abschnitt des Halbleiterwafers (21) über das zweite Kontaktloch (29b) verbunden ist, ein dem Störstellenbereich (27b) benachbarter Bereich der Feldoxidationsschicht (24) und der Isolierschicht (22) wird geätzt, um den vorbestimmten Abschnitt des Halbleiterwafers (21) freizulegen.
  2. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 1, bei welchem der erste Störstellendiffusionsbereich (27a) ein Drainbereich ist und der zweite Störstellendiffusionsbereich (27b) ein Sourcebereich ist.
  3. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 2, bei welchem die zweite Verbindungsschicht (30b) eine VSS-Verbindungsleitung ist, die mit dem Sourcebereich (27b) verbunden ist.
  4. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 1, bei welchem der erste Störstellendiffusionsbereich (27a) ein Sourcebereich ist und der zweite Störstellendiffusionsbereich (27b) ein Drainbereich ist.
  5. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 4, bei welchem die zweite Verbindungsschicht (30b) eine VDD-Verdrahtung ist, die mit dem Drainbereich (27b) verbunden wird.
  6. Halbleiterbauelement mit einem SOI-Struktursubstrat, in dem eine Isolierschicht (22) und eine Halbleiterschicht (23) auf einem Halbleiterwafer (21) in Abfolge ausgebildet werden, wobei das Halbleiterbauelement nach einem der Ansprüche 1 bis 5 hergestellt ist und folgendes aufweist: eine Feldoxidationsschicht (24); eine Gateisolierschicht (25) und ein Gate (26), das auf der Halbleiterschicht (23) ausgebildet ist; einen ersten and zweiten Störstellendiffusionsbereich (27a, 27b), der in der Halbleiterschicht (23) zu beiden Seiten des Gates (26) ausgebildet ist; eine Zwischenisolierschicht (28), die auf einer gesamten Oberfläche des SOI-Struktursubstrats ausgebildet ist, und die ein erstes Kontaktloch (29a) zum Freilegen eines vorbestimmten Abschnittes des ersten Störstellendiffusionsbereichs (27a) and ein zweites Kontaktloch (29b) zum Freilegen eines vorbestimmten Abschnittes des zweiten Störstellendiffusionsbereiches (27b) und eines vorbestimmten Abschnittes des Halbleiterwafers (21) aufweist; wobei eine erste Verbindungsschicht (30a) elektrisch mit dem ersten Störstellendiffusionsbereich (27a) über das erste Kontaktloch (29a) verbunden ist; wobei eine zweite Verbindungsschicht (30b) elektrisch mit dem zweiten Störstellendiffusionsbereich (27b) durch das zweite Kontaktloch (29b) verbunden ist, und wobei die zweite Verbindungssicht (30b) elektrisch auch mit dem vorbestimmten Abschnitt des Halbleiterwafers (21) durch die Feldoxidationsschicht (24) und die Isolierschicht (22) hindurch durch das zweite Kontaktloch (29b) verbunden ist.
  7. Halbleiterbauelement nach Anspruch 6, bei welchem der erste Störstellendiffusionsbereich (27a) ein Drainbereich ist und der zweite Störstellendiffusionsbereich (27b) ein Sourcebereich ist.
  8. Halbleiterbauelement nach Anspruch 7, bei welchem die zweite Verbindungsschicht (30b) eine VSS-Verbindungsleitung ist, die mit dem Sourcebereich (27b) verbunden ist.
  9. Halbleiterbauelement nach Anspruch 6, bei welchem der erste Störstellendiffusionsbereich (27a) ein Sourcebereich ist and der zweite Störstellendiffusionsbereich (27b) ein Drainbereich ist.
  10. Halbleiterbauelement nach Anspruch 9, bei welchem die zweite Verbindungsschicht (30b) eine VDD-Verbindungsleitung ist, die mit dem Drainbereich (27b) verbunden ist.
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