DE19516423C2 - Verfahren zur Herstellung einer CMOS-Halbleitervorrichtung - Google Patents

Verfahren zur Herstellung einer CMOS-Halbleitervorrichtung

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Description

Die vorliegende Erfindung betrifft allgemein ein Verfahren zur Herstellung einer CMOS-Halbleitervorrichtung, die eine redu­ zierte Fläche des Elementisolationsbereichs zwischen einer N-Wanne und einer P-Wanne und der Substrat-Elektrode hat.
In IEEE J. Solid-State Circuits, Band SC-20, Nummer 1, Februar 1985, S. 104-113, ist ein Verfahren zur Herstellung von CMOS-Halbleitervorrichtungen mit einer tiefen Grabenisolation und selbst ausrichtenden TiSi₂-Technologien beschrieben. Der tiefe Graben wird dabei in eine Epitaxieschicht geätzt. Die Isolation mit tiefen Graben kombiniert mit der Epitaxieschicht führt zu einer verbesserten Isolation zwischen verschiedenen CMOS-Strukturen.
IBM TDB, Band 27, Nummer 4B, 1984, Seiten 2443 bis 2445 besch­ reibt eine skalierbare C-MOS-Technologie mit verbessertem Schutz gegen Latch-up. Dabei ist eine p-Substrat Elektrode in einen P-Typ Wannenbereich eindiffundiert und eine Grabenisola­ tion vorgesehen.
Die EP 0159 483 beschreibt ein Verfahren zur Herstellung einer Halbleitervorrichtung mit zwei Wannen bei komplementären Halb­ leitervorrichtungen. Dabei werden die Merkmale a)-d) des An­ spruchs 1 vorgesehen.
In IBM TDB, Band 27, Nummer 5, 1984, Seite 3045 ist eine kom­ plementäre Metall-Oxid-Halbleiterstruktur mit Grabenisolation gezeigt. Die Wandungen des Grabens werden oxidiert, wobei sich eine isolierende Schicht bildet, der Graben wird dann mit einem Polyimid ausgefüllt.
Eine Halbleitervorrichtung, die aus einem Transistor und einem Kondensator besteht, bildet üblicherweise ein unabhängiges Ele­ ment in einer integrierten Schaltung und erfordert deshalb ei­ nen Elementisolierbereich zwischen aktiven Bereichen, um zu verhindern, daß die Elemente in Betrieb sich gegenseitig stö­ ren.
Die jüngste Bestrebung, Halbleitervorrichtungen stark zu inte­ grieren, hat viele Bemühungen notwendig gemacht, den Elementi­ solierbereich zu verringern, der üblicherweise eine große Flä­ che oder einen großen Bereich in einer Halbleitervorrichtung einnimmt. Zu diesem Zweck ist eine Vielzahl von Prozessen oder Verfahren entwickelt worden. Ein Beispiel hierfür ist der Pro­ zeß einer lokalen Oxidation von Silicium (LOCOS) und der Prozeß einer selektiven Oxidation von Polysilicium (SEPOX). Beim LO­ COS-Prozeß wird ein Elementisolieroxidfilm durch thermische Oxidation eines Halbleitersubstrats in der Anwesenheit einer Maske aus einem Nitridfilmmuster gebildet, der das Halbleiter­ substrat lokal freilegt. In ähnlicher Weise umfaßt der SEPOX-Prozeß eine thermische Oxidation eines Halbleitersubstrats in der Anwesenheit einer Maske, die aus einer Kombination eines Polysiliciumfilms und eines Nitridfilmmusters besteht, das das Halbleitersubstrat lokal freilegt. Neben diesen Prozessen gibt es einen Prozeß, bei dem ein Graben durch selektives Ätzen ei­ nes Halbleitersubstrats gebildet und daraufhin mit einem Iso­ liermaterial derart gefüllt wird, daß ein Grabenelementisolier­ oxidfilm gebildet wird. Unter den vorstehend genannten Prozes­ sen ist der LOCOS-Prozeß der am weitest verbreitet benutzte, weil er relativ einfach ist.
Um den Hintergrund besser verstehen zu können, wird nunmehr ei­ ne Erläuterung des LOCOS-Prozesses gegeben. Zu Beginn wird die Oberfläche eines Siliciumhalbleitersubstrats thermisch oxi­ diert, um einen Kissen(pad)-Oxidfilm aufzuwachsen. Daraufhin wird ein Nitridfilmmuster auf den Kissenoxidfilm ausgebildet, um eine vorbestimmte Fläche oder einen vorbestimmten Bereich des Halbleitersubstrats freizulegen, die bzw. der dazu bestimmt ist, ein Elementisolierbereich zu sein. Schließlich wird eine weitere thermische Oxidation für das Halbleitersubstrat ange­ wendet, um einen Feldoxidfilm aufzuwachsen, wobei ein Nitridmuster als Maske dient.
Dieser LOCOS-Prozeß ist jedoch mit dem Problem behaftet, das als Vogelschnabel bekannt ist, demnach der Feldoxidfilm in den aktiven Bereich eingreift, was zu einer Reduzierung der Fläche des aktiven Bereichs führt. Wenn ein darauffolgender Belich­ tungsprozeß durchgeführt wird, um ein photoempfindliches Film­ muster auszubilden, wird außerdem Licht von der schrägen Ober­ fläche des Vogelschnabels reflektiert, so daß der photoempfind­ liche Film unerwünscht beleuchtet wird. Die Folge davon ist das Problem einer Kerben- oder Nutausbildung. Diese Probleme ver­ ursachen eine Verschlechterung der Herstellungsausbeute und der Zuverlässigkeit, wenn in einer Halbleitervorrichtung unter der Entwurfregel von 0,4 µm oder weniger ein Gate-Poly oder eine Gate-Anordnung durch ein Muster erzeugt wird.
Fig. 1 zeigt ein Schaltungsdiagramm einer typischen CMOS-Vor­ richtung, die einen N-Typ-MOSFET und einen P-Typ-MOSFET umfaßt, die miteinander verbunden sind. Wie in Fig. 1 gezeigt, sind die Source-Elektroden (S) des PMOS und des NMOS jeweils an VDD und VSS angeschlossen und ihre Drain-Elektroden (D)2 sind miteinan­ der verbunden.
Fig. 2 zeigt ein Layout von Hauptmasken, bei dem eine N-Quel­ lenmaske 1, aktive Masken 2, eine Gate-Maske 3, Kontaktlochmas­ ken 4 und Verdrahtungsmasken 5 in herkömmlicher Weise angeord­ net sind, um die Schaltung von Fig. 1 herzustellen.
Fig. 3 zeigt eine Halbleitervorrichtung, die durch die herkömm­ liche Technik hergestellt ist, in einer Ansicht entlang der Linie I-I von Fig. 2. Ihre Herstellungsprozesse beginnen mit der Ausbildung einer P-Wanne 12 und einer N-Wanne in vorbe­ stimmten Bereichen oder Flächen eines P-Typ-Halbleitersubstrats 11 unter Verwendung einer (nicht gezeigten) P-Wannenmaske und der N-Wannenmaske 1. Daraufhin werden die Elementisolierfilme 14 an den Grenzen zwischen den beiden Wannen und an vorbe­ stimmten Bereichen der Wannen gebildet. Ein Gate-Oxidfilm 15 wird über jeder Wanne gebildet, gefolgt von der Ausbildung ei­ ner Gate-Elektrode 16 über dem Gate-Oxidfilm unter Verwendung der Gate-Maske 3. Während diese Gate-Struktur als Maske dient, werden N-Typ-Verunreinigungen in die P-Wanne 12 implantiert, während P-Typ-Verunreinigungen in die N-Wanne 13 implantiert werden. Als Folge davon wird ein Satz aus einer Elektrode 17 und einer Drain-Elektrode 18 in jeder Wanne erzeugt. Eine Spannung VSS wird an das P-Typ-Halbleitersubstrat 11 angelegt. Um eine Spannung VDD für die N-Wanne 13 zuzuführen, wird eine Substrat-Elektrode 19 durch Implantieren von N-Typ-Verunreini­ gungen in einen Bereich erzeugt, der durch die Source-Elektrode 17A und den Elementisolieroxidfilm 14 in der N-Wanne 13 ge­ trennt ist. Daraufhin wird ein Deckenzwischenschichtisolierfilm 17 über diesen MOSFET-Strukturen aufgetragen. Dieser Deckenfilm ist durch einen Ätz-Prozeß unter Verwendung der Kontaktlochmas­ ken 4 mit einem Muster ausgebildet, um ein Muster eines Zwi­ schenschichtisolierfilms 21 zu bilden, der Kontaktlöcher 20 enthält, durch welche die Source-Elektroden 17A, 17B und die Drain-Elektroden 18A, 18B und die Substrat-Elektrode 19 freige­ legt sind. Die Verdrahtungsmasken 5 werden verwendet, um drei Verdrahtungen 22 auszubilden. Eine dient dazu, die Source-Elek­ trode 19 des P-MOSFET mit VDD zu verbinden, eine weitere dient zur Verbindung zwischen der Drain-Elektrode 18A des P-MOSFET und der Drain-Elektrode 18B des N-MOSFET und die dritte dient schließlich zum Anschluß der Source-Elektrode 17B des N-MOSFET an VSS.
Wie vorstehend ausgeführt, nimmt der Elementisolieroxidfilm zum Isolieren des N-MOSFET vom P-MOSFET bei einer Herstellung durch LOCOS eine sehr große Fläche ein. Die vorstehend angeführte herkömmliche Technik hat den weiteren Nachteil, daß es schwie­ rig ist, eine hohe Integration einer Halbleitervorrichtung zu erzielen, weil die zusätzlich ausgebildete Substrat-Elektrode von der Source-Elektrode des P-MOSFET durch den Elementisolier­ oxidfilm getrennt ist, was zu einem Verbrauch einer viel zu großen Fläche führt.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein Ver­ fahren zur Herstellung einer CMOS-Halbleitervorrichtung mit einer Struktur, die zu einer hohen Integration beiträgt, zu schaffen.
Es wird ein Verfahren zur Herstellung einer Halbleitervorrich­ tung geschaffen, umfassend die Schritte: Ausbilden von N-Wannen und P-Wannen an ihren vorbestimmten Abschnitten in einem P-Typ- Halbleitersubstrat, Ausbilden eines Grabens, der mit einem Iso­ liermaterial gefüllt ist, an der Grenze zwischen der N-Wanne und der P-Wanne, wobei der Graben als Elementisolator für diese Wannen dient, Erzeugen einer Gate-Struktur über jeder N-Wanne und P-Wanne, wobei die Gate-Struktur ein Stapel eines Gate- Oxidfilms, einer Gate-Elektrode und eines Isolierfilmmusters ist, Implantieren von Verunreinigungen in die N-Wanne und die P-Wanne, um ihre jeweiligen Source-Elektroden und Drain-Elek­ troden zu bilden, wobei die Verunreinigungen einen entgegenge­ setzten Typ zu der zu implantierenden Wanne haben, Nieder­ schlagen eines zweiten Isolier­ films und eines Ätzstoppers über der resultierenden Struktur in Aufeinanderfolge, Ausbilden eines Isolierabstandhalters an ei­ ner Seitenwand jedes Ätzstoppers, wobei die Seitenwand der Sta­ pelstruktur zugeordnet ist, Implantieren von N-Typ-Verunreini­ gungen in einen Teil der Source-Elektrode des P-MOSFET in Anwe­ senheit eines photoempfindlichen Filmmusters, um eine N-Typ- Substrat-Elektrode zu bilden, wobei das photoempfindliche Film­ muster die gesamte Struktur bedeckt mit Ausnahme der Source- Elektrode, die durch den Isolierabstandhalter teilweise freige­ legt ist, Entfernen des photoempfindlichen Filmmusters und Auf­ tragen eines dritten Deckenisolierfilms über der resultierenden Struktur, selektives Ätzen des dritten Isolierfilms unter Ver­ wendung von Kontaktmasken, um Kontaktlöcher zu bilden, durch welche die Source-Elektroden, die Drain-Elektroden und die Sub­ strat-Elektrode des P-MOSFET freigelegt sind, und Ausbilden ei­ nes Verdrahtungsmusters, durch das die Source-Elektrode und die Substrat-Elektrode des P-MOSFET mit VDD, die Drain-Elektrode des P-MOSFET mit der Drain-Elektrode des N-MOSFET und die Source- Elektrode des N-MOSFET mit VSS verbunden sind.
Weiterbildung der Erfindung sind in den Unteransprüchen angege­ ben.
Nachfolgend wird die Erfindung anhand der Zeichnungen beispiel­ haft näher erläutert; es zeigen
Fig. 1 ein CMOS-Schaltungsdiagramm einer typischen CMOS-Vor­ richtung, die einen N-Typ-MOSFET und einen P-Typ-MOSFET umfaßt, die miteinander verbunden sind,
Fig. 2 ein Layout von Masken, die in herkömmlicher Weise ange­ ordnet sind, um die Schaltung von Fig. 1 herzustellen,
Fig. 3 eine schematische Querschnittsansicht einer herkömmli­ chen Halbleitervorrichtung, die unter Verwendung der Kombina­ tion der Masken von Fig. 2 hergestellt ist, in einer Ansicht entlang der Linie I-I von Fig. 2,
Fig. 4 ein Layout von Masken, die dazu angeordnet sind, die Schaltung von Fig. 1 herzustellen, gemäß der vorliegenden Er­ findung,
Fig. 5 eine schematische Querschnittsansicht einer Halbleiter­ vorrichtung, die unter Verwendung der Kombination der Masken von Fig. 4 hergestellt ist, in einer Ansicht entlang der Linie II-II von Fig. 4, und
Fig. 6A bis 6E schematische Querschnittsansichten eines Verfah­ rens zur Herstellung der Halbleitervorrichtung gemäß der vor­ liegenden Erfindung.
Nachfolgend werden in den Figuren für dieselben Teile dieselben Bezugsziffern verwendet.
Fig. 4 zeigt ein Layout von Masken, bei dem eine N-Wannenmaske 1, eine Gate-Maske 3, Kontaktlochmasken 4, Verdrahtungsmasken 5 und Grabenmasken 6 in neuer Weise angeordnet sind, um die Schaltung von Fig. 1 herzustellen. Die rechteckigen Bereiche oder Flächen innerhalb der Grabenmasken 6 sind die aktiven Be­ reiche.
In Fig. 5 ist eine Halbleitervorrichtung gezeigt, die gemäß der vorliegenden Erfindung hergestellt ist, in einer Ansicht ent­ lang der Linie II-II von Fig. 4. Wie nachfolgend im einzelnen erläutert, unterscheidet sich die vorliegende Halbleitervor­ richtung vollständig von der herkömmlichen in mehreren Aspek­ ten. Zunächst ist anstelle eines Feldoxidfilms ein Graben als Elementisolator eingesetzt oder verwendet. Bei der herkömmli­ chen Halbleitervorrichtung von Fig. 3 sind P-Wannen 32 und N-Wannen 33 in einem Halbleitersubstrat 31 ausgebildet, und ein Graben 34 mit einer Breite von etwa 0,3 bis 3,0 µm und einer Tiefe von etwa 1,5 bis 10 µm ist zwischen der N-Wanne und der P-Wanne ausgebildet. Dieser Graben 34 ist mit einem Iso­ liermaterial gefüllt, um eine vergrabene Schicht mit dem Ziel zu bilden, die Elemente voneinander zu isolieren. Infolge davon ist die Fläche oder der Bereich eines Halbleitersubstrats, die bzw. der durch den Elementisolator eingenommen wird, durch den Graben stark minimiert. Ein weiterer Unterschied betrifft die Position der Substrat-Elektrode. Wie vorstehend ausgeführt, ist bei der herkömmlichen Halbleitervorrichtung die Substrat-Elek­ trode entfernt von den Source- und Drain-Elektroden des P-MOS- FET an dem N-Wannenbereich gebildet. Im Gegensatz zu der her­ kömmlichen Halbleitervorrichtung umfaßt die vorliegende Halb­ leitervorrichtung eine Substrat-Elektrode 39, die im Kontakt mit einer Source-Elektrode 37A des P-MOSFET gebildet ist. Der Elementisolieroxidfilm, der zur Trennung der Substrat-Elektrode von den Source- und Drain-Elektroden des P-MOSFET notwendig ist, ist deshalb bei der vorliegenden Erfindung nicht notwen­ dig. Die vorliegende Halbleitervorrichtung sichert dadurch mehr Fläche.
Fig. 6 zeigt die bevorzugten Prozeßschritte zur Herstellung der Halbleitervorrichtung von Fig. 5. Diese bevorzugten Schritte werden in Verbindung mit den Fig. 6A bis 6E mehr im einzelnen erläutert.
In Fig. 6A ist ein Halbleitersubstrat 31 gezeigt, bei dem eine P-Wanne 32 und eine N-Wanne sich abwechseln, und bei dem ein Graben 34 zwischen diesen ausgebildet ist. Die P-Wanne 32 und die N-Wanne 33 sind in ihren jeweiligen vorbestimmten Bereichen oder Flächen des Halbleitersubstrats 31 unter Verwendung der N-Wannenmaske (die in Fig. 4 durch die Bezugsziffer 1 bezeichnet ist) und einer P-Wannenmaske (nicht gezeigt) gebildet. Für den Graben wird die Grabenmaske (die in Fig. 4 mit der Bezugsziffer "6" bezeichnet ist) verwendet, um eine vorbestimmte Tiefe des Halbleitersubstrats 31 zu ätzen. Der derart gebildete Graben wird mit einem Isoliermaterial gefüllt, beispielsweise mit ei­ nem Oxidfilm, um eine vergrabene Schicht 43 zu bilden.
Wie in Fig. 6B gezeigt, wird eine Struktur aus einem N-MOSFET und einem P-MOSFET vorübergehend oder für den Augenblick er­ zeugt. Zu diesem Zweck wird zunächst ein Gate-Oxid 35 auf der gesamten Oberfläche der resultierenden Struktur von Fig. 6A aufgewachsen, gefolgt von der sequentiellen Ausbildung einer leitfähigen Schicht und eines ersten Isolierfilms über dem Ga­ te-Oxid 35, die daraufhin sämtliche einem Ätzprozeß unter Ver­ wendung der Gate-Maske (die in Fig. 4 mit der Bezugsziffer "3" bezeichnet ist) geätzt werden, um eine Gate-Elektrode 36 sowohl über der P-Wanne 32 wie der N-Wanne 33 auszubilden. N-Typ-Ver­ unreinigungen werden in die P-Wanne 32 implantiert, um eine Source-Elektrode 37B und eine Drain-Elektrode 38B zu bilden, wobei die Gate-Elektrode 36 als Maske dient. In ähnlicher Weise wird die N-Wanne 33 mit P-Typ-Verunreinigungen dotiert, um eine Source-Elektrode 37A und eine Drain-Elektrode 38A zu bilden. Über diesen resultierenden N-MOSFET- und P-MOSFET-Strukturen wird ein zweiter Isolierfilm 45, ein relativ dünner Oxidfilm und ein Ätzstopper 46 aufeinanderfolgend ausgebildet. Der Ätz­ stopper 46 ist ein Film, der sich von dem zweiten Isolierfilm 45 hinsichtlich der Ätzselektionsrate unterscheidet, beispiels­ weise ein Nitridfilm.
Wie in Fig. 6C gezeigt, werden Isolierabstandhalter 47 an den Seitenwänden jedes Ätzstoppers 46 ausgebildet, welche Seiten wände zur Stapelstruktur beitragen, die aus der Gate-Elektrode 36 und dem ersten Isolierfilm 44 besteht, und ein photoempfind­ liches Filmmuster 48 wird ausgebildet, um lediglich die Source- Elektrode 37A des P-MOSFET freizulegen, die durch den Isolier­ abstandhalter 47 teilweise abgedeckt worden ist, gefolgt von einer Implantierung von N-Typ-Verunreinigungen in dem freilie­ genden Bereich der Source-Elektrode 37A. Als Resultat dieser Implantierung bildet eine N-Typ-Substrat-Elektrode 39 einen Kontakt mit der Source-Elektrode 37A. Diese Substrat-Elektrode 39 ist durch das photoempfindliche Filmmuster 48 und den Iso­ lierabstandhalter 47 selbst ausgerichtet.
Wie in Fig. 6D gezeigt, wird folgend auf die Entfernung des photoempfindlichen Filmmusters 48 eine dritte Deckenisolier­ schicht 49, d. h. ein BPSG (Borphosphorsilikatglas) mit dem Ziel gebildet, die resultierende Struktur einzuebnen, die daraufhin mit einem photoempfindlichen Filmmuster 50 bedeckt wird. Was dieses photoempfindliche Filmmuster 50 betrifft, wird ein pho­ toempfindlicher Film vollständig über der eingeebneten Oberflä­ che herausgebildet und einer Belichtung und Entwicklung mittels der Kontaktlochmasken (die in Fig. 4 mit der Bezugsziffer "4" bezeichnet sind) unterworfen, um vorbestimmte Bereiche oder Flächen von ihr freizulegen.
Wie in Fig. 6E gezeigt, dient das photoempfindliche Filmmuster 50 als Maske und die Mehrfachstruktur, die von der Einebnungs­ schicht 49 zu dem zweiten Isolierfilm 45 reicht, wird selektiv geätzt, um Kontaktlöcher zu bilden, durch welche die Source- Elektroden 37A, 37B die Drain-Elektroden 38A, 38B und die Sub­ strat-Elektrode freigelegt werden, und folgend auf die Entfer­ nung des photoempfindlichen Filmmusters 50 werden Verdrahtungen 42 gebildet, die die Rolle spielen, die verschiedenen Elektro­ den und externen Spannungen miteinander zu verbinden, nämlich die Verbindung der Source-Elektrode 37A und der Substrat-Elek­ trode 39 des P-MOSFET mit VDD; die Verbindung zwischen der Drain-Elektrode 38A des P-MOSFET und der Drain-Elektrode 38B des N-MOSFET; und die Verbindung zwischen der Source-Elektrode 17B des N-MOSFET und VSS. Diese Verdrahtungen 42 werden durch Niederschlagen einer leitfähigen Deckenschicht und Ausbilden eines Musters auf dieser unter Verwendung der Verdrahtungsmas­ ken (die in Fig. 4 mit der Bezugsziffer "5" bezeichnet sind) gebildet.

Claims (5)

1. Verfahren zur Herstellung einer Halbleitervorrichtung, um­ fassend die Schritte:
  • a) Ausbilden einer N-Wanne (33) und einer P-Wanne (32) an vorbestimmten Abschnitten in einem P-Typ-Halbleitersub­ strat (31),
  • b) Ausbilden eines Grabens (34), der mit einem Isoliermaterial gefüllt ist, an der Grenze zwischen der N-Wanne (33) und der P-Wanne (32), wobei der Graben (34) als Elementisola­ tor für diese Wannen dient,
  • c) Erzeugen einer Gate-Struktur sowohl über der N-Wanne (33) wie der P-Wanne (32), wobei die Gate-Struktur ein Stapel aus einem Gate-Oxidfilm (35), einer Gate-Elektrode (36) und einem Isolierfilmmuster (44) ist,
  • d) Implantieren von Verunreinigungen in die N-Wanne (33) und die P-Wanne (32), um Source-Elektroden (37A, 37B) und Drain-Elektroden (38A, 38B) zu bilden, wobei die Verunrei­ nigungen mit entgegengesetztem Typ zu der zugehörigen Wan­ ne implantiert werden,
  • e) Niederschlagen eines zweiten Isolierfilms (45) und eines Ätzstoppers (46) über der resultierenden Struktur in Auf­ einanderfolge,
  • f) Ausbilden eines Isolierabstandhalters (47) an einer Sei­ tenwand jedes Ätzstoppers (46), wobei die Seitenwand der Stapelstruktur zugeordnet ist,
  • g) Implantieren von N-Typ-Verunreinigungen in einen Teil der Source-Elektrode (37A) des P-MOSFET in Anwesenheit eines photoempfindlichen Filmmusters (48), um eine N-Typ- Substrat-Elektrode (39) zu bilden, wobei das photoempfind­ liche Filmmuster (48) die gesamte Struktur bedeckt mit Ausnahme der Source-Elektrode (37A), die durch den Isolierabstandhalter (47) teilweise freigelegt ist,
  • h) Entfernen des photoempfindlichen Filmmusters (48) und Auf­ tragen eines dritten Deckenisolierfilms (49) über der re­ sultierenden Struktur,
  • i) selektives Ätzen des dritten Isolierfilms (49) unter Ver­ wendung von Kontaktmasken, um Kontaktlöcher zu bilden, durch welche die Source-Elektroden (37A, 37B), die Drain- Elektroden (38A, 38B) und die Substrat-Elektrode (39) des P-MOSFET freigelegt sind, und
  • j) Ausbilden eines Verdrahtungsmusters (42), durch das die Source-Elektrode (37A) und die Substrat-Elektrode (39) des P-MOSFET mit VDD, die Drain-Elektrode (38A) des P-MOSFET mit der Drain-Elektrode (38B) des N-MOSFET und die Source- Elektrode (37B) des N-MOSFET mit VSS verbunden sind.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das photoempfindliche Filmmuster (48) durch Niederschlagen eines photoempfindlichen Deckenfilms und selektives Ätzen desselben derart gebildet wird, daß die Source-Elektrode der P-Wanne und ein Teil der Gate-Elektrode benachbart zu dieser Source-Elektrode freigelegt sind.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Graben (34) etwa 0,3 bis etwa 3 µm breit und etwa 1,5 bis 10 µm tief ist.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Graben (34) mit einem Oxidfilm gefüllt ist.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Ätzstopper (46) aus einem Nitridfilm und der dritte Iso­ lierfilm (49) aus einem Borphosphorsilikatglas besteht.
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