JPH01243446A - 半導体装置 - Google Patents
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- JPH01243446A JPH01243446A JP63069353A JP6935388A JPH01243446A JP H01243446 A JPH01243446 A JP H01243446A JP 63069353 A JP63069353 A JP 63069353A JP 6935388 A JP6935388 A JP 6935388A JP H01243446 A JPH01243446 A JP H01243446A
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特にＭＯＳトランジスタを
有する半導体装置の超高集積化に好適な素子間分離技術
に関する。
有する半導体装置の超高集積化に好適な素子間分離技術
に関する。
ＭＯＳトランジスタにおける従来の素子間分離技術は通
常（１）Ｌｏｃｏｓ法と称される選択酸化技術、（２）
絶縁膜埋込み技術、（３）フィルドプレート技術等があ
る。特願昭５８−１１５８３４は上記技術の短所を解消
すべく本発明者らにより提供されたもので第２図で示す
ごとき構造を有している。図に於て、ｌはＰ型半導体基
板、３はフィルド酸化膜、８は溝分離絶縁膜、９は溝充
填多結晶Ｓｉ膜、１１はゲート酸化膜、１２はゲート電
極、１３゜１４はＮ小波散層、１８はＰ小波散層、１３
０゜１４０及び１８０は金属電極、１９は表面保護絶縁
膜で溝充填多結晶Ｓｉ膜９は別個所で接続され、所望の
電位が印加される構成になっている。第２図は絶縁膜埋
込み技術の一変形で、従来バイポーラトランジスタの素
子間分離用に開発された特開昭５８−９３３３号に示さ
れた技術をｎチャネル型ＭＯＳトランジスタ用に改善し
た技術である。
常（１）Ｌｏｃｏｓ法と称される選択酸化技術、（２）
絶縁膜埋込み技術、（３）フィルドプレート技術等があ
る。特願昭５８−１１５８３４は上記技術の短所を解消
すべく本発明者らにより提供されたもので第２図で示す
ごとき構造を有している。図に於て、ｌはＰ型半導体基
板、３はフィルド酸化膜、８は溝分離絶縁膜、９は溝充
填多結晶Ｓｉ膜、１１はゲート酸化膜、１２はゲート電
極、１３゜１４はＮ小波散層、１８はＰ小波散層、１３
０゜１４０及び１８０は金属電極、１９は表面保護絶縁
膜で溝充填多結晶Ｓｉ膜９は別個所で接続され、所望の
電位が印加される構成になっている。第２図は絶縁膜埋
込み技術の一変形で、従来バイポーラトランジスタの素
子間分離用に開発された特開昭５８−９３３３号に示さ
れた技術をｎチャネル型ＭＯＳトランジスタ用に改善し
た技術である。
上記従来技術は相補型ＭＯＳトランジスタ（ＣＭＯ８と
記す）や同一基板内にＣＭＯ８とバイポーラトランジス
タを混在させたいわゆるＢｉＣＭＯ８の高集積化に伴い
、十分な素子間分離が図れなくなる問題があった。すな
わち、ＬＯＧＯ８構造では活性領域の微細化に伴う狭チ
ャネル効果やバードビークによる活性領域の縮少が生じ
、特にＲｉＣＭＯ３に於てはコレクタＮ十埋込み層間の
分離が達成できない。深溝による絶縁膜分離方式はバイ
ポーラ素子に対しては有効であるが表面近傍。
記す）や同一基板内にＣＭＯ８とバイポーラトランジス
タを混在させたいわゆるＢｉＣＭＯ８の高集積化に伴い
、十分な素子間分離が図れなくなる問題があった。すな
わち、ＬＯＧＯ８構造では活性領域の微細化に伴う狭チ
ャネル効果やバードビークによる活性領域の縮少が生じ
、特にＲｉＣＭＯ３に於てはコレクタＮ十埋込み層間の
分離が達成できない。深溝による絶縁膜分離方式はバイ
ポーラ素子に対しては有効であるが表面近傍。
及び側面を介する寄生ＭＯ８効果が解消されず特に０Ｍ
Ｏ８に対して有効でない。さらに深溝内に埋込まれた絶
縁膜の残留応力や熱膨張に因り高温熱処理で結晶欠陥の
発生の問題もある。結晶欠陥発生の問題に関しては特開
昭５８−９３３３号で公知のととく埋込み絶縁膜を絶縁
膜で外部から隔離された多結晶Ｓｉ膜で置換えた構造に
すれば解消することができる。
Ｏ８に対して有効でない。さらに深溝内に埋込まれた絶
縁膜の残留応力や熱膨張に因り高温熱処理で結晶欠陥の
発生の問題もある。結晶欠陥発生の問題に関しては特開
昭５８−９３３３号で公知のととく埋込み絶縁膜を絶縁
膜で外部から隔離された多結晶Ｓｉ膜で置換えた構造に
すれば解消することができる。
第２図で示される上記特願昭５８−１．１５８３４は上
記多結晶５ｉＩｌ！Ｊ９に外部より所望の電圧を印加す
ることにより深溝絶縁膜８側面における寄生ＭＯ８効果
の解消を図るものであり、フィルドプレート方式の一変
形でもある。第２図のごとき構成においては通常のフィ
ルドプレート方式のごとく寄生チャネル形成防止の電極
形成に基づく段差が表面部分に生じ、配線の断線を招ね
く問題も生じない。
記多結晶５ｉＩｌ！Ｊ９に外部より所望の電圧を印加す
ることにより深溝絶縁膜８側面における寄生ＭＯ８効果
の解消を図るものであり、フィルドプレート方式の一変
形でもある。第２図のごとき構成においては通常のフィ
ルドプレート方式のごとく寄生チャネル形成防止の電極
形成に基づく段差が表面部分に生じ、配線の断線を招ね
く問題も生じない。
しかしながら第２図のごとき素子間分離方式にも問題が
あり、その第１は０ＭＯ８への適用ができない点である
。すなわち、多結晶Ｓｉ膜９に負電圧を印加し、ｎチャ
ネルＭＯＳトランジスタ領域における表面及び側面の寄
生ＭＯ３効果を抑止する状態に於ては、隣接領域である
ｎチャネルＭＯＳトランジスタの表面、又は側面部に寄
生ＭＯ３効果を発生させる状態となる。また第２の問題
は素子の微細化の進行に伴い、多結晶Ｓｉ膜９に電圧を
印加する為に要する電極取り出しをＮ＋ソース、又はド
レイン領域との短絡なしに、かつ占有面積の増加を招く
ことな〈実施することが困難な点である。
あり、その第１は０ＭＯ８への適用ができない点である
。すなわち、多結晶Ｓｉ膜９に負電圧を印加し、ｎチャ
ネルＭＯＳトランジスタ領域における表面及び側面の寄
生ＭＯ３効果を抑止する状態に於ては、隣接領域である
ｎチャネルＭＯＳトランジスタの表面、又は側面部に寄
生ＭＯ３効果を発生させる状態となる。また第２の問題
は素子の微細化の進行に伴い、多結晶Ｓｉ膜９に電圧を
印加する為に要する電極取り出しをＮ＋ソース、又はド
レイン領域との短絡なしに、かつ占有面積の増加を招く
ことな〈実施することが困難な点である。
本発明の目的は結晶欠陥発生を招くことなく。
超高集積ＣＭＯ５、又はＢｉＣＭＯ３に最適な素子間分
離方式を提供することにある。
離方式を提供することにある。
（７１１１１題を解決するための手段〕上記目的は前記
の特願昭５８−１１５８３４をさらに改善することによ
り達成される。すなわち、ＣＭＯ３のウェル又はバイポ
ーラトランジスタのコレクタＮ十埋込み層よりも深い溝
で活性領域を分離し、深溝内側壁の絶縁膜と多結晶Ｓｉ
膜で深溝を充填する。深溝底部において、上記多結晶Ｓ
ｉ膜は半導体基板と接するごとく構成する。上記構成に
於て、半導体基板はＰ導電型を用い、ｎチャネルＭＯＳ
トランジスタ（ＮＭＯ８と記する）は半導体基板、又は
Ｐ型つェル内に構成する。ｎチャネルＭＯＳトランジス
タ（ＰｕＯ２と記する）はｎ型ウェル内に構成する。Ｎ
ＭＯ８、及びＰｕＯ２の各個体は上記の深溝分離絶縁方
式に゛より囲まれて構成されるが深溝的多結晶Ｓｉ膜が
基板電位に固定されていても深溝側壁絶縁膜の膜内固定
電荷（通常正の電荷）等が存在すれば深溝側面がｎ型に
弱反転し、ＮＭＯ８のソース・ドレイン間リークを生ず
る恐れがある。上記恐れを解消する為、ＮＭＯ８領域の
主表面から０．５〜１μｍ深さの半導体基板部に表面近
傍より高濃度の不純物層を設ければよい。
の特願昭５８−１１５８３４をさらに改善することによ
り達成される。すなわち、ＣＭＯ３のウェル又はバイポ
ーラトランジスタのコレクタＮ十埋込み層よりも深い溝
で活性領域を分離し、深溝内側壁の絶縁膜と多結晶Ｓｉ
膜で深溝を充填する。深溝底部において、上記多結晶Ｓ
ｉ膜は半導体基板と接するごとく構成する。上記構成に
於て、半導体基板はＰ導電型を用い、ｎチャネルＭＯＳ
トランジスタ（ＮＭＯ８と記する）は半導体基板、又は
Ｐ型つェル内に構成する。ｎチャネルＭＯＳトランジス
タ（ＰｕＯ２と記する）はｎ型ウェル内に構成する。Ｎ
ＭＯ８、及びＰｕＯ２の各個体は上記の深溝分離絶縁方
式に゛より囲まれて構成されるが深溝的多結晶Ｓｉ膜が
基板電位に固定されていても深溝側壁絶縁膜の膜内固定
電荷（通常正の電荷）等が存在すれば深溝側面がｎ型に
弱反転し、ＮＭＯ８のソース・ドレイン間リークを生ず
る恐れがある。上記恐れを解消する為、ＮＭＯ８領域の
主表面から０．５〜１μｍ深さの半導体基板部に表面近
傍より高濃度の不純物層を設ければよい。
上記の手段に於て、ＮＭＯ８領域下部の高濃度不純物層
は空乏層距離に相当する０、５〜１μｍ深さであればパ
ンチスルー耐圧も向上させ、かつゲート電極下部の深溝
分離領域側壁に沿ったドレイン・ソース間リーク経路の
発生を阻止する。側壁に絶縁膜を有する深溝的多結晶Ｓ
ｉ膜を基板電位に固定することはプレート電極方式素子
間分離方式と同一思想であり、ＮＭＯ８、及びＰｕＯ８
共、寄生ＭＯ８によるリーク電流発生を防止する働きを
有する。さらに深溝的多結晶Ｓｉの電位固定は深溝底部
の絶縁膜を除去するだけで半導体基板と接続でき、深溝
上部又は側部からの別途配線との接続における余分の接
続領域の確保や接続工程における隣接活性領域との短絡
等の間層が生じない。したがって素子間分離領域をさら
に微細化・高集積化することができる。上記の各作用は
同一基板内にバイポーラトランジスタも混在させるＲｊ
ＣＭＯ３に於ても同様である。
は空乏層距離に相当する０、５〜１μｍ深さであればパ
ンチスルー耐圧も向上させ、かつゲート電極下部の深溝
分離領域側壁に沿ったドレイン・ソース間リーク経路の
発生を阻止する。側壁に絶縁膜を有する深溝的多結晶Ｓ
ｉ膜を基板電位に固定することはプレート電極方式素子
間分離方式と同一思想であり、ＮＭＯ８、及びＰｕＯ８
共、寄生ＭＯ８によるリーク電流発生を防止する働きを
有する。さらに深溝的多結晶Ｓｉの電位固定は深溝底部
の絶縁膜を除去するだけで半導体基板と接続でき、深溝
上部又は側部からの別途配線との接続における余分の接
続領域の確保や接続工程における隣接活性領域との短絡
等の間層が生じない。したがって素子間分離領域をさら
に微細化・高集積化することができる。上記の各作用は
同一基板内にバイポーラトランジスタも混在させるＲｊ
ＣＭＯ３に於ても同様である。
以下、本発明を実施例によってさらに詳細に説明する。
説明の都合上、図面をもって説明するが要部が拡大して
示されているので注意を要する。
示されているので注意を要する。
また、説明を簡明にするために各部の材質、半導体基板
の結晶方位、抵抗率、半導体層の導電型、及び製造条件
を規定して述べるが材質、結晶方位。
の結晶方位、抵抗率、半導体層の導電型、及び製造条件
を規定して述べるが材質、結晶方位。
抵抗率、半導体層の導電型、及び製造条件はこれに限定
されないことは言うまでもない。
されないことは言うまでもない。
実施例１
第１図、及び第３〜４図は本発明による半導体装置の第
１の実施例を製造工程順に示した断面図である。第３図
に於て、Ｐ導電型、抵抗率１ｏΩ−ｃｏｗ、主表面が（
１００）のＳｉ基板１の所定領域に公知のウェル形成手
法を用いて表面不純物濃度Ｉ Ｘ １０１６ａｍ−’、
接合深さ３μｍのＮ−型ウェル２を形成した。次に公知
のＬＯＣＯ３法により所定領域に０．５μｍ厚９幅０．
８μｍのフィルド絶縁膜３を形成した。上記はＮＭＯ８
，ＰＭＯ８の基板電位印加領域を規定するものであり、
絶縁膜埋込み法によっても良く、かつ下部にチャネル形
成阻止のイオン注入を行なわなくともよい。次に熱酸化
法による１０ｎｍ厚のシリコン酸化膜（以降ＳｉＯ２膜
と記す）４．化学気相反応（ＣＶＤと記す）法による１
２０ｎｍ厚のシリコン窒化膜（ＳｉａＮ４膜と記す）５
、及びＣＶ Ｄ ？Ａによる１μｍ厚の５ｉＯｚ膜６を
順次形成した。
１の実施例を製造工程順に示した断面図である。第３図
に於て、Ｐ導電型、抵抗率１ｏΩ−ｃｏｗ、主表面が（
１００）のＳｉ基板１の所定領域に公知のウェル形成手
法を用いて表面不純物濃度Ｉ Ｘ １０１６ａｍ−’、
接合深さ３μｍのＮ−型ウェル２を形成した。次に公知
のＬＯＣＯ３法により所定領域に０．５μｍ厚９幅０．
８μｍのフィルド絶縁膜３を形成した。上記はＮＭＯ８
，ＰＭＯ８の基板電位印加領域を規定するものであり、
絶縁膜埋込み法によっても良く、かつ下部にチャネル形
成阻止のイオン注入を行なわなくともよい。次に熱酸化
法による１０ｎｍ厚のシリコン酸化膜（以降ＳｉＯ２膜
と記す）４．化学気相反応（ＣＶＤと記す）法による１
２０ｎｍ厚のシリコン窒化膜（ＳｉａＮ４膜と記す）５
、及びＣＶ Ｄ ？Ａによる１μｍ厚の５ｉＯｚ膜６を
順次形成した。
しかる後、活性領域を囲うごとく、素子間分離領域形成
部の上記三層重合せ絶縁４〜６を０．５μｍ幅で選択除
去した。上記の加工には反応性イオンエツチング（ＲＩ
Ｅと記す）法を用い、Ｓｉ基板１の主表面と垂直方向
にのみエツチングした。続いて、三層重合せ絶縁膜４〜
６をマスクにしてＲＩＥ法により４．５μｍ深さでＳｉ
基板１に主表面と垂直な開溝を施した。この状態でＢの
イオン注入を加速エネルギ３０ Ｋ ｅ Ｖ、注入量３
．５ＸＩＯＩ♂ＣＡＢ−”の条件で行ない、その活性化
熱処理によりＰ＋チャネル阻止層８を形成した６次に熱
酸化法により０．１５μｍ厚の深溝絶縁膜８を溝内全面
に形成した。上記はＣＶＤ法等、他の手法に基づいても
よく、５ｉＯｚのかわりに５ｉａＮ４膜等との重合せ膜
であっても良い（第３図）。
部の上記三層重合せ絶縁４〜６を０．５μｍ幅で選択除
去した。上記の加工には反応性イオンエツチング（ＲＩ
Ｅと記す）法を用い、Ｓｉ基板１の主表面と垂直方向
にのみエツチングした。続いて、三層重合せ絶縁膜４〜
６をマスクにしてＲＩＥ法により４．５μｍ深さでＳｉ
基板１に主表面と垂直な開溝を施した。この状態でＢの
イオン注入を加速エネルギ３０ Ｋ ｅ Ｖ、注入量３
．５ＸＩＯＩ♂ＣＡＢ−”の条件で行ない、その活性化
熱処理によりＰ＋チャネル阻止層８を形成した６次に熱
酸化法により０．１５μｍ厚の深溝絶縁膜８を溝内全面
に形成した。上記はＣＶＤ法等、他の手法に基づいても
よく、５ｉＯｚのかわりに５ｉａＮ４膜等との重合せ膜
であっても良い（第３図）。
第３図の状態より、再びＲＩＥ法を用いて５ｉｆｔ膜の
垂直エツチングを施し、深溝絶縁膜８の底面部５ｉＯｚ
を除去しＳｉ基板１を深溝底面部で露出させた。尚、Ｐ
＋チャネル阻止層７は上記工程の後で形成しても良い。
垂直エツチングを施し、深溝絶縁膜８の底面部５ｉＯｚ
を除去しＳｉ基板１を深溝底面部で露出させた。尚、Ｐ
＋チャネル阻止層７は上記工程の後で形成しても良い。
次に０．５μｍ厚で多結晶（又は非晶質）Ｓｉ膜９を全
面に堆積し、深溝内を充填した後、マイクロ波ドライエ
ツチングにより表面から均一膜厚でエツチングし、Ｓｉ
Ｏ２堆積膜６表面を露出させた。多結晶Ｓｉ膜９の形成
に於て、［料ガスとして用いるモノシラン、又はジシラ
ンにジボランを添加してＢ添加の多結晶Ｓｉ膜Ｐとして
もよい。次に５ｉＯｚ堆積膜６を選択除去し、５ｉｓＮ
ａ膜５をマスクとして深溝上部に露出された多結晶Ｓｉ
膜９を熱酸化して０．３μｍ厚の５ｉＯｚとして深溝絶
縁膜８を完成させた。この状態よりＳｉ３Ｎ４膜５を熱
燐酸液で除去してからＮＭＯ８形成予定領域を除き、厚
さ３．２μｍＦ！％のレジスト膜（図示せず）を表面に
形成し、それをマスクにして加速エネルギ３００ＫｅＶ
、注入量３．５ Ｘ １０”ｃｗａ−”の条件でＢのイ
オン注入を行い、上記レジスト膜の除去と注入イオンの
活性化熱処理によりＰ十埋込み層１０を形成した。
面に堆積し、深溝内を充填した後、マイクロ波ドライエ
ツチングにより表面から均一膜厚でエツチングし、Ｓｉ
Ｏ２堆積膜６表面を露出させた。多結晶Ｓｉ膜９の形成
に於て、［料ガスとして用いるモノシラン、又はジシラ
ンにジボランを添加してＢ添加の多結晶Ｓｉ膜Ｐとして
もよい。次に５ｉＯｚ堆積膜６を選択除去し、５ｉｓＮ
ａ膜５をマスクとして深溝上部に露出された多結晶Ｓｉ
膜９を熱酸化して０．３μｍ厚の５ｉＯｚとして深溝絶
縁膜８を完成させた。この状態よりＳｉ３Ｎ４膜５を熱
燐酸液で除去してからＮＭＯ８形成予定領域を除き、厚
さ３．２μｍＦ！％のレジスト膜（図示せず）を表面に
形成し、それをマスクにして加速エネルギ３００ＫｅＶ
、注入量３．５ Ｘ １０”ｃｗａ−”の条件でＢのイ
オン注入を行い、上記レジスト膜の除去と注入イオンの
活性化熱処理によりＰ十埋込み層１０を形成した。
しかる後、５ｉＯｚ４を除去しＳｉ基板１主表面を露出
させた（第４図）。
させた（第４図）。
第４図の状態より公知のＭＯＳトランジスタ製造方法に
基づきゲート絶縁膜１１．ゲート電極１２、ＮＭＯ８の
Ｎ＋ソース拡散層１３．Ｎ＋ ドレイン拡散層１４．接
地電位供給用Ｐ小波散層１８、及びＰＭＯ８のＰ＋ドレ
イン拡散層１６゜Ｐ＋ソース拡散層１７．電源電位供給
用Ｎ小波散層１５、さらには表面安定化膜１８．接地電
位電極２０．出力電極２１．電源電位電極２２等を形成
し相補型ＭＯＳトランジスタを製造した（第１図）。
基づきゲート絶縁膜１１．ゲート電極１２、ＮＭＯ８の
Ｎ＋ソース拡散層１３．Ｎ＋ ドレイン拡散層１４．接
地電位供給用Ｐ小波散層１８、及びＰＭＯ８のＰ＋ドレ
イン拡散層１６゜Ｐ＋ソース拡散層１７．電源電位供給
用Ｎ小波散層１５、さらには表面安定化膜１８．接地電
位電極２０．出力電極２１．電源電位電極２２等を形成
し相補型ＭＯＳトランジスタを製造した（第１図）。
上記の製造工程を経て製造された半導体装置において、
ＮＭＯ３及びＰＭＯ８の各個別素子は深溝分離領域によ
り囲まれ、深溝分離領域は網目状に構成される。上記の
深溝分離領域はマスク上で９．５μｍ幅であったのに対
し仕上り寸法は約０．６μｍ とほとんど変化がなく微
細寸法で素子間分離を達成できた。すなわち、ｒ、 ｏ
ｃ ｏ ｓ法におけるバードビーク効果のごとく活性
領域が目減りする問題も生ぜず、かつ、深溝上部で多結
晶Ｓｉ膜との接続を確保するための余分の領域も必要と
せず、その為の工程も要しない。さらにゲート電圧Ｏｖ
におけるソースドレイン間リーク電流もドレイン電圧５
Ｖで１０−” 〜１０−１８Ａ以下であり、パンチスル
ー現象も観測されず良好な特性を示した。上記特性はゲ
ート電極１２下部の深溝絶縁膜８に沿ったリーク電流経
路がＰ＋埋込み層１０により完全に遮断された為と考え
られる。尚、比較の為に本実施例に基づいて製造したが
、Ｐ＋埋込み層１０の製造を省略したＮＨＯ３に於ては
リーク電流値は種々の値を示し、１０″″δ〜ＩＱ”’
１２Ａであった。尚、本実施例に基づく半導体装置に於
て、隣接トランジスタ間のリーク電流はＩＱ”’１２〜
１Ｏ−１３Ａ以下で何ら問題はなかった。
ＮＭＯ３及びＰＭＯ８の各個別素子は深溝分離領域によ
り囲まれ、深溝分離領域は網目状に構成される。上記の
深溝分離領域はマスク上で９．５μｍ幅であったのに対
し仕上り寸法は約０．６μｍ とほとんど変化がなく微
細寸法で素子間分離を達成できた。すなわち、ｒ、 ｏ
ｃ ｏ ｓ法におけるバードビーク効果のごとく活性
領域が目減りする問題も生ぜず、かつ、深溝上部で多結
晶Ｓｉ膜との接続を確保するための余分の領域も必要と
せず、その為の工程も要しない。さらにゲート電圧Ｏｖ
におけるソースドレイン間リーク電流もドレイン電圧５
Ｖで１０−” 〜１０−１８Ａ以下であり、パンチスル
ー現象も観測されず良好な特性を示した。上記特性はゲ
ート電極１２下部の深溝絶縁膜８に沿ったリーク電流経
路がＰ＋埋込み層１０により完全に遮断された為と考え
られる。尚、比較の為に本実施例に基づいて製造したが
、Ｐ＋埋込み層１０の製造を省略したＮＨＯ３に於ては
リーク電流値は種々の値を示し、１０″″δ〜ＩＱ”’
１２Ａであった。尚、本実施例に基づく半導体装置に於
て、隣接トランジスタ間のリーク電流はＩＱ”’１２〜
１Ｏ−１３Ａ以下で何ら問題はなかった。
実施例２
第５図は本発明の他の実施例を示す断面図である。Ｓｉ
基板１として主表面が（１１１）面方位のウェーハを用
い、前記第１の実施例に従い電源電圧供給用Ｎ小波散層
１５．及び金属電極２０〜２２の製造以外の各工程を実
施する。この状態より電源電圧供給用Ｎ小波散層形成予
定領域のＮ型ウェル２にＲＩＥ法による深さ２．５μｍ
の第１の縦坑形成、１２ ｎ ｍ厚の第１の５ｉａＮ４
ＩＰＪ、及び２０ｎｍ厚の５ｉＯｚ堆積膜の形成、さら
には上記膜の垂直エツチングによる上記第１の縦坑側壁
部への選択残置をおこなう。続いて、上記第】の縦坑底
面部をさらに０．２μｍ掘下げる第２の縦坑形成、及び
縦坑側壁への第２の５ｉａＮａ膜（５ｎｍ厚）の選択残
置を行い、さらに第２の縦坑形成部底面を０．３μｍ深
さで掘下げる第３の縦坑形成を行った。この状態よりヒ
ドラジンとイソプロパトル、及び界面活性剤トリトンＸ
（商品名）が２００：２０：１の混合液を６０℃に加熱
し、約２時間処理した。上記処理は異方性エツチングと
称され、ＰＭＯ８活性領域全面（奥行き約５μｍ）にわ
たり主表面と平行な横坑が形成される。上記エツチング
に於て、５ｉＯｚ膜や５ｉａＮ＋膜、及び主表面と垂直
な（１１１）方向にはまったくエツチングされない。し
たがってＮ型ウェル領域２は深溝分離絶縁膜８により支
えられ、Ｓｉ基板１より隔離された形状となる。横坑形
成後、熱酸化法により横坑底面に５０ｎｍ厚の５ｉＯｚ
膜２３を形成してから横坑内にＰ添加の多結晶Ｓｉ膜１
５１を充填し、縦坑内に充填された多結” 品Ｓｉ膜１
５１のうち前記第３の縦坑形成部より上の多結晶Ｓｉ膜
をマイクロ波エツチングにより選択除去してからその表
面に熱酸化ＳｉＯ２膜を形成した。この状態より、前記
第２の５ｉｓＮａ膜の除去により縦坑底部側壁のＳｉ基
板１を露出してから再び異方性エツチングを施し、第２
の横坑を形成した。これにより第１の横坑天井面に形成
された５ｉＯｚ膜が露出されるが、これを選択除去し、
さらに第１の縦坑部側壁のＳｉ○２堆積膜、及び第１の
Ｓｉ８Ｎ４膜も除去した。続いて、第２の横坑、及び縦
坑空隙をＰ添加多結晶Ｓｉ膜】５１で充填し、その後の
熱処理によりＮ十埋込み拡散層１５０を形成し、Ｓｉ基
板１より５ｉＯｚ膜２３で隔離されたＮ型ウェル２及び
電源電極供給端子１５１とした。最後に表面安定化膜１
９や金属電極２０〜２２を形成して本実施例のＣＭＯＳ
を完成させた。
基板１として主表面が（１１１）面方位のウェーハを用
い、前記第１の実施例に従い電源電圧供給用Ｎ小波散層
１５．及び金属電極２０〜２２の製造以外の各工程を実
施する。この状態より電源電圧供給用Ｎ小波散層形成予
定領域のＮ型ウェル２にＲＩＥ法による深さ２．５μｍ
の第１の縦坑形成、１２ ｎ ｍ厚の第１の５ｉａＮ４
ＩＰＪ、及び２０ｎｍ厚の５ｉＯｚ堆積膜の形成、さら
には上記膜の垂直エツチングによる上記第１の縦坑側壁
部への選択残置をおこなう。続いて、上記第】の縦坑底
面部をさらに０．２μｍ掘下げる第２の縦坑形成、及び
縦坑側壁への第２の５ｉａＮａ膜（５ｎｍ厚）の選択残
置を行い、さらに第２の縦坑形成部底面を０．３μｍ深
さで掘下げる第３の縦坑形成を行った。この状態よりヒ
ドラジンとイソプロパトル、及び界面活性剤トリトンＸ
（商品名）が２００：２０：１の混合液を６０℃に加熱
し、約２時間処理した。上記処理は異方性エツチングと
称され、ＰＭＯ８活性領域全面（奥行き約５μｍ）にわ
たり主表面と平行な横坑が形成される。上記エツチング
に於て、５ｉＯｚ膜や５ｉａＮ＋膜、及び主表面と垂直
な（１１１）方向にはまったくエツチングされない。し
たがってＮ型ウェル領域２は深溝分離絶縁膜８により支
えられ、Ｓｉ基板１より隔離された形状となる。横坑形
成後、熱酸化法により横坑底面に５０ｎｍ厚の５ｉＯｚ
膜２３を形成してから横坑内にＰ添加の多結晶Ｓｉ膜１
５１を充填し、縦坑内に充填された多結” 品Ｓｉ膜１
５１のうち前記第３の縦坑形成部より上の多結晶Ｓｉ膜
をマイクロ波エツチングにより選択除去してからその表
面に熱酸化ＳｉＯ２膜を形成した。この状態より、前記
第２の５ｉｓＮａ膜の除去により縦坑底部側壁のＳｉ基
板１を露出してから再び異方性エツチングを施し、第２
の横坑を形成した。これにより第１の横坑天井面に形成
された５ｉＯｚ膜が露出されるが、これを選択除去し、
さらに第１の縦坑部側壁のＳｉ○２堆積膜、及び第１の
Ｓｉ８Ｎ４膜も除去した。続いて、第２の横坑、及び縦
坑空隙をＰ添加多結晶Ｓｉ膜】５１で充填し、その後の
熱処理によりＮ十埋込み拡散層１５０を形成し、Ｓｉ基
板１より５ｉＯｚ膜２３で隔離されたＮ型ウェル２及び
電源電極供給端子１５１とした。最後に表面安定化膜１
９や金属電極２０〜２２を形成して本実施例のＣＭＯＳ
を完成させた。
本実施例に基づ＜ＣＭＯ８内のＮＨＯ８に関してはＰ＋
埋込層１０及び深溝分離絶縁膜８内の多結晶Ｓｉ膜９が
基板接続された効果により前記第１の実施例の場合と同
様なリーク阻止特性を示した。さらにＰＭＯ８が構成さ
れるＮ型ウェル２は底面部及び側面部を５ｉＯｚ膜２３
、及び深溝分離絶縁膜８により分離されＳｉ基板１より
完全に隔離されるためＳｉ基板内部を経路としてＮＨＯ
２との間に構成される寄生バイポーラ効果、いわゆるラ
ッチアップ現象はＮＨＯ８とＰＭＯ８間をいくら接近さ
せてもまったく発生しなくなった。すなわち、本実施例
に基づけばラッチアップ発生防止の為にＮＨＯ８−ＰＭ
Ｏ８間分離間隔離間隔３〜５μｍ程度確保しなければな
らなかった従来（ＪＯ５−構造に比し、上記分離間隔を
０．５μｍ以下と１７１０程度に微細化することができ
高集積化が可能になった。
埋込層１０及び深溝分離絶縁膜８内の多結晶Ｓｉ膜９が
基板接続された効果により前記第１の実施例の場合と同
様なリーク阻止特性を示した。さらにＰＭＯ８が構成さ
れるＮ型ウェル２は底面部及び側面部を５ｉＯｚ膜２３
、及び深溝分離絶縁膜８により分離されＳｉ基板１より
完全に隔離されるためＳｉ基板内部を経路としてＮＨＯ
２との間に構成される寄生バイポーラ効果、いわゆるラ
ッチアップ現象はＮＨＯ８とＰＭＯ８間をいくら接近さ
せてもまったく発生しなくなった。すなわち、本実施例
に基づけばラッチアップ発生防止の為にＮＨＯ８−ＰＭ
Ｏ８間分離間隔離間隔３〜５μｍ程度確保しなければな
らなかった従来（ＪＯ５−構造に比し、上記分離間隔を
０．５μｍ以下と１７１０程度に微細化することができ
高集積化が可能になった。
本実施例はＣＭＯ８構造におけるＰＭＯ８活性領域下部
に絶縁膜２３を埋込みＮ型ウェル２をＳｉ基板１より分
離するものであるが（Ｍ Ｎｎ３１８７０６＋７０に基
づけば第６図に示されるごとく多結晶Ｓｉ膜によるコレ
クタ引出し電極２９下部に絶縁膜２３を構成することに
よりＳｉ基板１より完全に分離されたバイポーラトラン
ジスタをＮＨＯ２と同一基板内に構成するＢｉＣＭＯ３
構造も実現できる。
に絶縁膜２３を埋込みＮ型ウェル２をＳｉ基板１より分
離するものであるが（Ｍ Ｎｎ３１８７０６＋７０に基
づけば第６図に示されるごとく多結晶Ｓｉ膜によるコレ
クタ引出し電極２９下部に絶縁膜２３を構成することに
よりＳｉ基板１より完全に分離されたバイポーラトラン
ジスタをＮＨＯ２と同一基板内に構成するＢｉＣＭＯ３
構造も実現できる。
第６図に於て、２８はＮ÷コレクタ拡散層、２７はＮ−
コレクタ領域、２６はＰ型ベース領域。
コレクタ領域、２６はＰ型ベース領域。
３１はＮ十エミッタ拡散層、３０はエミッタ引出し電極
、２５はベース引出し電極、２４は絶縁膜であり、３２
，３３．３４は各々ベース電極、エミッタ電極、及びコ
レクタ電極である。
、２５はベース引出し電極、２４は絶縁膜であり、３２
，３３．３４は各々ベース電極、エミッタ電極、及びコ
レクタ電極である。
本発明によれば相補型ＭｏＳトランジスタや、ＭＯＳト
ランジスタとバイポーラトランジスタが同一基板内に混
在するｒｌｉｃＭＯ３トランジスタに於ける素子間分離
をｎチャネルＭＯＳトランジスタのソース・ドレイン間
寄生トランジスタ効果を生じさせることなく、かつ微細
占有面積でできるので相補型ＭＯＳトランジスタやＢｔ
ＣＭＯ５トランジスタを高集積化できる効果がある。
ランジスタとバイポーラトランジスタが同一基板内に混
在するｒｌｉｃＭＯ３トランジスタに於ける素子間分離
をｎチャネルＭＯＳトランジスタのソース・ドレイン間
寄生トランジスタ効果を生じさせることなく、かつ微細
占有面積でできるので相補型ＭＯＳトランジスタやＢｔ
ＣＭＯ５トランジスタを高集積化できる効果がある。
第１図、第３図および第４図は本発明の一実施例を製造
工程順に示した断面図、第２図は従来の半導体装置を示
す断面図、第５図および第６図は本発明の他の実施例を
示す断面図である。
工程順に示した断面図、第２図は従来の半導体装置を示
す断面図、第５図および第６図は本発明の他の実施例を
示す断面図である。
Claims (1)
- １、半導体基板に設けた深溝と、該深溝側壁に設けられ
た絶縁膜と、該絶縁膜に接して該深溝を埋めるごとく設
けられた多結晶、又は非晶質の半導体材を有する半導体
装置に於て、該絶縁膜側壁と接する該半導体基板深部に
は該半導体基板の主表面近傍の不純物濃度より高濃度の
不純物層が設けられており、かつ該半導体材は底部にお
いて該半導体基板と接するごとく構成されることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069353A JPH01243446A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069353A JPH01243446A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243446A true JPH01243446A (ja) | 1989-09-28 |
Family
ID=13400110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069353A Pending JPH01243446A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5478761A (en) * | 1989-11-24 | 1995-12-26 | Mitsubishi Denki Kabushiki Kaisha | Method of producing semiconductor device having first and second type field effect transistors |
| US5534450A (en) * | 1994-05-04 | 1996-07-09 | Hyundai Electronics Industries Co., Ltd. | Method for fabrication a semiconductor device |
-
1988
- 1988-03-25 JP JP63069353A patent/JPH01243446A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5478761A (en) * | 1989-11-24 | 1995-12-26 | Mitsubishi Denki Kabushiki Kaisha | Method of producing semiconductor device having first and second type field effect transistors |
| US5534450A (en) * | 1994-05-04 | 1996-07-09 | Hyundai Electronics Industries Co., Ltd. | Method for fabrication a semiconductor device |
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