JPH02273956A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02273956A JPH02273956A JP1094327A JP9432789A JPH02273956A JP H02273956 A JPH02273956 A JP H02273956A JP 1094327 A JP1094327 A JP 1094327A JP 9432789 A JP9432789 A JP 9432789A JP H02273956 A JPH02273956 A JP H02273956A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
半導体装置及びその製造方法に係り、特に、高集積半導
体装置のＣＭＯＳデバイスのウェル分離に利用される半
導体装置及びその製造方法に関し、ＣＭＯＳデバイスの
トレンチ分離法において、工程の短縮と製造歩留の向上
を目的とし、 半導体基板に設けられたｐ型不純物拡散領域及びｎ型不
純物拡散領域を絶縁分離する領域を有するＣＭＯ５半導
体装置において、 前記ｎ型不純物拡散領域近傍の絶縁分離膜が正電荷を有
することを構成とする。
体装置のＣＭＯＳデバイスのウェル分離に利用される半
導体装置及びその製造方法に関し、ＣＭＯＳデバイスの
トレンチ分離法において、工程の短縮と製造歩留の向上
を目的とし、 半導体基板に設けられたｐ型不純物拡散領域及びｎ型不
純物拡散領域を絶縁分離する領域を有するＣＭＯ５半導
体装置において、 前記ｎ型不純物拡散領域近傍の絶縁分離膜が正電荷を有
することを構成とする。
本発明は半導体装置及びその製造方法に係り、特に、高
集積半導体装置のＣＭＯＳデバイスのウェル分離に利用
される半導体装置及びその製造方法に関するものである
。
集積半導体装置のＣＭＯＳデバイスのウェル分離に利用
される半導体装置及びその製造方法に関するものである
。
〔従来の技術］
従来、同一基板上にｐチャネルＭＯ３及びｎチャネルＭ
ＯＳトランジスタを形成したＣＭＯＳデバイスにおいて
、各トランジスタ間の素子分離はＬＯＣＯＳ法により形
成された分離酸化膜によりなされていた。
ＯＳトランジスタを形成したＣＭＯＳデバイスにおいて
、各トランジスタ間の素子分離はＬＯＣＯＳ法により形
成された分離酸化膜によりなされていた。
しかしＬＯＣＯＳ法により素子分離を行なう場合にはラ
ッチアップを防止するためにアイソレーション幅、すな
わち上記分離酸化膜の幅を広くしなければならず微細化
に難点があった。
ッチアップを防止するためにアイソレーション幅、すな
わち上記分離酸化膜の幅を広くしなければならず微細化
に難点があった。
そこで各トランジスタ間の素子分離法として各トランジ
スタ間に溝（トレンチ）を形成するトレンチ分離法が提
案された。このトレンチ分離法はデバイスの微細化には
有効であった。
スタ間に溝（トレンチ）を形成するトレンチ分離法が提
案された。このトレンチ分離法はデバイスの微細化には
有効であった。
上記トレンチ分離法ではｐウェル（ｐ型不純物拡散領域
）部分とｎウェル（ｎ型不純物拡散領域）部分でそれぞ
れｐ”、ｎ”の不純物を注入してチャネルストップ（カ
ット）層を形成しなければならない。従ってこのｐ”、
ｎ”不純物を注入するいわゆるイオン注入工程に関し、
レジストプロセスが２回、イオン注入工程が２回必要と
なり工程が複雑であり、簡略化が望まれていた。
）部分とｎウェル（ｎ型不純物拡散領域）部分でそれぞ
れｐ”、ｎ”の不純物を注入してチャネルストップ（カ
ット）層を形成しなければならない。従ってこのｐ”、
ｎ”不純物を注入するいわゆるイオン注入工程に関し、
レジストプロセスが２回、イオン注入工程が２回必要と
なり工程が複雑であり、簡略化が望まれていた。
本発明はＣＭＯＳデバイスのトレンチ分離法において、
工程の短縮と製造歩留の向上を目的とする。
工程の短縮と製造歩留の向上を目的とする。
けられたｐ型不純物拡散領域とｎ型不純物拡散領域とを
絶縁分離する領域を有するＣＭＯ３半導体装置の製造方
法において、前記ｎ型不純物拡散領域近傍の絶縁分離膜
としてシリコン酸化膜を形成し、該シリコン酸化膜不純
物イオンを注入して該シリコン酸化膜に負電荷を発生せ
しめ、前記ｐ型不純物拡散領域近傍の絶縁分離膜として
シリコン窒化膜を形成し、該シリコン窒化膜に前記不純
物イオンを注入して該シリコン窒化膜に正電荷を発生せ
しめることを特徴とする半導体装置の製造方法によって
解決される。
絶縁分離する領域を有するＣＭＯ３半導体装置の製造方
法において、前記ｎ型不純物拡散領域近傍の絶縁分離膜
としてシリコン酸化膜を形成し、該シリコン酸化膜不純
物イオンを注入して該シリコン酸化膜に負電荷を発生せ
しめ、前記ｐ型不純物拡散領域近傍の絶縁分離膜として
シリコン窒化膜を形成し、該シリコン窒化膜に前記不純
物イオンを注入して該シリコン窒化膜に正電荷を発生せ
しめることを特徴とする半導体装置の製造方法によって
解決される。
上記課題は本発明によれば半導体基板に設けられたｐ型
不純物拡散領域とｎ型不純物拡散領域とを絶縁分離する
領域を有する半導体装置において、前記ｎ型不純物拡散
領域近傍の絶縁分離膜が正電荷を有することを特徴とす
る半導体装置により解決される。
不純物拡散領域とｎ型不純物拡散領域とを絶縁分離する
領域を有する半導体装置において、前記ｎ型不純物拡散
領域近傍の絶縁分離膜が正電荷を有することを特徴とす
る半導体装置により解決される。
更に上記課題は本発明によれば半導体基板に設〔作 用
〕 本発明によれば１回のイオン注入によりトレンチ内壁面
のｎウェル側、ｐウェル側にそれぞれ正電荷、負電荷が
形成された領域を設けることができるため、チャネルス
トップとしての作用が大きくなる。
〕 本発明によれば１回のイオン注入によりトレンチ内壁面
のｎウェル側、ｐウェル側にそれぞれ正電荷、負電荷が
形成された領域を設けることができるため、チャネルス
トップとしての作用が大きくなる。
本発明では半導体基板としてはシリコン基板が好ましく
用いられ、トレンチの内壁シリコン酸化膜としては二酸
化シリコン（ＳｉＯ□）が特に有効であり金属不純物の
イオン注入により負の電荷を発生させる。
用いられ、トレンチの内壁シリコン酸化膜としては二酸
化シリコン（ＳｉＯ□）が特に有効であり金属不純物の
イオン注入により負の電荷を発生させる。
また本発明に係る不純物イオンとしてはアルミニウムイ
オン（Ａ／２”）が好ましく、カリウム、カルシウム、
ストロンチウム等のイオンも用いることができる。
オン（Ａ／２”）が好ましく、カリウム、カルシウム、
ストロンチウム等のイオンも用いることができる。
以下本発明を原理図及び実施例を示す図を用いて説明す
る。
る。
第１図は本発明の詳細な説明するための原理図である。
第１図においてシリコン基板１に３つのトレンチ２ａ、
２ｂ、２ｃ、ｎウェル３、Ｐウェル４が形成され、ｎウ
ェル上にはｐチャネルＭＯＳトランジスタ５、ｐウェル
上にはｎチャネルＭＯＳトランジスタ６のＣＭＯＳトラ
ンジスタが設けられている。トレンチ内壁及びシリコン
基板上に５ｉ０２膜７が形成されており、特にｎウェル
側の側壁の５ｉＯｚ膜７上にはＳｉ３Ｎ４膜（シリコン
窒化膜）８が形成されている。このトレンチ側壁の５ｉ
ｎｚ膜７表面及び５ｉＪａ膜８表面に１回のレジストプ
ロセス工程を用いＡβのイオン注入を行なうと５ｉＪ４
膜８中には正電荷が、ＳｉＯ□膜７中には負電荷が発生
する。
２ｂ、２ｃ、ｎウェル３、Ｐウェル４が形成され、ｎウ
ェル上にはｐチャネルＭＯＳトランジスタ５、ｐウェル
上にはｎチャネルＭＯＳトランジスタ６のＣＭＯＳトラ
ンジスタが設けられている。トレンチ内壁及びシリコン
基板上に５ｉ０２膜７が形成されており、特にｎウェル
側の側壁の５ｉＯｚ膜７上にはＳｉ３Ｎ４膜（シリコン
窒化膜）８が形成されている。このトレンチ側壁の５ｉ
ｎｚ膜７表面及び５ｉＪａ膜８表面に１回のレジストプ
ロセス工程を用いＡβのイオン注入を行なうと５ｉＪ４
膜８中には正電荷が、ＳｉＯ□膜７中には負電荷が発生
する。
５ｉＪ４及び５ｉ０２中にＡＡを注入した際に正電荷負
電荷を得ることは第２図に示されたデータによって明ら
かである。第２図はＳｉＯ□と５ｉ３ＮｎにＡ１イオン
注入による影響をｎＭＯ３ＦＥＴのしきい値電圧（■い
）で調べたもので、基板電圧（Ｖ−ｕｂ）を２．５Ｖ、
ドレイン電圧（Ｖ、）を５ｖとしてドレイン電流Ｉｄが
１μへのときのゲート電圧をＶいとした。このようにト
レンチ側壁に正、負の電荷を発生させることにより、チ
ャネルストップが可能となる。図中１２はｐｏｌｙ Ｓ
ｉ層１１はＳｉＯ□層である。
電荷を得ることは第２図に示されたデータによって明ら
かである。第２図はＳｉＯ□と５ｉ３ＮｎにＡ１イオン
注入による影響をｎＭＯ３ＦＥＴのしきい値電圧（■い
）で調べたもので、基板電圧（Ｖ−ｕｂ）を２．５Ｖ、
ドレイン電圧（Ｖ、）を５ｖとしてドレイン電流Ｉｄが
１μへのときのゲート電圧をＶいとした。このようにト
レンチ側壁に正、負の電荷を発生させることにより、チ
ャネルストップが可能となる。図中１２はｐｏｌｙ Ｓ
ｉ層１１はＳｉＯ□層である。
第３Ａ図ないし第３Ｃ図は本発明の１実施例を説明する
ための工程断面図である。
ための工程断面図である。
まず第３Ａ図に示すようにシリコン基板１に従来法によ
り深さ３卿程度のｎウェル３、ｐウェル４を形成し、全
露出面に熱酸化法により約５００人の厚さに第１のＳｉ
ｎ、膜１０ａ１次に同ＣＶＤ法により約１０００人の厚
さの第１の５ｉ−ｓＮａ膜１１ａ、次にシリコン基板１
の上平面上方の第１のＳｉ、Ｎ４膜１１ａ上にＣＶＤ法
により約２０００人の厚さに第２のＳｉｎ。
り深さ３卿程度のｎウェル３、ｐウェル４を形成し、全
露出面に熱酸化法により約５００人の厚さに第１のＳｉ
ｎ、膜１０ａ１次に同ＣＶＤ法により約１０００人の厚
さの第１の５ｉ−ｓＮａ膜１１ａ、次にシリコン基板１
の上平面上方の第１のＳｉ、Ｎ４膜１１ａ上にＣＶＤ法
により約２０００人の厚さに第２のＳｉｎ。
膜１０ｂを形成し、次にこれをマスクにしてトレンチを
ＲｔＥ法によって形成する。そしてトレンチ内面を洗浄
し、これを熱酸化して、約１０００人の第３のＳｉＯ□
膜１０膜歪０ｃし次に全露出面にＣＶＤ法により約５０
０人の厚さに第２の５ｉＪ４膜１１ｂを形成し、図のよ
うにトレンチ側壁の約１／２部分をレジスト膜１３で覆
う。
ＲｔＥ法によって形成する。そしてトレンチ内面を洗浄
し、これを熱酸化して、約１０００人の第３のＳｉＯ□
膜１０膜歪０ｃし次に全露出面にＣＶＤ法により約５０
０人の厚さに第２の５ｉＪ４膜１１ｂを形成し、図のよ
うにトレンチ側壁の約１／２部分をレジスト膜１３で覆
う。
次に第３Ｂ図に示すように、レジスト膜１３をマスクと
して５ｉＪ４膜１１ｂを除去し、レジスト膜１３を剥離
した後注入エネルギー４０Ｋｅν、ドーズ量１×１０Ｉ
Ｓ／ＣＩａのイオン注入条件によりアルミニウムイオン
（ＡＩ！”）をトレンチ側壁（Ｓｉｎ、膜、Ｓｉ３Ｎ４
膜）にイオン注入する。このイオン注入は回転イオン注
入法、４方向イオン注入法が好ましい。このＡβ゛のイ
オン注入により上記原理図で示した如＜、ＳｉＯ２膜中
には負電荷がＳｉ：＋Ｎ＜膜は正電荷が生じている。
して５ｉＪ４膜１１ｂを除去し、レジスト膜１３を剥離
した後注入エネルギー４０Ｋｅν、ドーズ量１×１０Ｉ
Ｓ／ＣＩａのイオン注入条件によりアルミニウムイオン
（ＡＩ！”）をトレンチ側壁（Ｓｉｎ、膜、Ｓｉ３Ｎ４
膜）にイオン注入する。このイオン注入は回転イオン注
入法、４方向イオン注入法が好ましい。このＡβ゛のイ
オン注入により上記原理図で示した如＜、ＳｉＯ２膜中
には負電荷がＳｉ：＋Ｎ＜膜は正電荷が生じている。
次に第３Ｃ図に示すようにトレンチ内にポリシリコン（
ｐｏｌｙ Ｓｉ） １２を埋設した後、ドライエツチン
グにより各ウェル上のＳｉ３Ｎ４膜１１ａを露出する迄
エッチバックを行ない露出ポリシリコン１２表面を熱酸
化しＳｉＯ□膜１０膜歪０ｃする。その後、１１ａをド
ライエツチング法、又は、薬液エツチング法によって除
去する。以下通常の工程によりｐチャネルトランジスタ
、Ｎチャネルトランジスタを形成して、ＣＭＯ５）ラン
ジスタを形成する。
ｐｏｌｙ Ｓｉ） １２を埋設した後、ドライエツチン
グにより各ウェル上のＳｉ３Ｎ４膜１１ａを露出する迄
エッチバックを行ない露出ポリシリコン１２表面を熱酸
化しＳｉＯ□膜１０膜歪０ｃする。その後、１１ａをド
ライエツチング法、又は、薬液エツチング法によって除
去する。以下通常の工程によりｐチャネルトランジスタ
、Ｎチャネルトランジスタを形成して、ＣＭＯ５）ラン
ジスタを形成する。
第４Ａ図及び第４Ｃ図はトレンチを形成した後、ウェル
を形成する場合の実施例を示す工程断面図である。
を形成する場合の実施例を示す工程断面図である。
上記第３Ａ図ないし第３Ｃ図で説明した実施例において
ｎウェル、Ｐウェルを形成しない状態を第４Ａ図に示し
た。
ｎウェル、Ｐウェルを形成しない状態を第４Ａ図に示し
た。
次に正電荷を発生されたトレンチ側上方にレジスト膜１
３を被覆しＢ゛をＳｉＯ□膜１０ａを介して注入しＰウ
ェルを形成し、次に負の電荷を発生させたトレンチ側上
方にレジスト膜１３を被覆し、Ｐ゛をＳｉＯ□膜１０ａ
を介して注入しｎウェルを形成し、以下通常工程により
、ｐチャネルトランジスタ、Ｎチャネルトランジスタを
形成してＣＭＯＳトランジスタを形成する。これらの実
施例では、ｎウェルとｐウェルの間に同じ物質（Ａ１）
を導入して分離を行ったが、ｐウェル側とｎウェル側に
それぞれ別々の物質（例ば、ＡｆとＣａ ）を導入して
もよい。
３を被覆しＢ゛をＳｉＯ□膜１０ａを介して注入しＰウ
ェルを形成し、次に負の電荷を発生させたトレンチ側上
方にレジスト膜１３を被覆し、Ｐ゛をＳｉＯ□膜１０ａ
を介して注入しｎウェルを形成し、以下通常工程により
、ｐチャネルトランジスタ、Ｎチャネルトランジスタを
形成してＣＭＯＳトランジスタを形成する。これらの実
施例では、ｎウェルとｐウェルの間に同じ物質（Ａ１）
を導入して分離を行ったが、ｐウェル側とｎウェル側に
それぞれ別々の物質（例ば、ＡｆとＣａ ）を導入して
もよい。
また、ｎウェルとｐウェルの両方が存在する場合で説明
したが、どちらか一方だけのウェルでもよいことは言う
までもない。
したが、どちらか一方だけのウェルでもよいことは言う
までもない。
〔発明の効果］
以上説明したように本発明によれば、５ｉＯ１膜、Ｓｉ
３Ｎ、膜にＡｌイオンを注入することによりそれぞれ負
電荷、正電荷が発生することを利用してチャネルストッ
プがセルフアラインメント的に形成でき、その工程では
レジストプロセスは１回だけでよいので工程の簡略化、
短縮化が図れ、製造歩留の向上も期待できる。また本発
明ではチャネルストップ層を幅制御の不安定な拡散工程
で設けず絶縁層の幅で精度よくコントロール出来る。
３Ｎ、膜にＡｌイオンを注入することによりそれぞれ負
電荷、正電荷が発生することを利用してチャネルストッ
プがセルフアラインメント的に形成でき、その工程では
レジストプロセスは１回だけでよいので工程の簡略化、
短縮化が図れ、製造歩留の向上も期待できる。また本発
明ではチャネルストップ層を幅制御の不安定な拡散工程
で設けず絶縁層の幅で精度よくコントロール出来る。
第１図は本発明の詳細な説明するための原理図であり、
第２図はＳｉＯ□及びＳ ｉ ３ Ｎ ４がそれぞれ正
電圧、及び負電圧を有することを示すグラフであり、第
３八図ないし第３Ｃ図は本発明の１実施例を説明するた
めの工程断面図であり、 第４Ａ図乃至第４Ｃ図はトレンチを形成した後、ウェル
を形成する場合の実施例を示す工程断面図である。 ■・・・シリコン基板、 ２ 、２ａ 、 ２ｂ 、 ２ｃ・Ｉトレンチ、３・・
・ｎウェル、 ４・・・ｐウェル、５・・・ｐ
チャネルトランジスタ、 ６・・・ｎチャネルトランジスタ、 ７・・・ＳｉＯ□膜、 ８・・・ＳｉＮ膜、
１０ａ−第１の５ｉＯｔ膜、 １０ ｂ ・・・第２の
５ｉＯｚ膜、１１ａ・・・第１の５ｉＪ４膜、１ｌｂ−
・・第２のＳｉ２Ｎｍ膜、１２・・・ｐｏｌｙ Ｓｉ
、 １３・・・レジスト膜。 Ｓ１αν０５ＦＥＴ Ｓｉ３ＮＪ４０５ＦＥＴ
電圧、及び負電圧を有することを示すグラフであり、第
３八図ないし第３Ｃ図は本発明の１実施例を説明するた
めの工程断面図であり、 第４Ａ図乃至第４Ｃ図はトレンチを形成した後、ウェル
を形成する場合の実施例を示す工程断面図である。 ■・・・シリコン基板、 ２ 、２ａ 、 ２ｂ 、 ２ｃ・Ｉトレンチ、３・・
・ｎウェル、 ４・・・ｐウェル、５・・・ｐ
チャネルトランジスタ、 ６・・・ｎチャネルトランジスタ、 ７・・・ＳｉＯ□膜、 ８・・・ＳｉＮ膜、
１０ａ−第１の５ｉＯｔ膜、 １０ ｂ ・・・第２の
５ｉＯｚ膜、１１ａ・・・第１の５ｉＪ４膜、１ｌｂ−
・・第２のＳｉ２Ｎｍ膜、１２・・・ｐｏｌｙ Ｓｉ
、 １３・・・レジスト膜。 Ｓ１αν０５ＦＥＴ Ｓｉ３ＮＪ４０５ＦＥＴ
Claims (1)
- 【特許請求の範囲】 １、半導体基板に設けられたｐ型不純物拡散領域とｎ型
不純物拡散領域とを絶縁分離する領域を有する半導体装
置において、 前記ｎ型不純物拡散領域近傍の絶縁分離膜が正電荷を有
することを特徴とする半導体装置。 ２、前記ｐ型不純物拡散領域近傍の絶縁分離膜が負電荷
を有することを特徴とする特許請求の範囲第１項記載の
半導体装置。 ３、半導体基板に設けられたｐ型不純物拡散領域とｎ型
不純物拡散領域とを絶縁分離する領域を有する半導体装
置の製造方法において、 前記ｐ型不純物拡散領域近傍の絶縁分離膜としてシリコ
ン酸化膜を形成し、該シリコン酸化膜に不純物イオンを
注入して該シリコン酸化膜に負電荷を発生せしめ、 前記ｎ型不純物拡散領域近傍の絶縁分離膜としてシリコ
ン窒化膜を形成し、該シリコン窒化膜に前記の不純物イ
オンを注入して該シリコン窒化膜に正電荷を発生せしめ
ることを特徴とする半導体装置の製造方法。 ４、半導体基板に設けられたｐ型不純物拡散領域とｎ型
不純物拡散領域とを絶縁分離する領域を有する半導体装
置の製造方法において、 前記半導体基板にトレンチを設ける工程、 該トレンチ内壁面を含む露出面を酸化して該トレンチ内
壁面にシリコン酸化膜を形成する工程、前記シリコン酸
化膜上にシリコン窒化膜を形成する工程、 前記ｎ型不純物拡散領域側のトレンチ内壁面に形成され
たシリコン窒化膜をレジスト膜で被覆し、前記ｐ型不純
物拡散領域側のトレンチ内壁面のシリコン窒化膜を除去
する工程、 前記レジスト膜を除去した後、前記ｎ型不純物拡散領域
側のシリコン窒化膜及び前記ｐ型不純物拡散領域側のシ
リコン酸化膜中に同時に不純物イオンを注入して前記シ
リコン窒化膜中に正電荷を一方前記シリコン酸化膜中に
負電荷を発生せしめる工程； を含んでなることを特徴とする半導体装置の製造方法。 ５、前記不純物イオンがアルミニウム、カリウム、カル
シウム、およびストロンチウムのうちの少なくとも一つ
であることを特徴とする特許請求の範囲第３項又は第４
項のいづれかに記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094327A JPH02273956A (ja) | 1989-04-15 | 1989-04-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094327A JPH02273956A (ja) | 1989-04-15 | 1989-04-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02273956A true JPH02273956A (ja) | 1990-11-08 |
Family
ID=14107185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094327A Pending JPH02273956A (ja) | 1989-04-15 | 1989-04-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02273956A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231805A (ja) * | 2000-12-09 | 2002-08-16 | Samsung Electronics Co Ltd | 浅いトレンチアイソレーション構造を有する集積回路及びその製造方法 |
| JP2006032892A (ja) * | 2004-07-13 | 2006-02-02 | Hynix Semiconductor Inc | 半導体素子の素子分離膜製造方法 |
| CN1293637C (zh) * | 2003-04-25 | 2007-01-03 | 台湾积体电路制造股份有限公司 | 具有应变沟道的互补式金属氧化物半导体及其制作方法 |
| JP2007019450A (ja) * | 2005-06-10 | 2007-01-25 | Fujitsu Ltd | 半導体装置およびその製造方法 |
-
1989
- 1989-04-15 JP JP1094327A patent/JPH02273956A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231805A (ja) * | 2000-12-09 | 2002-08-16 | Samsung Electronics Co Ltd | 浅いトレンチアイソレーション構造を有する集積回路及びその製造方法 |
| CN1293637C (zh) * | 2003-04-25 | 2007-01-03 | 台湾积体电路制造股份有限公司 | 具有应变沟道的互补式金属氧化物半导体及其制作方法 |
| JP2006032892A (ja) * | 2004-07-13 | 2006-02-02 | Hynix Semiconductor Inc | 半導体素子の素子分離膜製造方法 |
| JP2007019450A (ja) * | 2005-06-10 | 2007-01-25 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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