DE2661098C2 - - Google Patents

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Description

Die Erfindung geht aus von einem Verfahren zur Herstellung einer CMOS-Silizium-Halbleitervorrich­ tung, bei dem auf der Oberfläche eines Halbleitersub­ strats eine erste Oxidschicht gebildet wird, dann eine zweite Oxidschicht auf der Oberfläche des Sub­ strats gebildet wird, auf dieser zweiten Oxidschicht eine Siliziumnitridschicht hergestellt wird, die Sili­ ziumnitridschicht und die zweite Oxidschicht zur Her­ stellung von Öffnungen in einem Abstand von dem Bereich maskiert und geätzt werden, ein Dotierstoff durch die Öffnungen zur Ausbildung von Source- und Drainzonen vom zweiten Leitungstyp in das Substrat eindiffundiert wird, die Siliziumnitridschicht und die zweite Oxidschicht zur Bildung von weiteren Öffnungen über dem Bereich maskiert und geätzt werden, und ein Dotierstoff durch die weiteren Öffnungen zur Bildung von Source- und Drainzonen vom ersten Leitungstyp in den Bereich eindiffundiert wird.
Ein solches Verfahren ist aus "IBM Technical Disclosure Bulletin", Bd. 16, No. 9, Februar 1974, S. 2876 u. 2877 bekannt.
Aus "IBM Technical Disclosure Bulletin", Bd. 14, No. 5, Oktober 1971, S. 1568 u. 1569 ist es bekannt, bei der Herstellung von MOS-Transistoren das Gate-Oxid in einem früheren Verfahrensschritt aufzubringen und anschließend unverändert zu belassen.
Verfahrensschritte, nach denen zunächst eine erste Oxid­ schicht auf der Oberfläche eines Halbleitersubstrats vom ersten Leitungstyp gebildet, die erste Oxidschicht maskiert und eine Öffnung in die erste Oxidschicht geätzt wird, ein Dotierstoff zur Ausbildung eines Bereichs vom zweiten Leitungstyp in das Substrat eindiffundiert und der Rest der ersten Oxidschicht entfernt wird, und eine Metallisierungsschicht aufgebracht und maskiert wird so­ wie zur Bildung der Gate-Elektroden und der Source- und Drainanschlüsse fortgeätzt wird, sind in der CMOS-Technik allgemein üblich, vgl. hierzu "IBM Technical Disclosure Bulletin", Bd. 16, No. 7, Dezember 1973, S. 2294 u. 2295.
Das im Patentanspruch gekennzeichnete Verfahren löst die Aufgabe, eine CMOS-Vorrichtung mit geringem Flächenbedarf zu schaffen.
Das erfindungsgemäße Verfahren hat insbesondere den Vorteil, daß die Nitridschicht als Maskierung für die Source- und Drainkontaktierungsöffnungen dient und somit Maskenausrich­ tungsfehler vermieden werden. Dies bedingt eine im Vergleich zum Stand der Technik erhöhte Packungsdichte.
Somit schafft die Erfindung ein neuartiges Verfahren zur Herstellung einer CMOS-Anordnung mit selbstausrichtenden Gate-Elektroden, das im Vergleich zum üblichen CMOS Her­ stellungsverfahren keine zusätzlichen Maskierungschritte er­ fordert, sondern die Vorteile selbsttätiger Ausrichtung von p⁺- und n⁺-Diffusionsgebieten gegenüber dem Gate-Elek­ trodengebiet schafft, sowie von Kontaktierungsöffnungen, die die Ränder der p⁺- und n⁺-Diffusionsgebiete nicht mehr überdecken, und zwar unabhängig von dem Betrag des Ausrich­ tungsfehlers zwischen den Maskierungsbelägen der p⁺-, n⁺- Diffusionen und der Kontaktierungsöffnungen, sowie einschließlich den Vorteil einer geringeren Tiefe des Übergangs als im Fall des herkömmlichen CMOS-Herstellungsverfahrens.
Bei der Durchführung des erfindungsgemäßen Her­ stellungsverfahrens wird eine erste Maskierung zur Festlegung der p-Gebiete im Substrat vom n-Leitungstyp des Halbleiterbausteins verwendet. Daran anschließend wird eine dünne Gate-Elek­ troden-Oxidschicht, und nachfolgend eine dünne Siliziumnitridschicht auf der gesamten Substrat­ oberfläche ausgebildet. Der zweite Maskierungs­ schritt wird darauf verwendet, die p⁺-Gebiete festzulegen, wo die Siliziumnitridschicht zuerst fortgeätzt wird, und sodann die Siliziumoxid­ schicht, umd die Gebiete für die Aufbringung der p⁺-Dotierung nach dem üblichen Verfahren und die sich ergebende Ausbildung einer dicken Si­ liziumoxidschicht über den p⁺-Dotierungsgebieten auszuführen. Beim dritten Maskierungsschritt werden die Gebiete der n⁺-Dotierung offengelegt durch Fortätzung der Siliziumnitrid- und Silizium­ oxidschichten in diesen n⁺-Dotierungsgebieten, mit anschließender n⁺-Diffusion und der resul­ tierenden Ausbildung einer dicken Oxidschicht über den n⁺-Diffusionsgebieten. Der vierte Mas­ kierungsschritt wird dazu verwendet, die Öffnun­ gen in den dicken isolierenden Oxidschicht für die Kontaktierung der p⁺- und n⁺-Diffusionsge­ biete festzulegen. Die Siliziumnitridschicht an den Grenzen aller p⁺- und n⁺- Source- und Drain- Elektrodengebiete stellt sicher, daß sich die Kontaktierungsöffnungen in den dicken Oxid­ schichten über den p⁺- und n⁺-Gebieten nicht über die Source- und Drain-Elektrodengebiete hinaus erstrecken, und zwar unabhängig von jedem Ausrichtungsfehler zwischen den Maskierungen für die n⁺-, p⁺-Dotierungen und die Kontaktierungs­ öffnungen. Sodann wird ein fünfter Maskierungs­ schritt eingesetzt, um alle Gebiete auf dem Substrat, außer den Gate-Elektrodengebieten, ab­ zudecken. Die sehr dünne, im Gate-Elektrodenge­ biet ausgebildete Siliziumoxidschicht wird zuerst fortgeätzt, dann folgt eine selektive Ätzung, beispielsweise auf Phosphorbasis, um die Silizium­ nitridschicht über dem Gate-Elektrodengebiet zu entfernen, wobei die dünne Siliziumoxidschicht im Gate-Elektrodengebiet zurückbleibt. Nach einer Metallisierung wird ein sechster Maskierungs­ schritt darauf verwendet, die metallischen Kon­ taktierungen und Verbindungsleiter des Bausteins festzulegen. Wie beim herkömmlichen CMOS-Her­ stellungsverfahren werden sechs Maskierungsschrit­ te eingesetzt. Jedoch gibt es wegen der sich selbsttätig ausrichtenden Art der Ausbildung des Gate-Elektrodengebietes keine Überlappung der dünnen Gate-Elektroden-Oxidschicht mit den Dif­ fusionsgebieten der Drain- und Source-Elektroden, und damit wird keine parasitäre Kapazität an den Gate-Elektrodengebieten gebildet. Die Kontaktie­ rungsöffnungen der Source- und Drain-Elektroden­ gebiete werden ebenfalls bis auf die Ränder dieser Gebiete durch die Anwesenheit der Maskierungs­ schicht aus Siliziumnitrid an den Grenzen dieser Gebiete beschränkt.
Beim Einsatz des oben beschriebenen Verfahrens werden am Ende dieses Verfahrens alle nicht einer Diffusion unterzogenen Gebiete mit einer Siliziumnitridschicht über der dünnen Gate- Elektroden-Oxidschicht, mit Ausnahme der Gate- Elektrodengebiete der Transistoren, geschützt.
Mitunter ist dies eine unerwünschte Anordnung wegen der niedrigen Feldumkehrspannung der Siliziumnitridschicht über der Gate-Elektroden- Oxidschicht.
Dieses Problem kann durch Abänderung des Ver­ fahrensablaufs beseitigt werden, wobei der erste Verfahrensschritt in der Ausbildung einer dünnen Gate-Elektroden-Oxidschicht besteht, welcher die Aufbringung einer Siliziumnitridschicht folgt. Mit der ersten Maskierung wird das Siliziumnitrid und das Oxid in allen denjenigen Gebieten besei­ tigt, wo keine Diffusion bis zum Ende des Ver­ fahrens gewünscht wird, und somit bleiben diese Schichten dort zurück, wo Drain-, Source-, Gate- Elektrodengebiete und Sperringe gewünscht wer­ den.
Während des zweiten Maskierungsvorgangs wird eine Negativ-Photoresistschicht aufgebracht und der­ art belichtet, daß diese Photoresistschicht nach ihrer Entwicklung nur außerhalb derjenigen Gebie­ te zurückbleibt, wo ein n-Kanal-Feldeffekttran­ sistor auszubilden ist. Mittels des vorbekannten Ionen-Implantationsverfahrens wird eine p-Dotie­ rung in das Silizium im Bereich des n-Kanal-Feld­ effekttransistors zur Bildung einer flachen Do­ tierungsschicht eingebracht, derweil deckt die Photoresistschicht die übrigen Flächen ab. Die implantierten Bor-Atome werden sodann tiefer hineingetrieben, um das p-Gebiet zu bilden, und am Ende dieses Diffusionsschrittes wird unter Wärmeeinwirkung eine dicke Oxidschicht selektiv in denjenigen Gebieten ausgebildet, die nicht durch die Siliziumnitridschicht geschützt sind.
Beim dritten Maskierungs- und Ätzschritt wird das Siliziumnitrid und die Gate-Elektroden- Oxidschicht von den Source-, Drain-Elektroden und p⁺-Sperrgebieten der p-Kanal-Feldeffekt­ transistoren entfernt, und dann wird die p⁺- Diffusion ausgeführt. Beim vierten Maskierungs­ schritt werden die Source-, Drain-Elektroden- und Sperrgebiete der n-Kanal-Feldeffekttransistoren freigelegt, woraufhin die n⁺-Diffusion ausge­ führt wird. Sodann wird das Siliziumnitrid in den Gate-Elektrodengebieten durch eine selektive Ätzung mit Phosphorsäure entfernt. Der fünfte Maskierungsvorgang wird darauf verwendet, die Kontaktierungsöffnungen zu den Source- und Drain- Elektrodengebieten zu bilden, und, nach der Me­ tallisierung, legt die sechste Maskierung das metallische Verbindungsleitermuster fest.
Bei Anwendung dieses Verfahrens wird die sich selbsttätig ausrichtende Art der Ausbildung der Gate-Elektrodengebiete beibehalten, und ebenso werden die Kontaktierungsöffnungen zu den Source­ und Drain-Elektrodengebieten an den Rändern dieser Gebiete begrenzt, weil die anfänglich außerhalb der Diffusionsgebiete ausgebildete Oxidschicht mühelos zumindest zweimal so stark wie die wäh­ rend der n⁺- und p⁺-Diffusionsvorgänge entstan­ dene Oxidschicht gemacht werden kann.
Es ist ebenfalls bekannt, daß für den Fall des Betriebs einer CMOS-Schaltung mit niedriger Be­ triebsspannung direkt an die Diffusionsgebiete der Source- und Drain-Elektroden angrenzende p⁺- und n⁺-Sperringe verwendet werden können, und keine diffusionsfreien Zwischenräume zwischen den Sperringen übrigbleiben müssen. Die Erfin­ dung kann zur Herstellung solcher Schaltungen mit dem bedeutsamen Vorteil herangezogen werden, daß nunmehr nur noch fünf Maskierungsschritte benötigt werden, während die selbstausrichtende Art der Ausbildung der Gate-Elektroden erhalten bleibt.
Nach der Ausbildung der Gate-Elektroden-Oxid­ schicht und des Siliziumnitridbelages werden die Source- und Drain-Elektrodengebiete vom n⁺- Leitungstyp bei dem ersten Maskierungsvorgang zusammen mit dem Gebiet des n⁺-Sperringes, um den p-Kanal-Feldeffekttransistor herum, fest­ gelegt, und die Siliziumnitridschicht wird in diesen Gebieten fortgeätzt.
Während des zweiten Maskierungsvorganges wird eine Photoresistschicht verwendet, um die dünne Schicht implantierter Bor-Atome außerhalb des Bereiches des n-Kanal-Feldeffekttransistors ab­ zudecken, und dann wird der Implantationsschritt ausgeführt, dem die Entfernung der Photoresist­ schicht folgt. Nach dem Vertiefen der flachen implantierten Bor-Dotierungsschicht zur Ausbil­ dung eines p-Gebietes wird die dünne Gate-Elek­ troden-Oxidschicht überall dort entfernt, wo sie frei liegt, und die n-Diffusion wird ausgeführt.
Dann wird die dritte Maskierung dazu verwendet, das Siliziumnitrid und das Gate-Elektroden-Oxid aus den p⁺-Gebieten von Source-, Drain-Elektro­ den und Sperringen zu entfernen. Nach der p⁺- Diffusion wird das auf den Flächen der Gate- Elektroden zurückgelassene Siliziumnitrid selek­ tiv entfernt. Bei dem vierten Maskierungsvorgang werden Kontaktierungsöffnungen zu den Source- und Drain-Elektrodengebieten freigelegt. Es fin­ det eine Metallisierung statt, und dann wird eine fünfte Maskierung darauf verwendet, das metalli­ sche Leitermuster festzulegen.
Da wiederum die nach der n⁺-Diffusion entstandene Oxidschicht viel stärker als die Gate-Elektroden- Oxidschicht gemacht werden kann, können die Aus­ nehmungen der dritten Maskierung die bereits ein­ diffundierten n⁺-Gebiete überdecken, dabei fällt die p⁺-Diffusion noch genau mit der n⁺-Diffusion zusammen.
Im folgenden wird die Erfindung beispielsweise und anhand der beigefügten Zeichnungen ausführ­ lich erläutert. Es zeigen
Fig. 1-6 Schnittansichten des Halbleiterbau­ steins zur Darstellung von sechs aufeinander­ folgenden Schritten bei der Herstellung einer CMOS-Schaltung mit selbstausrichtenden Gate- Elektroden gemäß der Erfindung,
Fig. 7-11 Schnittansichten zur Darstellung von bestimmten aufeinanderfolgenden Schritten bei der Herstellung einer anderen Ausführungsform einer CMOS-Schaltung auf einem isolierenden Substrat, mit selbstausrichtenden Gate-Elektro­ den, gemäß der Erfindung, unter Einsatz von fünf Maskierungsschritten,
Fig. 12-15 Schnittansichten zur Darstellung der aufeinanderfolgenden Schritte bei der Herstel­ lung einer CMOS-Schaltung, mit selbstausrichten­ den Gate-Elektroden, in Abwandlung der integrier­ ten Schaltung nach Fig. 1-6, und
Fig. 16-19 Schnittansichten zur Darstellung der Herstellungsschritte einer weiteren Ausführungs­ form einer CMOS-Schaltung, mit selbstausrichten­ den Gate-Elektroden, gemäß der Erfindung.
In Fig. 1 wird ein Halbleiterbaustein, der nach der Erfindung ausgeführt ist, in einem Vorsta­ dium seiner Herstellung gezeigt, wobei die erste Maskierung und der Schritt der Ätzung des Silizium­ oxids dazu verwendet worden sind, gewünschte Aus­ nehmungen 11 in einer Siliziumoxidschicht 12 aus­ zuführen, die auf das n-Substrat 13 des Halblei­ terkörpers aufgebracht worden ist, wobei in be­ kannter Weise p-Gebiete 14 in das n-Substrat 13 durch diese Ausnehmungen 11 hindurch eindiffun­ diert sind. Nach der Diffusion der verschiedenen p-Gebiete 14 wird die Siliziumoxidschicht 12 von der Oberfläche entfernt, und daraufhin wird eine dünne Gate-Elektroden-Oxidschicht 15, von einer Stärke von beispielsweise 1000 Angström, über der gesamten Oberfläche ausgebildet. Nach der Ausbildung dieser Schicht erfolgt nach üblicher Verfahrensweise die Ausbildung einer dünnen Siliziumnitrid-(Si3N4)-Maskierungsschicht 16 auf der Oxidschicht 15, diese Siliziumnitridschicht 16 ist ungefähr 1000-2000 Angström stark.
Dann wird eine zweite Maskierung dazu verwendet, die p⁺-Diffusionsgebiete festzulegen, d.h. die p⁺-Gebiete der Source- und Drain-Elektroden 17, 17′ für den p-Kanal-Feldeffekttransistor und die p⁺-Sperringe 18 für n-Kanalgebiete, die anschlie­ ßend in den p-Gebieten 14 ausgebildet werden. Aus­ nehmungen werden dann in der Siliziumnitridschicht 16 und in der Siliziumoxidschicht 15 durch einen herkömmlichen Ätzvorgang ausgeführt, um diese p⁺- Gebiete freizulegen. Sodann findet eine p⁺-Dif­ fusion statt, um die p⁺-Gebiete 17, 17′ und 18 auszubilden, während deren Diffusion eine dicke Siliziumoxidschicht 19 über diesen p⁺-Gebieten gebildet wird (s. Fig. 2).
Daran anschließend werden ein dritter Maskierungs­ schritt mit nachfolgender Ätzung des Silizium­ nitrids und Ätzung des Siliziumoxids eingesetzt, um n⁺-Diffusionsgebiete 21, 21′ und 22 im n-Sub­ strat 13 auszubilden. Während der Diffusion in diesen Gebieten bildet sich unter der Wärmeein­ wirkung eine dicke Siliziumoxidschicht 23 über diesen letzteren. Dieses Herstellungsstadium ist in Fig. 3 dargestellt. Die n⁺-Gebiete 21, 21′ bilden die n-Kanal-Feldeffekttransistoren in dem p-Gebiet 14, und die n⁺-Gebiete 22 bilden Isolier- oder Sperringe um die Gebiete der verschiedenen p-Kanäle. Es ist selbstverständlich, daß die p⁺- und n⁺-Sperringe 18 bzw. 22 nicht für alle Fälle der Ausbildung von p- und n-Kanal-Feldeffekttran­ sistoren unter Anwendung der Erfindung notwendig sind.
Ein vierter Maskierungsschritt wird sodann einge­ setzt, um Kontaktierungsöffnungen 24 durch die dicken Siliziumoxidschichten 19 und 23 zu den p⁺- und n⁺-Gebieten der Source- und Drain-Elektroden 17, 17′ und 21, 21′ festzulegen, und eine Ätzung erfolgt zur Entfernung des Siliziumoxids an den Kontaktierungsöffnungen 24 (s. Fig. 4).
Sodann ist ein fünfter Maskierungsschritt vorge­ sehen, um alle Bereiche der Oberfläche mit Aus­ nahme der p-Kanal-Feldeffekttransistoren 17, 17′ und der n-Kanal-Feldeffekttransistoren 21, 21′ zu schützen. Dann wird eine Siliziumoxidätzung darauf verwendet, jegliche Oxidschicht zu ent­ fernen, die noch auf den Siliziumnitridschichten in den Gate-Elektrodengebieten der p- und n-Kanal- Feldeffekttransistoren sein könnte (s. Fig. 5).
Eine sechste Maskierung wird sodann über der Oberfläche der Feldeffekttransistoren zur Fest­ legung der metallischen Kontaktierung für die verschiedenen Source- und Drain-Elektrodengebiete und zur Festlegung der Anschlüsse 26 der Gate- Elektroden für die Kanalgebiete ausgebildet (s. Fig. 6).
Aufgrund der Verwendung der Siliziumnitrid-Mas­ kierungsschicht 16 in den Gate-Elektrodengebie­ ten während der Diffundierung der Drain- und Source-Elektrodengebiete 17′, 17, 21′, 21 sowohl in den n-Kanal- als auch in den p-Kanal-Feld­ effekttransistoren sind die Gate-Elektrodenge­ biete selbsttätig ausgerichtet gegenüber den Rändern der eindiffundierten Source- und Drain- Elektrodengebiete 17, 17′, 21, 21′. Somit wird keine parasitäre Kapazität in diesen Gebieten aufgrund der Tatsache gebildet, daß das Metall des Anschlusses der Gate-Elektrode 26 von den Diffusionsgebieten der Source- und Drain-Elek­ troden 17, 17′, 21, 21′ durch eine dicke Oxid­ schicht gegenüber einer dünnen überlappenden Gate-Elektroden-Oxidschicht bei herkömmlichen CMOS-Bauelementen getrennt ist.
Ebenso wirkt die Siliziumnitridschicht 16 an den äußeren Rändern der p⁺-Diffusionsgebiete 17, 17′ und der n⁺-Diffusionsgebiete 21, 21′ als eine Be­ grenzung für die Maskierung der Kontaktierungs­ öffnungen 24, die in den dicken Siliziumoxid­ schichten 19 und 23 auszuführen sind. Somit wirkt die Siliziumnitridschicht 16 effektiv als Maskie­ rung für die Ätzung der Kontaktierungsöffnungen, wenn sich auch die Maskierung für die Kontaktie­ rungsöffnungen bis über die Ränder der Gebiete 17, 17′, 21, 21′ infolge eines Ausrichtungsfeh­ lers o. ä. erstreckt. Als Ergebnis können größere CMOS-Strukturen in ihrem Gesamt-Flächenbedarf eingeschränkt werden.
Die erfindungsgemäße Herstellungsweise bringt ein Verfahren zur Anwendung, das mit der üblichen CMOS-Herstellungstechnik kompatibel ist. Es wird dieselbe Anzahl von Maskierungsschritten ver­ wendet, doch sind die Verfahrensschritte der p⁺- und n⁺-Diffusion weniger kritisch, und es werden Schaltungsbausteine mit höherer Packungsdichte erzeugt.
Es ist anzumerken, daß als spezieller Leitungs­ typ für das Substrat 13 und die Gebiete 21, 21′ der n-Leitungstyp, und für die Gebiete 14, 17, 17′ der p-Leitungstyp gewählt wurde. Bauelemente mit dem entgegengesetzten Leitungstyp in diesen Gebieten können auch nach dem oben beschriebenen erfindungsgemäßen Verfahren hergestellt werden.
Es wird nun auf Fig. 7 bis Fig. 11 Bezug genom­ men wo ein neues Verfahren offenbart wird, bei welchem die Verfahrensweise der Herstellung der selbstausrichtenden Gate-Elektroden nach der vorliegenden Erfindung zur Ausbildung von p- und n-Kanal-Feldeffekttransistoren auf einem isolie­ renden Substrat in Einsatz gebracht wird, dabei werden bei diesem erfindungsgemäßen Verfahren nur fünf Maskierungsschritte für die Herstellung eingesetzt. Gemäß der üblichen Vorgehensweise bei isolierenden Substraten wird eine 0,5 µm starke n-Dotierungsschicht in der Form eines Silizium-Einkristalls auf einem isolierenden Sub­ strat 32 gezüchtet, das beispielsweise ein Saphir oder ein Spinell sein kann. Eine dünne Gate-Elek­ troden-Siliziumoxidschicht 33, beispielsweise von einer Stärke von 1000 Angström, wird auf der Ober­ fläche des n-Silizium ausgebildet, und eine dünne Siliziumnitridschicht 34, beispielsweise von 1000-2000 Angström Stärke, wird über der Silizium­ oxidschicht ausgebildet.
Ein erster Maskierungsschritt, dem die Ätzung von Siliziumnitrid und die Ätzung von Siliziumoxid folgen, wird eingesetzt, um die Oberflächenbe­ schichtungen zu den p⁺-Diffusionsgebieten hin zu öffnen, dann werden an diesen Stellen diese p⁺- Gebiete durch Diffusion ausgebildet. Während des Diffusionsvorganges bildet sich eine dicke Si­ liziumoxidschicht 36 über diesen Gebieten. Die Gate-Elektrodengebiete zwischen den p⁺-Diffu­ sionsgebieten 35 für die Source- und Drain-Elek­ troden werden sodann durch eine Photoresistmas­ kierung 37 geschützt, dabei schützt diese Maskie­ rung 37 und die Siliziumnitridschicht 34 über der verbleibenden Oberfläche des Schaltungsbausteins das Siliziumoxid in allen Gebieten außer denje­ nigen, wo Ausnehmungen 38 im Siliziumoxid und der darunter liegenden n-Siliziumschicht zur Bil­ dung von Isolations- oder Sperrgebieten zwischen p- und n-Kanal-Feldeffekttransistoren gewünscht wird. Daran anschließend wird der bekannte Ver­ fahrensschritt der Ionen-Implantation einge­ setzt, um das Gebiet 39 eines p-Kanals zwischen den Flächen der Source- und Drain-Elektrodenge­ biete der auszuführenden n-Kanal-Feldeffekttran­ sistoren auszubilden. Dann wird eine Ätzung des Siliziumoxids, der eine Silizium-Ätzung folgt, dazu verwendet, den in den Gebieten 38 befind­ lichen Teil der Siliziumoxidschicht 36 und der Siliziumschicht 31 zu entfernen. Die Photoresist­ schicht 37 schützt die p-Kanal-Feldeffekttransi­ storen auf dem Substrat 32 während der Ätzung, während die Siliziumnitridschicht 34 die n-Kanal­ gebiete auf dem Substrat 32 schützt.
Unter Wärmeeinwirkung wird dann eine Silizium­ oxidschicht zur Abdeckung der Ränder 41 der p-Kanalgebiete über dem Substrat ausgebildet. Dann wird eine dritte Maskierung gebildet zur Festlegung der n⁺-Diffusionsgebiete 42, und die Siliziumnitridschicht mit darunter liegender Siliziumoxidschicht werden in diesen Gebieten fortgeätzt. Dann findet ein n⁺-Diffusionsvorgang zur Bildung der n⁺-Gebiete der Source und Drain- Elektroden 42 in den n-Kanal-Feldeffekttransisto­ ren statt (s. Fig. 10). Während dieses n⁺-Diffu­ sionsvorganges wird unter Wärmeeinwirkung eine Oxidschicht 43 über den n⁺-Gebieten ausgeführt.
Dann wird eine vierte Maskierung über dem Halb­ leiterbaustein ausgebildet zur Festlegung der Ausnehmungen in den dicken Oxidschichten 36 und 43, die zu den verschiedenen p⁺- und n⁺-Gebieten der Source- und Drain-Elektroden führen, wobei dann eine Oxidätzung diese Ausnehmungen erzeugt. Dann wird eine Siliziumnitridätzung, wie beispielsweise mit einem erhitzten Ätzmittel auf Phosphorbasis, dazu verwendet, die Siliziumnitrid­ schicht 34 fortzuätzen, die an den Gate-Elektroden­ gebieten übriggeblieben war. Der fünfte Maskie­ rungsschritt wird sodann dazu eingesetzt, die Metallisierungsbereiche festzulegen, wo die me­ tallischen Kontaktierungen 44 mit den verschiede­ nen Source- und Drain-Elektrodengebieten und den Gate-Elektroden in den Gate-Elektrodengebieten ausgeführt werden.
Es wird dazu angemerkt, daß nach dieser Ausfüh­ rungsform die Siliziumnitridschicht 34 als Mas­ kierung für die selbstausrichtenden Gate-Elek­ trodengebiete bei den p- und den n-Feldeffekt­ transistoren dient. Außerdem dient ein Teil der Siliziumnitridschicht ebenfalls dazu, das Isola­ tionsgebiet 38 festzulegen, das in der gezüchte­ ten monokristallinen Siliziumschicht 31 zwischen den n- und p-Kanal-Feldeffekttransistoren auszu­ führen ist. Dieses erfindungsgemäße Herstellungs­ verfahren bringt übliche Verfahrensweisen aus der Herstellung von CMOS-Schaltungen zum Einsatz bei der Schaffung der Feldeffekttransistoren mit selbstausrichtender Gate-Elektrodenanordnung in einem Herstellungsverfahren mit fünf Maskierungs­ schritten. Bisher wurden bei dem üblichen Herstel­ lungsverfahren für CMOS-Schaltungen ohne selbst­ tätige Ausrichtung der Gate-Elektroden zur Her­ stellung von Feldeffekttransistoren auf isolie­ renden Substraten sieben Maskierungsschritte an­ gewendet; somit trägt die Erfindung zur Einspa­ rung bei der Anzahl der erforderlichen Maskie­ rungsschritte bei.
Wenn das in Fig. 1 bis Fig. 6 dargestellte Her­ stellungsverfahren eingesetzt wird, werden am Ende des Herstellungsverfahrens alle nicht einer Diffusion unterzogenen Gebiete durch eine Sili­ ziumnitridschicht 16 geschützt, die über der dünnen Gate-Elektroden-Oxidschicht 15 liegt, und zwar mit Ausnahme der Gate-Elektrodengebiete der Feldeffekttransistoren. Mitunter ist dies wegen der niedrigen Feldumkehrspannung der Silizium­ nitridschicht über der Gate-Elektroden-Oxid­ schicht eine unerwünschte Anordnung.
Dieses Problem kann durch Abänderung des oben gemäß Fig. 1 bis Fig. 6 beschriebenen Verfahrens­ ablaufs in der im folgenden beschriebenen Weise und wie in Fig. 12 bis 15 gezeigt, beseitigt werden. Der erste Schritt besteht in der Ausbil­ dung einer dünnen Gate-Elektroden-Oxidschicht 15, der die Aufbringung einer Siliziumnitridschicht 16 folgt. Mittels der ersten Maskierung werden die Siliziumnitridschicht 16 und die Oxidschicht 15 in allen denjenigen Gebieten entfernt, wo keine Diffusion bis zum Ende des Herstellungsverfahrens gewünscht wird, und daher bleiben diese Schichten dort vorhanden, wo Gebiete von Source-, Drain- und Gate-Elektroden, sowie Sperr- oder Isolations­ ringe gewünscht werden (s. Fig. 12).
Während des zweiten Maskierungsschrittes wird eine Negativ-Photoresistschicht 51 aufgebracht und derart belichtet, daß nach ihrer Entwicklung die Photoresistschicht nur außerhalb derjenigen Gebiete zurückbleibt, wo ein n-Kanal-Feldeffekt­ transistor gebildet werden soll. Durch das be­ kannte Ionen-Implantationsverfahren wird eine festgelegte Menge von Bor-Atomen 52 in das Silizium im Gebiet des n-Kanal-Feldeffekttransi­ stors eingebracht, um eine flache Schicht 14′ (s. Fig. 12) zu bilden. Soweit sie vorhanden ist, hindert die Photoresistschicht 51 die Bor-Atome daran, das Siliziumsubstrat 13 zu erreichen. Die implantierten Bor-Atome werden sodann tiefer hineingetrieben, um das p-Gebiet 14 zu bilden, und am Ende dieses Diffusionsschrittes wird unter Wärmeeinwirkung eine dicke Oxidschicht 53 selektiv in denjenigen Gebieten ausgebildet, die nicht durch die Siliziumnitridschicht 16 (s. Fig. 13) geschützt sind.
Beim dritten Maskierungs- und Ätzschritt werden das Siliziumnitrid 16 und das Gate-Elektroden- Oxid 15 von den Drain- und Source-Elektrodenge­ bieten 17, 17′ und dem Sperrgebiet 18 entfernt, und die p⁺-Diffusion ausgeführt. Der vierte Maskierungsschritt öffnet die Source- und Drain- Elektrodengebiete 21, 21′ und das Sperrgebiet 22 des n-Kanal-Feldeffekttransistors, wonach die n⁺-Diffusion ausgeführt wird (s. Fig. 14). Durch eine selektive Ätzung mit Phosphorsäure wird das Siliziumnitrid 16 sodann in den Gate-Elektroden­ gebieten entfernt. Der fünfte Maskierungsvorgang wird darauf verwendet, Kontaktierungsöffnungen zu den Source- und Drain-Elektrodengebieten aus­ zubilden, und nach der Metallisierung legt die sechste Maskierung das metallische Verbindungs­ leitermuster 25, 26 fest (s. Fig. 15).
Beim Einsatz dieses Verfahrens wird die selbst­ ausrichtende Art der Ausbildung der Gate-Elek­ trodengebiete beibehalten, und die Kontaktie­ rungsöffnungen zu den Source- und Drain-Elektro­ dengebieten werden an den Rändern dieser Gebiete begrenzt, weil die anfänglich außerhalb der Diffusionsgebiete ausgebildete Oxidschicht mühe­ los zumindest zweimal stärker als die während der n⁺- und p⁺-Diffundierung ausgebildete Oxid­ schicht gemacht werden kann.
Es ist bekannt, daß beim Betrieb einer CMOS- Schaltung mit niedriger Speisespannung (z.B. un­ terhalb von 5 V) die p⁺- und die n⁺-Sperringe direkt angrenzend an die Ränder der Diffusions­ gebiete der Source- und Drain-Elektroden einge­ setzt werden können, und daß kein diffusions­ freier Zwischenraum zwischen den Sperringen selbst freigelassen werden muß.
Die vorliegende Erfindung kann dazu eingesetzt werden, solche Schaltungsbausteine, wie in Fig. 16 bis Fig. 19 dargestellt, herzustellen, und zwar mit dem bedeutsamen Vorteil, daß nunmehr nur noch fünf Maskierungsschritte benötigt werden, und die selbstausrichtende Art der Aus­ bildung der Gate-Elektroden erhalten bleibt.
Wie in Fig. 16 gezeigt, werden nach der Gate- Elektroden-Oxydationsschicht 15 und der Auf­ bringung der Siliziumnitridschicht 16 die n⁺-Drain- und Source-Elektrodengebiete 21, 21′ beim ersten Maskierungsvorgang gleichzeitig mit dem n⁺-Sperrbereich 22 um den p-Kanal-Feldeffekt­ transistor herum festgelegt, und das Silizium­ nitrid in diesen Gebieten fortgeätzt.
Während des zweiten Maskierungsvorganges wird eine Photoresistschicht 51 verwendet, um die dünne Schicht 14′ der implantierten Bor-Atome 52 außerhalb des Bereiches des n-Kanal-Feldeffekt­ transistors zu maskieren, und der Verfahrens­ schritt der Ionen-Implantation wird in den von der Photoresistschicht freigelassenen Bereichen ausgeführt. Nach der Vertiefung der flachen mit Bor dotierten Schicht 14′ zur Ausbildung des Gebietes 14 wird die dünne Gate-Elektroden-Oxid­ schicht 15 überall dort entfernt, wo sie frei­ liegt, und die n⁺-Diffusion der Gebiete 21, 21′ und 22 ausgeführt (s. Fig. 17).
Die dritte Maskierung wird sodann darauf verwen­ det, das Siliziumnitrid und die Gate-Elektroden- Oxidschicht 16 bzw. 15 von den p⁺-Gebieten 17, 17′ und 18 zu entfernen. Nach erfolgter p⁺-Diffusion (s. Fig. 18) wird das im Bereich der Gate-Elektro­ den übriggelassene Siliziumnitrid 16 selektiv entfernt. Beim vierten Maskierungsvorgang werden Kontaktierungsöffnungen zu den Source- und Drain- Elektrodengebieten freigelegt. Eine Metallisierung findet sodann statt, und die fünfte Maskierung wird dazu verwendet, das metallische Leitermuster festzulegen (s. Fig. 19).
Da die nach der n⁺-Diffusion ausgebildete Oxid­ schicht viel stärker als die Gate-Elektroden­ Oxidschicht gemacht werden kann, können die Öff­ nungen der dritten Maskierung wieder die bereits eindiffundierten n⁺-Gebiete überdecken, und doch fällt dann noch die p⁺-Diffusion genau mit der n⁺-Diffusion zusammen.
Für die drei in Fig. 1 bis Fig. 6, Fig. 12 bis Fig. 15 und in Fig. 16 bis Fig. 19 dargestellten Herstellungsverfahren kann eine Abwandlung mit beträchtlichem Vorteil für die Ausrichtung der Kontaktierungsmaske in bezug auf die diffundier­ ten Gebiete und für die Metallisierungsmaske in bezug auf die Gate-Elektrodengebiete eingeführt werden. Anstelle der Festlegung der p⁺- bzw. n⁺-Gebiete der Source- und Drain-Elektroden mittels zweier getrennter Maskierungsschritte können beide Gebiete mit einem Maskierungsvorgang nach dem vorbekannten Verfahren der Diffusion aus einem dotierten Oxid festgelegt werden. Nach der Aufbringung einer stark mit Phosphor dotier­ ten Oxidschicht auf die Oberfläche des Halbleiter­ plättchens mit einer nachfolgenden Maskierung wird das dotierte Oxid von den p⁺-Gebieten entfernt. Eine vorbereitende Aufbringung der p⁺-Dotierung wird dann ausgeführt, die dotierte Oxidschicht entfernt und über den Diffusionsgebieten unter Wärmeeinwirkung eine Oxidschicht ausgebildet.

Claims (3)

1. Verfahren zur Herstellung einer CMOS-Halbleiter­ vorrichtung, dadurch gekennzeichnet,
daß zunächst eine Halbleiterschicht (31) von einem ersten Leitungstyp (n) auf der Ober­ fläche eines isolierenden Substrats (32) ge­ bildet,
eine Oxidschicht (33) auf der Oberfläche der ersten Halbleiterschicht (31) gebildet,
eine Siliziumnitridschicht (34) auf der Ober­ fläche dieser Oxidschicht aufgebracht,
die Siliziumnitrid- und die Oxidschicht zur Bildung von sie beide durchsetzenden Öffnungen in den ersten Bereichen der ersten Halbleiter­ schicht maskiert und geätzt werden,
daß ein Dotierungsmittel durch diese letzteren Öffnungen zur Bildung von Source- und Drain­ zonen (42) des zweiten Leitungstyps (p) in den ersten Bereichen der ersten Halbleiterschicht (31) eindiffundiert werden, wobei sich eine Gatezone (35′) zwischen den Source- und Drainzonen (35) erstreckt und während der Diffusion eine dicke Oxidschicht (36) oberhalb der Source- und Drainzonen (35) gebildet wird,
daß die Gatezone (35′) und ein Teil der Oxidschicht (36) an den angrenzenden Source- und Drainzonen (35) neben der Gate­ zone (35′) maskiert (37) wird,
daß in einem zweiten Bereich der ersten Halb­ leiterschicht (31) in einiger Entfernung von dem ersten Bereich eine dünnschichtige Kanal­ zone (39) vom zweiten Leitungstyp (p) ge­ bildet,
sowohl die dicke Oxidschicht (36) als auch die darunter liegende erste Halbleiter­ schicht (31) beide in den äußeren Teilen (38) des ersten Bereiches geätzt und damit die eindiffundierten Source- und Drainzonen (35) in dem ersten Bereich der ersten Halbleiter­ schicht (31) von dem zweiten Bereich der ersten Halbleiterschicht isoliert werden,
daß eine isolierende Oxidschicht auf den frei­ liegenden Flächen (41) der ersten Halbleiter­ schicht (31) geformt und gleichzeitig die dünnschichtige Kanalzone (39) in die erste Halbleiterschicht (31) hinein vertieft wird,
daß Öffnungen durch die Siliziumnitrid­ schicht (34) und die darunter liegende Sili­ ziumoxidschicht (33) maskiert und geätzt und damit Source- und Drainzonen (42), getrennt durch eine Gatezone (39′), in dem zweiten Bereich der ersten Halbleiterschicht (31) bestimmt werden,
daß ein Dotierungsmittel durch die letzteren Öffnungen hindurch diffundiert und damit Source- und Drainzonen (42) in dem zweiten Bereich der ersten Halbleiterschicht (31) ausgebildet werden,
daß Öffnungen in der Oxidschicht oberhalb der Source- und Drainzonen (35, 42) in dem ersten und zweiten Bereich der ersten Halb­ leiterschicht (31) maskiert und geätzt und dadurch Kontaktierungsöffnungen zu diesen hergestellt werden,
daß die oberhalb der Gatezonen verbliebene Siliziumnitridschicht (34) fortgeätzt und
eine Metallisierungsschicht auf den Halb­ leiterbaustein aufgebracht wird,
welche zur Bestimmung der metallenen An­ schluß- und Verbindungsöffnungen zu den verschiedenen Source-, Drain- und Gatezonen maskiert und
zur Ausbildung der Gate-Elektroden- (45) und der Source- und Drainanschlüsse (44) geätzt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Ausbildung der Kanalzone vom zweiten Leitungstyp (p) durch Ionenimplantation des Dotierungsmittels in den zweiten Bereich der ersten Halbleiterschicht vorgenommen wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als erster Leitungstyp der n-Typ und als zweiter Leitungstyp der p-Typ gewählt wird.
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4011105A (en) * 1975-09-15 1977-03-08 Mos Technology, Inc. Field inversion control for n-channel device integrated circuits
JPS5286083A (en) * 1976-01-12 1977-07-16 Hitachi Ltd Production of complimentary isolation gate field effect transistor
US4061530A (en) * 1976-07-19 1977-12-06 Fairchild Camera And Instrument Corporation Process for producing successive stages of a charge coupled device
US4135955A (en) * 1977-09-21 1979-01-23 Harris Corporation Process for fabricating high voltage cmos with self-aligned guard rings utilizing selective diffusion and local oxidation
US4313768A (en) * 1978-04-06 1982-02-02 Harris Corporation Method of fabricating improved radiation hardened self-aligned CMOS having Si doped Al field gate
US4402002A (en) * 1978-04-06 1983-08-30 Harris Corporation Radiation hardened-self aligned CMOS and method of fabrication
JPS5529116A (en) * 1978-08-23 1980-03-01 Hitachi Ltd Manufacture of complementary misic
US4223334A (en) * 1978-08-29 1980-09-16 Harris Corporation High voltage CMOS with local oxidation for self-aligned guard rings and process of fabrication
US4244752A (en) * 1979-03-06 1981-01-13 Burroughs Corporation Single mask method of fabricating complementary integrated circuits
US4300061A (en) * 1979-03-15 1981-11-10 National Semiconductor Corporation CMOS Voltage regulator circuit
CA1151295A (en) * 1979-07-31 1983-08-02 Alan Aitken Dual resistivity mos devices and method of fabrication
US4306916A (en) * 1979-09-20 1981-12-22 American Microsystems, Inc. CMOS P-Well selective implant method
DE3049672A1 (de) * 1979-09-20 1982-02-25 American Micro Syst Cmos p-well selective implant method,and a device made therefrom
US4320409A (en) * 1980-05-01 1982-03-16 Bell Telephone Laboratories, Incorporated Complementary field-effect transistor integrated circuit device
US4346512A (en) * 1980-05-05 1982-08-31 Raytheon Company Integrated circuit manufacturing method
US4373253A (en) * 1981-04-13 1983-02-15 National Semiconductor Corporation Integrated CMOS process with JFET
JPS5816565A (ja) * 1981-07-22 1983-01-31 Hitachi Ltd 絶縁ゲ−ト形電界効果トランジスタ
US4411058A (en) * 1981-08-31 1983-10-25 Hughes Aircraft Company Process for fabricating CMOS devices with self-aligned channel stops
US4416050A (en) * 1981-09-24 1983-11-22 Rockwell International Corporation Method of fabrication of dielectrically isolated CMOS devices
US4613885A (en) * 1982-02-01 1986-09-23 Texas Instruments Incorporated High-voltage CMOS process
US4442591A (en) * 1982-02-01 1984-04-17 Texas Instruments Incorporated High-voltage CMOS process
US4435895A (en) * 1982-04-05 1984-03-13 Bell Telephone Laboratories, Incorporated Process for forming complementary integrated circuit devices
IT1210872B (it) * 1982-04-08 1989-09-29 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari in circuiti integrati ad alta densita' per tensioni elevate.
GB2128021A (en) * 1982-09-13 1984-04-18 Standard Microsyst Smc CMOS structure including deep region and process for fabrication
US4574467A (en) * 1983-08-31 1986-03-11 Solid State Scientific, Inc. N- well CMOS process on a P substrate with double field guard rings and a PMOS buried channel
EP0141571A3 (de) * 1983-10-20 1987-01-07 Zytrex Corporation Verfahren zum Herstellen eines CMOS mit einer Zwei-Ebenen-Metallisierung unter Verwendung einer verringerten Anzahl von Masken
US4567640A (en) * 1984-05-22 1986-02-04 Data General Corporation Method of fabricating high density CMOS devices
US4931850A (en) * 1985-07-05 1990-06-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a channel stop region
US4713329A (en) * 1985-07-22 1987-12-15 Data General Corporation Well mask for CMOS process
US4725875A (en) * 1985-10-01 1988-02-16 General Electric Co. Memory cell with diodes providing radiation hardness
KR900005354B1 (ko) * 1987-12-31 1990-07-27 삼성전자 주식회사 Hct 반도체 장치의 제조방법
US7217977B2 (en) 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
US6815816B1 (en) 2000-10-25 2004-11-09 Hrl Laboratories, Llc Implanted hidden interconnections in a semiconductor device for preventing reverse engineering
DE10202479A1 (de) * 2002-01-23 2003-08-07 Infineon Technologies Ag Integrierte Schaltungsanordnung mit einer Struktur zur Verringerung eines Minoritätsladungsträgerstromes
FR2839203A1 (fr) * 2002-04-26 2003-10-31 St Microelectronics Sa Zone active de circuit integre mos
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US6979606B2 (en) 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
AU2003293540A1 (en) 2002-12-13 2004-07-09 Raytheon Company Integrated circuit modification using well implants
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
US7119381B2 (en) * 2004-07-30 2006-10-10 Freescale Semiconductor, Inc. Complementary metal-oxide-semiconductor field effect transistor structure having ion implant in only one of the complementary devices
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3461361A (en) * 1966-02-24 1969-08-12 Rca Corp Complementary mos transistor integrated circuits with inversion layer formed by ionic discharge bombardment
US3921283A (en) * 1971-06-08 1975-11-25 Philips Corp Semiconductor device and method of manufacturing the device
US3750268A (en) * 1971-09-10 1973-08-07 Motorola Inc Poly-silicon electrodes for c-igfets
US3912559A (en) * 1971-11-25 1975-10-14 Suwa Seikosha Kk Complementary MIS-type semiconductor devices and methods for manufacturing same
JPS4859783A (de) * 1971-11-25 1973-08-22
JPS504989A (de) * 1973-05-16 1975-01-20
US3875656A (en) * 1973-07-25 1975-04-08 Motorola Inc Fabrication technique for high density integrated circuits

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
IBM Technical Disclosure Bulletin, Bd. 14, No. 5, Oktober 1971, S. 1568 und 1569 *
IBM Technical Disclosure Bulletin, Bd. 16, No. 7, Dezember 1973, S. 2294 und 2295 *
IBM Technical Disclosure Bulletin, Bd. 16, No. 9, Februar 1974, S. 2876 und 2877 *

Also Published As

Publication number Publication date
DE2661097C2 (de) 1988-05-26
GB1529297A (en) 1978-10-18
DE2661099C2 (de) 1988-10-20
GB1529296A (en) 1978-10-18
FR2310635A1 (fr) 1976-12-03
FR2310635B1 (de) 1980-02-15
DE2620155A1 (de) 1976-11-18
US3983620A (en) 1976-10-05
DE2620155C2 (de) 1988-05-19
GB1529298A (en) 1978-10-18
JPS51138174A (en) 1976-11-29
GB1529023A (en) 1978-10-18
CA1057862A (en) 1979-07-03
JPS61253U (ja) 1986-01-06

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