DE69032074T2 - Verfahren zur Herstellung eines Halbleiterbauteils - Google Patents
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Description
- Die vorliegende Erfindung bezieht sich auf Verfahren zur Herstellung von Halbleiterbauteilen bzw. Halbleiterbauelementen mit einem oder mehreren vertikalen Bipolar- Transistoren und einem oder mehreren MOS-Transistoren, welche auf einem Halbleitersubstrat integriert sind.
- Es wurden ausführliche Versuche unternommen, um Halbleiterbauelemente zu entwikkeln, welche eine sog. Bi-CMOS-Struktur aufweisen, bei welcher ein Bipolar-Transistor und komplementäre MOS-Transistoren (CMOS-Transistoren) auf einem Halbleitersubstrat integriert sind. Hiernach wird ein solches Halbleiterbauelement mit einer Bi- CMOS-Struktur oft einfach als "Bi-CMOS" bezeichnet.
- Fig. 16 zeigt einen herkömmlichen Bi-CMOS. Dieser Bi-CMOS umfaßt ein P-Siliziumsubstrat 1 mit einem N&spplus;-begrabenen bzw. versenkten Bereich 2, welcher auf dessen Oberfläche ausgebildet ist; eine N-epitaxiale Schicht 4, welche auf dem P-Siliziumsubstrat 1 ausgebildet ist; ein Feldoxid 6, welches angrenzend an die obere Oberfläche der N-epitaxialen Schicht 4 und in einem Trennbereich eines P&spplus;-begrabenen Bereichs 3 ausgebildet ist, welcher in der N-epitaxialen Schicht 4 unter dem Feldoxid 6 in einer solchen Art ausgebildet ist, daß er einen Bereich umgibt, welcher dort ausgebildet ist, wo das Feldoxid 6 nicht ausgebildet ist (hiernach wird ein solcher Bereich als "ein aktiver Bereich" bezeichnet), und bis zu dem Substrat 1 reicht; ein vertikaler Bipolar- Transistor VBT ist in einem Bereich des aktiven Bereichs innerhalb der N-epitaxialen Schicht 4 ausgebildet; zwei MOS-Transistoren MT sind in dem anderen Bereich des Feldoxidbereichs innerhalb der N-epitaxialen Schicht 4 ausgebildet; und eine Isolations- bzw. Trennschicht 14 ist so ausgebildet, daß sie den Bipolar-Transistor VBT, die MOS-Transistoren MT und das Feldoxid 6 bedeckt bzw. abdeckt.
- Der vertikale Bipolar-Transistor VBT weist einen P-Basisbereich 7, welcher innerhalb der N-epitaxialen Schicht 4 ausgebildet ist, einen N-Emitterbereich 9 innerhalb des P- Basisbereiches 7, ein Gate-Oxid 8, das auf dem Emitterbereich 9 ausgebildet ist, ein Emitter-Diffusionsfenster 15, das in einem vorherbestimmten Bereich des Gate-Oxids 8 ausgebildet ist, und eine Emitter-Elektrode 11 auf, die auf dem Gate-Oxid 8 zum Kontakt mit dem N-Emitterbereich 9 durch das Emitter-Diffusionsfenster 15 ausgebildet ist.
- Einer der MOS-Transistoren MT ist ein N-Typ-MOS-Transistor mit einem P-Potential- Topf- bzw. Wannen-Bereich (P-well region) 5, welcher in der N-epitaxialen Schicht 4 ausgebildet ist; ein Gate-Oxid 8 ist auf dem P-Potential-Topf- bzw. Wannen-Bereich 5 ausgebildet; eine Gate-Elektrode 10 ist auf dem Gate-Oxid 8 ausgebildet, und ein N&spplus;- Diffusionsbereich 13 ist angrenzend an die Oberfläche des P-Potential-Topf- bzw. Wannen-Bereiches 5 in einem Bereich ausgebildet, wo die Gate-Elektrode 10 nicht ausgebildet ist. Ein Kontaktfenster 17 zum Verbinden des N&spplus;-Diffusionsbereiches 13 und eine Metallverdrahtungsschicht (nicht gezeigt) ist auf einem bestimmten Bereich der Isolationsschicht 14 auf dem N&spplus;-Diffusionsbereich 13 ausgebildet.
- Der andere MOS-Transistor ist ein P-Typ-MOS-Transistor mit einem Gate-Oxid 8, welches auf der N-epitaxialen Schicht 4 ausgebildet ist; eine Gate-Elektrode 10 ist auf dem Gate-Oxid 8, und ein P&spplus;-Diffusionsbereich 12 ist angrenzend an die Oberfläche der N-epitaxialen Schicht 4 in einem Bereich ausgebildet, wo die Gate-Elektrode 10 nicht ausgebildet ist. Ein Kontaktfenster 18 zum Verbinden des P&spplus;-Diffusionsbereichs 12 und eine Metallverdrahtungsschicht (nicht gezeigt) ist in einem bestimmten Bereich der Isolationsschicht 14 auf dem P&spplus;-Diffusionsbereich 12 ausgebildet.
- Wenn der Bi-CMOS nach Fig. 16 hergestellt wird, wird das Emitterdiffusionsfenster 15 für den Bipolar-Transistor VBT nach dem Gate-Oxid 8 ausgebildet und bevor ein Poly-Si-Film (welcher als die Gate-Elektrode 10 und die Emitter-Elektrode 11 dient) auf dem Gate-Oxid 8 abgelagert bzw. ausgebildet wird. Nach diesem Verfahren ist die Oberfläche des P-Basisbereiches 7 in einem Bereich, wo der Emitterbereich 9 ausgebildet werden soll, freiliegend als ein Ergebnis des Ausbildens des Emitter-Diffusionsfensters 15. Dies bringt ein Problem dadurch mit sich, daß die P-Typ-Verunreinigungen bzw. Störstoffe aus dem freiliegenden P-Basisbereich 7 heraustreten, um das Gate- Oxid 8 zu verunreinigen (contaminate), bevor der Poly-Si-Film, welcher als die Emitter-Elektrode 11 dient, auf dem Gate-Oxid 8 abgelagert wird.
- Bei diesem Verfahren kann ein Oxid-Film an der Grenzfläche zwischen dem P-Basisbereich 7 innerhalb des Emitter-Diffusionsfensters 15 und dem Poly-Si-Film (d.h. der Emitter-Elektrode 11) verbleiben, wenn der Poly-Si-Film auf einem Wafer abgelagert wurde, nachdem das Emitter-Diffusionsfenster 15 ausgebildet wurde. Dieser Oxid-Film ist ein natürliches Oxid (native oxid), welches durch die Oxidation der Oberfläche des P-Basisbereiches 7 aufgewachsen wird, welcher nach dem Ausbilden des Emitterfensters 15 über dem Emitterfenster 15 freiliegt. Wenn der natürliche Oxidfilm dick ist, wird ein Problem dadurch verursacht, daß die Diffusion von Verunreinigungen bzw. Störstoffen zum Ausbilden des Emitterbereiches 9 von dem Poly-Si-Film zu dem P- Basisbereich 7 nicht ausreichend bewirkt werden kann.
- Selbst wenn der Emitterbereich 9 ausgebildet ist, kann überdies das Vorliegen des natürlichen Oxidfilms bewirken, daß ein übermaßiger elektrischer Widerstand zwischen dem Emitterbereich 9 und der Emitter-Elektrode 11 entsteht. Deshalb ist es notwendig, ein Ätzverfahren durchzuführen, um den natürlichen Oxidfilm zu entfernen, unmittelbar bevor der Poly-Si-Film, welcher als die Emitter-Elektrode 11 dient, auf dem Wafer ausgebildet wird. Bei der oben beschriebenen Technologie nach dem Stand der Technik wird jedoch das Gate-Oxid 8 auf dem Wafer während des Ätzverfahrens freigelegt, und demzufolge wird auch die Oberfläche des Gate-Oxids dem Ätzen unterworfen. Wo das Gate-Oxid 8 so entworfen bzw. ausgelegt wurde, daß es so dünn ist wie 10 nm oder ähnlich, bewirkt jede Verringerung der Dicke des Gate-Oxids 8 eine wesentliche Verschlechterung der Eigenschaften des Transistors. Wenn (Kontakt-)Stiftlöcher (pin holes) in dem Gate-Oxid 8 ausgebildet werden, werden ernsthafte Probleme dadurch verursacht, daß kein zufriedenstellender Betrieb des Transistors verwirklicht werden kann.
- Die Isolation zwischen der Emitter-Elektrode 11 und dem P-Basisbereich 7 wird durch das Gate-Oxid 8 vorgesehen bzw. bewirkt, welches unter der Emitter-Elektrode 11 ausgebildet ist. Wenn die Dicke des Gate-Oxids 8 als ein Ergebnis des Ätzverfahrens verringert wird, wird deshalb die Spannungsfestigkeit bzw. dielektrische Starke der Grenz- bzw. Zwischenfläche zwischen der Emitter-Elektrode 11 und dem P-Basisbereich 7 verschlechtert, was zu dem Ergebnis führt, daß ein Leckstrom zwischen der Emitter-Elektrode 11 und dem P-Basisbereich 7 fließen wird.
- Bei den MOS-Transistoren MT sind der P&spplus;-Diffusionsbereich 12 und der N&spplus;-Diffusionsbereich 13 in einen selbstjustierenden bzw. selbstausrichtenden (self-aligned) Verhältnis in bezug auf die Gate-Elektrode 10 ausgebildet durch eine Ionenimplantations-Technik, bei welcher die Gate-Elektrode 10 als Maske verwendet wird. Wenn beide, die Diffusionsbereiche 12 und 13, quer bzw. seitlich diffundiert werden, werden die Diffusionsbereiche 12, 13 ihren Weg in den Bereich unter der Gate-Elektrode 10 finden mit dem Ergebnis, daß die wirksame bzw. effektive Kanallänge der MOS- Transistoren verringert wird. Neuere mikro-miniaturisierte MOS-Transistoren weisen eine Gate-Elektrode 10 mit einer Gatelänge in der Größenordnung von z.B. 800 nm auf. Solche mikro-miniaturisierten Transistoren weisen das inhärente Problem auf, daß die verringerte Kanallänge aufgrund der seitlichen bzw. Querdiffusion der Diffusionsbereiche 12 und 12 bewirkt, daß die Leistungs-Charakteristiken der Transistoren erheblich verschlechtert werden.
- Des weiteren ist bei dem Bipolar-Transistor eines herkömmlichen Bi-CMOS das Kontaktfenster 15 in dem Basis-Diffiisionsbereich 7 ausgebildet, welcher ein aktiver Basis-Diffusionsbereich ist, was dazu führt, daß der Basis-Kontaktwiderstand und der Basis-Widerstand weiter erhöht werden.
- Aus der GB-A-2 208 965 ist ein integrierter Schaltkreis mit Bipolar-CMOS bekannt, welcher vertikale Bipolar-Transistoren und MOS-Transistoren aufweist, welche auf einem Halbleitersubstrat ausgebildet sind, wobei der MOS-Transistor einen Gate-Oxid- Film, eine Gate-Elektrode, welche aus einem ersten leitfähigen Dünnfilm gefertigt ist, und ein Seitenwand-Abstandstück aufweist, welches auf den Seiten der Gate-Elektrode ausgebildet ist. Des weiteren weist der vertikale Bipolar-Transistor des bekannten Bauelements eine Emitter-Elektrode, welche aus einem zweiten leitfähigen Dünnfilm gefertigt ist, und ein Emitter-Diffusionsfenster auf. Das Siliziumdioxid, welches zu Isolationszwecken vorgesehen ist, ist zwischen dem P-Basis-Diffusionsbereich und der Emitter-Elektrode des vertikalen Bipolar-Transistors ausgebildet. Das Siliziumdioxid wird auf dem Halbleiterbauelement während des Herstellens abgelagert und von den horizontalen Teilen des Halbleiterbauelements entfernt, wohingegen die vertikalen Teile bzw. Bereiche verbleiben.
- Aus der JP-A-63-31156 ist ein Halbleiterbauelement bekannt, welches einen Bipolar- Transistor mit einem Film aufweist, welcher auf den Seiten und der oberen Oberfläche einer Gate-Elektrode abgelagert ist. In diesem Film und in einem anderen Film sind die Emitter-Diffusionsfenster ausgebildet, wobei beide Filme aus dem gleichen PSG-Film bestehen. Die Source- und Drain-Bereiche dieses bekannten Bauelements werden ausgebildet, bevor der PSG-Film abgelagert wird.
- Die EP-A-0 281 235 offenbart das Herstellen eines Bipolar-Transistors unter Verwendung von CMOS-Techniken. Bei diesem Stand der Technik weist der Bipolar-Transistor einen Gate-Oxid-Film auf, in welchem das Emitter-Diffusionsfenster ausgebildet ist.
- Der Stand der Technik nach der EP-A-0 215 583 offenbart ein bipolares und/oder MOS-Bauelement, welche auf integrierten Schaltkreissubstraten gefertigt sind, wobei die Bauelemente mit Oxid-Abstandsbereichen versehen sind, welche auf den Seiten von beiden, der Elektrode und der Gate-Elektrode, ausgebildet sind.
- Verfahren zum Herstellen eines Halbleiterbauelements gemäß der vorliegenden Erfindung sind durch Anspruch 1 und Anspruch 2 definiert.
- Diese Erfindung wird besser verstanden werden und ihre verschiedene Ziele und Vorteile werden den Fachleuten offensichtlich werden durch Bezugnahme auf die beiliegenden Zeichnungen wie folgt:
- Fig. 1A ist eine teilweise Querschnittsansicht eines Bi-CMOS, welcher durch ein Verfahren nach Anspruch 2 ausgebildet ist.
- Fig. 1B zeigt einen vertikalen Bipolar-Transistor, welcher in dem Bi-CMOS von Fig. 1A ausgebildet ist.
- Fig. 1C und 1D zeigen MOS-Transistoren, welche in dem Bi-CMOS von Fig. 1A ausgebildet sind.
- Fig. 2 bis 11 veranschaulichen Schritte des Herstellens des Bi-CMOS von Fig. 1A.
- Fig. 12A ist eine teilweise Querschnittsansicht eines anderen Bi-CMOS, welcher unter Verwendung eines Verfahrens nach Anspruch 1 hergestellt ist.
- Fig. 12B zeigt einen vertikalen Bipolar-Transistor, welcher in dem Bi-CMOS von Fig. 12A ausgebildet ist.
- Fig. 12C und 12D zeigen MOS-Transistoren, welche in dem Bi-CMOS von Fig. 12A ausgebildet sind.
- Fig. 13 bis 15 veranschaulichen Schritte des Herstellen des Bi-CMOS von Fig. 12A.
- Fig. 16 ist eine teilweise Querschnittsansicht eines Bi-CMOS nach dem Stand der Technik.
- Fig. 1A zeigt einen Bi-CMOS, welcher unter Verwendung des Verfahrens nach Anspruch 2 ausgebildet ist. Der Bi-CMOS von Fig. 1A umfaßt: ein P-Einkristall- Siliziumsubstrat 20S mit einem N&spplus;-begrabenen bzw. versenkten (buried) Bereich 21 und einem P&spplus;-begrabenen Bereich 22, welche in bestimmten Bereichen angrenzend zu der oberen Oberfläche des Substrats 20S ausgebildet sind; eine epitaxiale Schicht 20E, welche über der gesamten Oberfläche des Substrats 20S ausgebildet ist; ein Feldoxid- (SiO&sub2;-Film 25, welcher angrenzend an die Oberfläche der epitaxialen Schicht 20E und innerhalb von Trennbereichen ausgebildet ist, in welchen kein Element ausgebildet ist; ein vertikaler NPN-Bipolar-Transistor VBT, welcher in einem Bereich eines aktiven Bereichs der epitaxialen Schicht 20E ausgebildet ist; MOS-Transistoren PMT und NMT, welche in anderen Bereichen des aktiven Bereichs der epitaxialen Schicht 20E ausgebildet sind; einen Si&sub3;N&sub4;-Film 48, welcher so ausgebildet ist, daß er den vertikalen NPN-Bipolar-Transistor VBT, die MOS-Transistoren PMT und NMT, und den Feld- Oxid-Film 25 abdeckt; ein BPSG-Film 49, der auf dem Si&sub3;N&sub4;-Film 48 ausgebildet ist; und eine Metallverdrahtungsschicht 50, die auf dem BPSG-Film 49 ausgebildet ist.
- Wie in Fig. 1B gezeigt, weist der vertikale NPN-Bipolar-Transistor VBT eine N- Wanne bzw. Potential-Topf (N-well) 23, welche in der epitaxialen Schicht 20E ausgebildet ist, einen P-Basisbereich 34, welcher in einem oberen Bereich der Wanne bzw. des Potential-Topfs 23 ausgebildet ist, einen N&spplus;-Emitterbereich 39, welcher in einem oberen Bereich des P-Basisbereiches 34 ausgebildet ist, einen Oxid-(SiO&sub2;-Film 27, der auf der Oberfläche der epitaxialen Schicht 20E ausgebildet ist, einen ersten Ablagerungsfilm 36, der auf dem Oxidfilm 27 ausgebildet ist, ein Emitter-Diffusionsfenster 38, das in dem ersten Ablagerungsfilm 36 und dem Oxidfilm 27 ausgebildet ist, und eine Emitter-Polysilizium-Elektrode 40, auf welche den N&spplus;-Emitterbereich 39 durch das Emitter-Diffusionsfenster 38 kontaktiert.
- Ein zweiter Ablagerungsfilm 41, welcher als ein Seitenwand-Abstandstück wirkt, ist an bzw. bei den Seiten der Emitter-Elektrode 40 und auf dem ersten Ablagerungsfilm 36 vorgesehen. Unter beiden, der Emitter-Elektrode 40 und dem zweiten Ablagerungsfilm 41, ist demzufolge der Ablagerungsfilm 36 ausgebildet.
- Ein P&spplus;-äußerer Basis-Diffusionsbereich 46 ist in dem P-Basisbereich 34 in einer solchen Art ausgebildet, daß er den N&spplus;-Emitter 39 umgibt. In bestimmten Bereichen des BPSG-Films 49 und des Si&sub3;N&sub4;-Films 48 auf dem P&spplus;-äußeren Basis-Diffusionsbereich 46 und der Emitter-Elektrode 40 sind Kontaktfenster 70 und 71 ausgebildet, durch welche die Emitter-Elektrode 40 und der P&spplus;-äußere Basis-Diffusionsbereich 46 mit der Metallverdrahtungsschicht 50 jeweils verbunden sind. Ein N&spplus;-Kollektorwand- Diffusionsbereich 26, welcher mit dem N&spplus;-vergrabenen Bereich 21 verbunden ist, ist innerhalb der N-Wanne 23 ausgebildet und in einem Bereich gegenüberliegend zu dem P&spplus;-äußeren Basisbereich 46 über den bzw. dem Feld-Oxid-Film 25 in der N-Wanne. In dem PBSG-Film 49 und dem Si&sub3;N&sub4;-Film 48 auf dem N&spplus;-Kollektorwand-Diffusionsbereich 26 ist ein Kontaktfenster 72 zum Verbinden des N&spplus;-Kollektorwand-Diffusionsbereiches 26 mit der Metallverdrahtungsschicht 50 ausgebildet.
- Fig. 1C zeigt den P-Kanal-MOS-Transistor PMT mit einem Gate-Oxid-Film 29, welcher über einem N-Wannenbereich 23 ausgebildet ist, welcher in der epitaxialen Schicht 20E ausgebildet ist, eine Gate-Elektrode 31 ist auf dem Gate-Oxid-Film 29 ausgebildet, und P&spplus;-Diffusionsbereichen 45, welche benachbart zu der Oberfläche des N-Wannenbereichs 23 in dem Bereich ausgebildet sind, in welchem die Gate-Elektrode 31 nicht ausgebildet ist. Die P&spplus;-Diffusionsbereiche 45 wirken jeweils als eine Source und ein Drain. In den BPSG-Film 49 und den Si&sub3;N&sub4;-Film 48 auf den P&spplus;-Diffusionsbereichen 45 sind Kontaktfenster 73 ausgebildet zum jeweiligen Verbinden der P&spplus;- Bereiche 45 mit der Metallverdrahtungsschicht 50.
- Wie in Fig. 1D gezeigt, weist der N-Kanal-MOS-Transistor NMT einen Gate-Oxid-Film 29 auf, welcher über einem P-Wannenbereich 24 ausgebildet ist, welcher in der epitaktischen Schicht 20E ausgebildet ist, eine Gate-Elektrode 32, welche auf dem Gate-Oxid- Film 29 ausgebildet ist, und N&spplus;-Bereiche 43, welche benachbart zu der Oberfläche des P-Wannenbereichs 24 in dem Bereich ausgebildet sind, in welchem die Gate-Elektrode 32 nicht ausgebildet ist. Die N&spplus;-Diffusionsbereiche 43 wirken als eine Source oder ein Drain. Bei dem BPSG-Film 49 und dem Si&sub3;N&sub4;-Film 48 auf den N&spplus;-Diffusionsbereichen 43 sind Kontaktfenster 73 ausgebildet zum jeweiligen Verbinden der N&spplus;-Diffusionsbereiche 43 mit der Metallverdrahtungsschicht 50.
- Bei den MOS-Transistoren PMT und NMT ist ein Seitenwand-Abstandsstück 80 auf jeder der Seiten der Gate-Elektroden 31 und 32 angeordnet. Die Seitenwand-Abstandsstücke 80 sind ausgebildet, durch den ersten abgelagerten Film 36 und die zweiten abgelagerten Filme 41, welche in dieser Reihefolge von der Gate-Elektrodenseite angeordnet sind.
- Wie oben beschrieben, weist die Ausführungsform eine Bi-CMOS-Struktur auf, bei welcher der vertikale Bipolar-Transistor VBT und die P-Kanal- und N-Kanal-MOS- Transistoren PMT und NMT auf einem Substrat 20S ausgebildet sind, und die P-Kanal- und N-Kanal-MOS-Transistoren PMT und NMT sind komplementär miteinander verbunden, um eine CMOS-Struktur auszubilden. Die aktiven Bereiche, wo diese Transistoren jeweils ausgebildet sind, sind voneinander durch den Feldoxid-(SiO&sub2;)-Film 25 getrennt.
- Ein Verfahren zur Herstellung des Bi-CMOS von Fig. 1A wird unter Bezugnahme auf die Fig. 2 bis 11 beschrieben. Als erstes wurde die N-Typ epitaktische Schicht 20E auf dem Einkristall-Siliziumsubstrat 20S ausgebildet, wobei der N&spplus;-vergrabene Bereich 21 und der P&spplus;-vergrabene Bereich 22 vorher auf der Oberfläche ausgebildet wurden. P- Typ- oder N-Typ-Verunreinigungen bzw. Fremdatome wurden in ausgewählte Bereiche innerhalb der epitaktischen Schicht 20E diffundiert, wodurch die P-Wanne 24 oder die N-Wanne 23 in der epitaktischen Schicht 20E ausgebildet wurde. Der Feldoxidfilm 25 wurde in den Bereichen ausgebildet, die von den aktiven Bereiche verschieden sind, unter Verwendung einer LOCOS-Technik. Danach wurde der Si&sub3;N&sub4;-Film (nicht gezeigt), welcher bei dem LOCOS-Verfahren verwendet wurde, entfernt. Bei diesem Entfernungsverfahren wurde der SiO&sub2;-Film 27, welcher unter dem Si&sub3;N&sub4;-Film ausgebildet wurde, nicht entfernt. Nachfolgend wurde der N&spplus;-Kollektorwand-Diffusionsbereich 26 für den vertikalen NPN-Bipolar-Transistor VBT ausgebildet (Fig. 2).
- Ein Photoabdecklack bzw. Photoresist 28 mit einem Muster, welches Bereiche abdeckt, die von dem MOS-Transistorbereich verschieden sind, wurde über dem Feld-Oxid-Film 25 und dem SiO&sub2;-Film 27 auf der epitaktischen Schicht 20E ausgebildet, und dann wurde der SiO&sub2;-Film 27 in dem MOS-Transistorbereich, welcher nicht von dem Photoresist 28 bedeckt wurde, entfernt, um die Oberfläche des MOS-Transistorbereiches der epitaktischen Schicht 20E (Fig. 3) freizulegen. Bei dieser Ausführungsform wurde der SiO&sub2;-Film 27 in dem Bipolar-Transistorbereich nicht entfernt, so daß der nicht entfernte SiO&sub2;-Film 27 die Diffusion des Kollektorwand-Diffusionsbereiches 26 nach außen daran hindert, aufzutreten. Wenn die Diffusion nach außen des Kollektorwand-Diffusionsbereiches 26 nicht signifikant bzw. erheblich ist, kann der SiO&sub2;-Film 27 über dem Bipolar-Transistorbereich entfernt werden.
- Nach dem Entfernen des Photoresists 28 wurde die Oberfläche der epitaktischen Schicht 20E in den MOS-Transistorbereich einer Oxidation ausgesetzt bzw. unterzogen, wodurch der Gate-Oxid-Film 29 auf der Oberfläche der epitaktischen Schicht in dem MOS-Transistorbereich ausgebildet wurde. In Nachfolge zu dem Oxidationsverfahren wurde ein nichtdotierter erster Poly-Si-Film auf dem Wafer abgelagert. Dann wurde der erste Poly-Si-Film mit Verunreinigungen bzw. Frematomen dotiert, um dessen Widerstand zu verringern. Alternativ kann ein dotierte Poly-Si-Film, welcher Verunreinigungen enthält, auf dem Wafer abgelagert werden, um den ersten Poly-Si-Film mit einem niedrigen Widerstand zu erhalten. Ein Photoresist 30 mit einem Muster, welches die Muster der Gate-Elektroden 31 und 32 definiert bzw festlegt, wurde auf dem ersten Poly-Si-Film ausgebildet und der erste Poly-Si-Film wurde geätzt unter Verwendung des Photoresists 30 als eine Maske, um die Gate-Elektroden 31 und 32 auszubilden (Fig. 4).
- Ein Photoresist 33 wurde ausgebildet und, wie in Fig. 5 gezeigt, gemustert. Unter Verwendung dieses gemusterten Photoresists 33 als eine Maske wurde Bor in den Trennbereich dotiert zum Trennen des Bipolar-Transistors VBT von anderen Elementen (nicht gezeigt) und ebenso in dem Basisbereich des Bipolar-Transistors VBT durch eine Ionenimplantationstecbnik. Demzufolge wurden die P-Basis-Diffusionsbereiche 34 und die P&spplus;-Diffusionsbereiche 35 ausgebildet (Fig. 5).
- Dann wurde der SiO&sub2;-Film 36 (Dicke: 100 nm), welcher der erste Ablagerungsfilm ist, über dem Wafer ausgebildet unter Verwendung der LPCVD-(Low Pressure Chemical Vapor Deposition: chemische Dampfablagerung bei niedrigem Druck)-Technik. Nachdem ein Photoresist 37 mit einem Muster für das Emitter-Diffusionsfenster 38 auf dem SiO&sub2;-Film 36 ausgebildet wurde, wurden die SiO&sub2;-Filme 36 und 27 geätzt unter Verwendung des Photoresists 37 als eine Maske, um das Emitter-Diffusionsfenster 36 auszubilden (Fig. 6).
- Um den dünnen natürlichen Oxidfilm auf der Oberfläche des P-Basisbereiches 34 zu entfernen, welcher in dem Emitter-Diffusionsfenster 38 freiliegend bzw. freigelegt ist, wurde der Wafer in ein geeignetes HF-Ätzmittel für einen vorherbestimmten Zeitraum eingetaucht.
- Ein zweiter Poly-Si-Film, welcher als die Emitter-Elektrode 40 des Bipolar-Transistors VBT dient, wurde auf dem Wafer abgelagert und dann mit As dotiert unter Verwendung einer Ionenimplantationstechnik. Danach wurde der Wafer wärmebehandelt oder geglüht, so daß ein Bereich des P-Basis-Diffusionsbereiches 34 mit As dotiert wurde von dem As-dotierten zweiten Poly-Si-Film durch das Emitter-Diffusionsfenster 38, wodurch der N&spplus;-Emitter-Diffusionsbereich 39 in dem P-Basis-Diffusionsbereich 34 ausgebildet wurde. Ein Photoresist (nicht gezeigt) mit einem Muster, welches die Emitter-Elektrode 40 definiert, wurde auf dem zweiten Poly-Si-Film ausgebildet. Nachfolgend wurde durch Ätzen des zweiten Poly-Si-Films, unter Verwendung des Photoresists als eine Maske, die Emitter-Elektrode 40 über einem Bereich ausgebildet, welcher den Bereich einschließt, in welchem das Emitter-Diffusionsfenster 38 ausgebildet wurde, und breiter als das Emitter-Diffusionsfenster 38 (Fig. 7). Alternativ kann der N&spplus;-Emitter-Diffusionsbereich 39 durch Dotieren mit As mit der Ionenimplantationstechnik auf der Oberfläche des P-Basis-Diffusionsbereiches 34 ausgebildet werden, welche in dem Emitter-Diffusionsfenster 38 freigelegt bzw. freiliegend ist, vor dem Ablagem des zweiten Poly-Si-Films.
- Bei dieser Ausführungsform wurde der MOS-Transistorbereich mit dem SiO&sub2;-Film (dem ersten Ablagerungsfilm) 36 bedeckt, während den Schritten des Ausbildens des Emitter- Diffusionsfensters 38, des Ablagerns des zweiten Poly-Si-Films und des Ausbildens der Emitter-Elektrode 40. Deshalb wurde der MOS-Transistorbereich nicht mit P-Typ- Verunreinigungen von dem P-Basis-Diffusionsbereich 34 verunreinigt, welcher in dem Emitter-Diffusionsfenster 38 freiliegend ist. Weil der Gate-Oxid-Film 29 mit dem ersten Ablagerungsfilm oder dem SiO&sub2;-Film 36 bedeckt wurde, wurde des weiteren der Gate- Oxid-Film 29 davon abgehalten, geätzt zu werden, bei dem Schritt des Entfernens des natürlichen Oxids, welches auf dem P-Basisbereich 34 vorliegt. Entsprechend gab es keine ungünstige Verschlechterung der Transistoreigenschaften des Bauelements, welche sonst aus der Verringerung der Dicke des Gate-Oxid-Films 29 oder der Ausbildung von Pin- bzw. Stiftlöchern in dem Gate-Oxid-Film 29 entstehen könnten. Es gab keine mögliche Verschlechterung der Spannungsfestigkeit (dielectric strength) zwischen der Emitter-Elektrode 40 und dem P-Basisbereich 34 mit dem Ergebnis, daß kein Leckstrom dazwischen fließt.
- Dann wurde der zweite Ablagerungsfilm oder SiO&sub2;-Film 41 (mit einer Dicke von 150 nm) über der gesamten Oberfläche des Wafers abgelagert (Fig. 8).
- Die SiO&sub2;-Filme 41, 36 und 29 wurde aufeinanderfolgend bzw. sequentiell weggeätzt unter Verwendung der anisotropen Ätztechik, um die Oberfläche der epitaktischen Schicht 20E freizulegen (Fig. 9). Bei diesem Ätzverfahren war es erforderlich, die Oberfläche der epitaktischen Schicht 20E in den Source- und Drain-Bereichen der MOS-Transistoren PMT und NMT freizulegen, es war jedoch nicht nötig, die SiO&sub2;- Filme vollständig auf der epitaktischen Oberfläche 20E in dem Bipolar-Transistorbereich zu entfernen. Größere Bereiche der SiO&sub2;-Filme 41, 36 und 29 wurden durch das anisotrope Ätzen entfernt, jedoch blieben die Bereiche der SiO&sub2;-Filme 41 und 36 auf den Seiten der Gate-Elektroden 31 und 32 zurück, um die Seitenwand-Abstandsstücke 80 auszubilden (250 nm dick). Unter der Emitter-Elektrode 40 verblieb der SiO&sub2;-Film (mit einer Dicke von 100 nm) 36 und bei den Seiten der Emitter-Elektrode 40 wurden die Seitenwand-Abstandsstücke (150 nm dick) ausgebildet, welche aus dem SiO&sub2;-Film 41 bestehen.
- Wie in Fig. 10 gezeigt, wurde dann ein Photoresist 42 ausgebildet, um die Bereiche abzudecken, wo der N-Kanal-MOS-Transistor NMT nicht ausgebildet wurde. Unter Verwendung des Photoresists 42 und der Gate-Elektrode 32 als Masken wurde As in die bestimmten Bereiche in der P-Wanne 24 durch die Ionenimplantationstechnik implantiert. Auf diese Art wurden die N&spplus;-Diffusionsbereiche 43, welche jeweils als Source und Drain des N-Kanal-MOS-Transistors NMT dienen, in einer selbstjustierenden bzw. selbstausrichtenden Art in bezug auf die Gate-Elektrode 32 ausgebildet, welche die Seitenwand-Abstandsstücke 80 auf deren Seiten aufweist. Unmittelbar nach dem Ionenimplantationsverfahren war der Abstand zwischen dem N&spplus;-Diffusionsbereich 43 als die Soure und dem einen als die Drain größer um bzw. durch die Dicken der Seitenwand- Abstandsstücke, als die Breite der Gate-Elektrode 32, aufgrund des Vorliegens der Seitenwand-Abstandsstücke 80. Deshalb waren, selbst wenn die N&spplus;-Diffusionsbereiche 43 lateral bzw. quer ausgedehnt waren, als ein Ergebnis der Wärmebehandlung oder des später beschriebenen Glühens, die N&spplus;-Bereiche 43 daran gehindert, in den Bereich der P-Wanne 24 einzudringen, welcher unmittelbar unter der Gate-Elektrode 32 ist, mit dem Ergebnis einer kleinen oder keiner Verschlechterung der Transistoreigenschaften des erhaltenen N-Kanal-MOS-Transistors NMT.
- Wie in Fig. 11 gezeigt, wurde ein Photoresist 44 ausgebildet, um die bestimmten Bereiche des Wafers zu bedecken. Unter Verwendung des Photoresists 44, der Gate- Elektrode 31 und der Emitter-Elektrode 40 als Masken wurde Bor in die N-Wanne 23, den P-Basis-Diffusionsbereich 34 und die P-Diffusionsbereiche 35 implantiert durch die Ionenimplantationstechnik, wodurch die P&spplus;-Diffusionsbereiche 45 und der P&spplus; externe bzw. äußere Basis-Diffusionsbereich 46 ausgebildet wurden und die Konzentration der P&spplus;-Diffusionsbereiche 35 wurde höher für die Trennung der Elemente gemacht. Die P&spplus;- Diffusionsbereiche 45, welche jeweils als Source und Drain des P-Kanal-MOS-Transistors PMT dienen, wurden in einer selbstjustierenden bzw. selbstausrichtenden Art in bezug auf die Gate-Elektrode 31 ausgebildet, welche die Seitenwand-Abstandsstücke 80 auf deren Seiten aufweist. Auf die gleiche Art, wie oben beschrieben, war unmittelbar nach dem Ionenimplantationsverfahren der Abstand zwischen dem P&spplus;-Diffusionsbereich 45 als die Source und dem einen als Drain größer um die Dicke der Seitenwand- Abstandsstücke, als die Breite der Gate-Elektrode 31, aufgrund des Vorliegens der Seitenwand-Abstandsstücke 80. Deshalb waren die P&spplus;-Diffusionsbereiche 45 daran gehindert, in den Bereich der N-Wanne 23 einzutreten, welche unmittelbar unter der Gate-Elektrode ist, selbst wenn die P&spplus;-Diffusionsbereiche 45 lateral bzw. seitlich ausgedehnt waren, als ein Ergebnis der unten beschriebenen Hitzebehandlung oder des Glühens, mit dem Ergebnis von einer kleinen oder keiner Verschlechterung der Transistoreigenschaften des P-Kanal-MOS-Transistors PMT.
- Weil die SiO&sub2;-Filme 36 und 27 unter der Emitter-Elektrode 40 angeordnet waren, und die Seitenwand-Abstandsstücke bestehend aus dem SiO&sub2;-Film 41 auf den Seiten der Emitter-Elektrode 40 angeordnet waren, wurde Bor in den P-aktiven Basis-Diffusionsbereich 34 implantiert, welcher entfernt von dem Emitter-Diffusionsbereich 39 angeordnet ist. Demzufolge wurden die P&spplus;-externen bzw. äußeren Basis-Diffusionsbereiche 46 mit einem geringen Widerstand in bestimmten bzw. spezifischen Bereichen innerhalb des P-aktiven Basisbereichs 34 ausgebildet in einem selbstausrichtenden Verhältnis in bezug auf beide, die Emitter-Elektrode 40 und den N&spplus;-Emitter-Diffusionsbereich 39. Aufgrund der Existenz der P&spplus;-äußeren Basis-Diffusionsbereiche 46, welche einen geringen Widerstand aufweisen, wurde eine erhebliche Verbesserung bei den Transistoreigenschaften des erhaltenen vertikalen NPN-Bipolar-Transistors VBT erzielt.
- Danach wurden der Si&sub3;N&sub4;-Film 48 und der BPSG-Film 49 auf dem Wafer abgelagert und dann wurde der Wafer geglüht, wodurch die Oberfläche des BPSG-Films 49 geglättet wurde. Als ein Ergebnis dieser Wärmebehandlung dehnten sich die N&spplus;-Diffusionsbereiche 43 und die P&spplus;-Diffusionsbereiche 45 lateral bzw. seitlich aus, um etwas unter die Seitenwand-Abstandsstücke 38 für die Gate-Elektroden 31 und 32 (d.h. die SiO&sub2;-Filme 36 und 41) einzudringen, wie in den Fig. 1C und 1D gezeigt. Die Kontaktfenster 70, 71, 72 und 73 wurden in dem Si&sub3;N&sub4;-Film 48 und dem BPSG-Film 49 geöffnet, und die Metallverdrahtungsschicht 50 wurde auf dem BPSG-Film 49 ausgebildet. Auf diese Art wurde der Bi-CMOS von Fig. 1A erhalten.
- Gemäß dem oben beschriebenen Verfahren wurden die Seitenwand-Abstandsstücke 80, bestehend aus den ersten und zweiten Ablagerungsfilmen 36 und 41, auf den Seiten der Gate-Elektroden 31 und 32 der MOS-Transistoren ausgebildet. Des weiteren wurde der erste Ablagerungsfilm 36 unter der Emitter-Elektrode 40 des vertikalen Bipolar-Transistors ausgebildet und die Seitenwand-Abstandsstücke, bestehend aus dem zweiten Ablagerungsfilm 41, wurden auf den Seiten der Emitter-Elektrode 40 ausgebildet. Durch Einstellen bzw. Anpassen der Dicke des ersten Ablagerungsfilms 36 kann der Grad des Pegel- bzw. Niveau-Unterschieds, welcher in einem Bereich des ersten Ablagerungsfilms 36 erscheint, in welchern das Emitter-Diffusionsfenster 38 ausgebildet ist, so gemäßigt bzw. angemessen eingestellt werden, daß die Emitter-Elektrode 15 daran gehindert wird, bei einem Bereich von der Verbindung losgelöst zu werden, welche einen solchen Niveau-Unterschied umfaßt. Die notwendige Isolierung zwischen der Emitter-Elektrode 40 und der epitaktischen Schicht 20E kann frei wählbar erzielt werden durch Anpassen bzw. Einstellen der Dicke des ersten Ablagerungsfilms 36. Des weiteren kann die Dicke der Seitenwand-Abstandsstücke für die Gate-Elektroden 31 und 32 frei bestimmt werden durch Einstellen der Dicke der ersten und zweiten Ablagerungsfilme 36 und 41.
- Bei dem oben beschriebenen Verfahren, wie in den Fig. 6 und 7 gezeigt, wurde jeder MOS-Transistorbereich mit dem ersten Ablagerungsfilm oder SiO&sub2;-Film 36 bedeckt während der Schritte des Ausbildens des Emitter-Diffusionsfensters 38, Ablagern des zweiten Poly-Si-Films 41, und Ausbilden der Emitter-Elektrode 40. Deshalb wurden die MOS-Transistorbereiche nicht mit P-Typ-Verunreinigungen von dem P&spplus;-Basis-Diffusionsbereich 34 verunreinigt, welcher in dem Emitter-Diffusionsfenster 38 freigelegt ist.
- Weil der Gate-Oxid-Film 29 mit dem ersten Ablagerungsfilm oder SiO&sub2;-Film 36 bedeckt war, wurde der Gate-Oxid-Film 29 nicht geätzt, wenn das natürliche Oxid, welches auf dem P-Basisbereich 34 vorliegt und durch das Emitter-Diffusionsfenster 38 freiliegt, durch Ätzen entfernt wurde. Deshalb wurde jede Abnahme der Dicke des Gate-Oxid-Films 29 und die Ausbildung von Pin- bzw. Stiftlöchern in dem Gate-Oxid- Film 29 daran gehindert, aufzutreten, was dazu führt, daß die gewunschten Transistoreigenschaften des Bi-CMOS erhalten wurden. Des weiteren verschlechterte sich die Spannungsfestigkeit zwischen der Emitter-Elektrode 40 und dem P-Basisbereich 34 nicht, so daß kein Leckstrom zwischen der Emitter-Elektrode 40 und dem P-Basisbereich 34 floß.
- Ein anderer Bi-CMOS, welcher unter Verwendung eines Verfahrens gemäß Anspruch 1 ausgebildet wurde, ist in Fig. 12A gezeigt. Die Fig. 12B bis 12D veranschaulichen jeweils einen vertikalen NPN-Bipolar-Transistor VBT, einen P-Kanal-MOS-Transistor PMT und einen N-Kanal-MOS-Transistor NMT des Bi-CMOS von Fig. 12A. Bei dieser Ausführungsform sind Seitenwand-Abstandsstücke bestehend aus einem Ablagerungsfilm 60 auf den Seiten der Gate-Elektroden 31 und 32 der MOS-Transistoren ausgebildet und der Ablagerungsfilm 60 ist auch unter einer Emitter-Elektrode 64 des vertikalen NPN-Bipolartransistors ausgebildet.
- Unter Bezugnahme auf die Fig. 13 bis 15 wird ein Verfahren zur Herstellung des Bi- CMOS der Ausführungsform beschrieben. Die Schritte, welche unter Bezugnahme auf die Fig. 2 bis 5 in Beispiel 1 veranschaulicht sind, wurden wiederholt, um einen Wafer zu erhalten mit einer Querschnittsanordnung, wie in Fig. 5 gezeigt.
- Dann wurde ein Ablagerungsfilm oder SiO&sub2;-Film 60 mit einer Dicke von 250 nm auf der gesamten Oberfläche des Wafers abgelagert unter Verwendung der LPCVD-Technik. Nachdem ein Photoresist 61 mit einem Muster für das Emitter-Diffusionsfenster 62 auf dem SiO&sub2;-Film 60 ausgebildet wurde, wurden die SiO&sub2;-Filme 60 und 27 geätzt unter Verwendung des Photoresists 61 als eine Maske, um das Emitter-Diffusionsfenster 62 auszubilden (Fig. 13).
- Um einen dünnen natürlichen Oxidfilm auf der Oberfläche des P-Basisbereichs 34 zu entfernen, welcher in dem Emitter-Diffusionsfenster 62 freiliegend ist, wurde der Wafer in ein geeignetes HF-Ätzmittel für einen vorherbestimmten Zeitraum eingetaucht.
- Ein zweitern Poly-Si-Film, welcher als die Emitter-Elektrode 64 des Bipolar-Transistors VBT dient, wurde auf dem Wafer abgelagert und dann mit As dotiert durch die Ionenimplantationstechnik. Danach wurde der Wafer wärmebehandelt, um einen N&spplus;-Emitter- Diffusionsbereich 63 in dem P-Basisbereich 34 auszubilden. Ein Photoresist (nicht gezeigt) mit einem Muster, welches die Emitter-Elektrode 64 definiert, wurde auf dem zweiten Poly-Si-Film ausgebildet. Nachfolgend wurde durch Ätzen des zweiten Poly-Si- Films unter Verwendung des Photoresists als eine Maske, die Emitter-Elektrode 64 über einem Bereich ausgebildet, umfassend den Bereich, in welchem das Emitter-Diffusionsfenster 62 ausgebildet wurde, und breiter als das Emitter-Diffusionsfenster 62 (Fig. 14).
- Die SiO&sub2;-Filme 60 und 29 wurden aufeinanderfolgend bzw. sequentiell weggeätzt unter Verwendung der anisotropen Ätztechnik, um die Oberfläche der epitaktischen Schicht 20E freizulegen (Fig. 15). Größere Bereiche der SiO&sub2;-Filme 60 und 29 wurden durch das anisotrope Ätzen entfernt, jedoch verblieben die Bereiche des SiO&sub2;-Films 60 auf den Seiten der Gate-Elektroden 31 und 32, um die Seitenwand-Abstandsstücke auszubilden (250 nm breit). Unter den Seitenbereichen der Emitter-Elektrode 64 verblieb der SiO&sub2;-Film 60 (100 nm dick).
- Danach wurden die Schritte, welche unter Bezugnahme auf die Fig. 10 und 11 veranschaulicht sind, wiederholt, um den Bi-CMOS dieser Ausführungsform zu erhalten.
- Bei der Ausführungsform, wie in den Fig. 13 und 14 gezeigt, wurde jeder MOS-Transistorbereich mit dem Ablagerungsfilm oder SiO&sub2;-Film 60 während der Schritte des Ausbildens des Emitter-Diffusionsfensters 62, des Ablagerns des zweiten Poly-Si-Films und des Ausbildens der Emitter-Elektrode 64, bedeckt. Deshalb wurden die MOS- Transistorbereiche nicht mit P-Typ-Verunreinigungen aus dem P-Basis-Diffusionsbereich 34 verunreinigt bzw. kontaminiert, welcher in dem Emitter-Diffusionsfenster 62 freiliegend bzw. freigelegt ist.
- Weil der Gate-Oxid-Film 29 mit dem Ablagerungsfilm oder SiO&sub2;-Film 60 bedeckt war, wurde der Gate-Oxid-Film 29 nicht geätzt, wenn das natürliche Oxid, welches auf dem P-Basisbereich 34 vorliegt und durch das Emitter-Diffusionsfenster 62 freiliegend ist, durch Ätzen entfernt wurde. Deshalb wurde jede Abnahme der Dicke des Gate-Oxid- Films 29 und das Ausbilden von Pin- bzw. Stiftlöchern in dem Gate-Oxid-Film 29 dran gehindert, aufzutreten, was dazu führt, daß die gewünschten Transistoreigenschaften des Bi-CMOS erhalten wurden. Des weiteren verschlechterte sich die Spannungsfestigkeit zwischen der Emitter-Elektrode 64 und die P-Basisbereich 34 nicht, so daß kein Leckstrom zwischen der Emitter-Elektrode 64 und dem P-Basisbereich 34 fließt.
- Gemäß dieser Ausführungsform kann die Dicke der Seitenwand-Abstandsstücke für die Gate-Elektroden 31 und 32 frei ausgewählt werden durch Einstellen der Dicke des Ablagerungsfilms 60, wodurch das gesamte Herstellungsverfahren vereinfacht wird.
- Bei den oben beschriebenen Ausführungsformen sind die Gate-Elektrode, die Emitter- Elektrode und der die Basisbreite definierende Bereich aus Poly-Si hergestellt, jedoch können diese Elemente aus anderen Materialien gefertigt werden, wie hitzebeständige bzw. feuerfeste Metalle (z.B. Wolfram) und amorphes Si. Des weiteren sind diese Elemente durch einen Film aus Poly-Si strukturiert, jedoch können diese andere Strukturen aufweisen, wie eine Poly-Seiten-Struktur (polyside) mit einem unteren Film aus Poly-Si und einem oberen Film aus hitzebeständigem Silizid.
- Die Bi-CMOS der oben beschriebenen Ausführungsform weisen eine Struktur auf, bei welcher ein P-Substrat, eine N-epitaktische Schicht und eine Zwillings-(P und N)- Wanne ausgebildet wurden. Gemäß dieser Erfindung kann jedoch das Halbleiterbauelement eine andere Struktur aufweisen, wie z.B. solche mit einem P-Substrat, einer P- epitaktischen Schicht und einer Zwillingswanne; einem P-Substrat, einer N-epitaktischen Schicht und einer P-Wanne; oder einem P-Substrat und einer N-Wanne ohne eine epitaktische Schicht.
- Bezüglich der Dicke der Ablagerungsfilme ist es natürlich möglich, Werte zu verwenden, welche von denjenigen verschieden sind, welche bei den vorangehenden Ausführungsformen verwendet wurden.
Claims (2)
1. Verfahren zur Herstellung eines Halbleiterbauteils bzw. Halbleiterbauelements mit
mindestens einem vertikalen bipolaren Transistor (VBT) und mindestens einem
MOS-Transistor (PMT, NMT), wobei der Bipolar- und der MOS-Transistor (VBT,
PMT, NMT) auf einem Halbleitersubstrat ausgebildet sind bzw. werden mit den
Schritten:
a) Ausbilden eines Gate-Oxidfilms (29) zumindest in einem
MOS-Transistorbereich auf einer Hauptoberfläche des Halbleitersubstrats;
b) Ausbilden eines Oxidfilms (27) zumindest in einem Bipolar-Transistorbereich
auf der Hauptoberfläche des Halbleitersubstrats;
c) Ausbilden einer Gate-Elektrode (31, 32) des MOS-Transistors (PMT, NMT)
auf dem Gate-Oxidfilm (29), wobei die Gate-Elektrode (31, 32) aus einem
ersten leitfähigen Dünnfilm hergestellt ist;
d) Ausbilden eines Ablagerungsfilms (60) über dem Substrat, so daß der
Ablagerungsfilms auf dem Oxidfilm (27) und auf der Gate-Elektrode (31, 32)
angeordnet ist;
e) Ätzen des Ablagerungsfilms und des darunterliegenden Oxidfilms zumindest
in dem Bipolar-Transistorbereich (VBT), um ein Emitterdiffusionsfenster (62)
auszubilden;
f) Ausbilden einer Emitterelektrode (64) des Bipolar-Transistors (VBT) über
dem Emitterdiffusionsfenster (62), wobei die Emitterelektrode aus einem
zweiten leitfähigen Dünnfilm hergestellt wird bzw. ist und eine größere
Größe aufweist als das Emitterdiffusionsfenster; und
g) Weiterätzen des Ablagerungsfilms unter Verwendung einer anisotropen
Trockenätztechnik, um Seitenwandbeabstandungen bzw. -Abstandsbereiche
(60) auf den Seiten der Gate-Elektrode auszubilden, wobei die
Seitenwandabstandsbereiche aus dem Ablagerungsfilm hergestellt sind, und um den
Ablagerungsfilm unter der Emitterelektrode zu belassen, welche so
angeordnet ist, daß sie eine Ätzmaske ist;
h) Ausbilden eines Isolationsfilms (48), um den vertikalen Bipolar-Transistor
(VBT) und den MOS-Transistor (PMT, NMT) abzudecken bzw. zu bedecken.
2. Verfahren zur Herstellung eines Halbleiterbauteils bzw. Halbleiterbauelements mit
mindestens einem vertikalen bipolaren Transistor (VBT) und mindestens einem
MOS-Transistor (PMT, NMT), wobei der Bipolar- und der MOS-Transistor (VBT,
PMT, NMT) auf einem Halbleitersubstrat ausgebildet sind bzw. werden mit den
Schritten:
a) Ausbilden eines Oxidfilms (27) zumindest in einem Bipolar-Transistorbereich
auf der Hauptoberfläche des Halbleitersubstrats sowie Ausbilden eines Gate-
Oxidfilms (29) zumindest in einem MOS-Transistorbereich auf der
Hauptoberfläche des Halbleitersubstrats;
b) Ausbilden einer Gate-Elektrode (31, 32) des MOS-Transistors (PMT, NMT)
auf dem Gate-Oxidfilm, wobei die Gate-Elektrode (31, 32) aus einem ersten
leitfähigen Dünnfilm hergestellt ist;
c) Ausbilden eines ersten Ablagerungsfilms (36) über dem Halbleitersubstrat,
so daß der erste Ablagerungsfilm auf der Gate-Elektrode und auf dem
Oxidfilm (27) angeordnet ist;
d) Ätzen des ersten Ablagerungsfilms (36) und des darunterliegenden Oxidfilms
zumindest in einem Bipolar-Transistorbereich (VBT), um ein
Emitterdiffusionsfenster (38) auszubilden;
e) Ausbilden einer Emitterelektrode (40) des Bipolar-Transistors (VBT) über
dem Emitterdiffusionsfenster (38), wobei die Emitterelektrode (40) aus einem
zweiten leitfähigen Dünnfilm hergestellt wird bzw. ist und eine größere
Größe aufweist als das Emitterdiffusionsfenster (38);
f) Ausbilden eines zweiten Ablagerungsfilms (41) über dem Halbleitersubstrat;
und
g) Weiterätzen der ersten und zweiten Ablagerungsfilms (36, 41) unter
Verwendung der anisotropen Trockenätztechnik, um erste
Seitenwandabstandsbereiche (36, 41, 80) auf den Seiten der Gate-Elektrode (31)
auszubilden, wobei die ersten Seitenwandabstandsbereiche (36, 41, 80) aus
den ersten (36) und zweiten Ablagerungsfilmen (41) hergestellt sind, um den
ersten horizontalen bzw. waagrechten Ablagerungsfilm (36) unter der
Emitterelektrode (40) unbeeinflußt bzw. ungeätzt zu belassen, und um
zweitens Seitenwandabstandsbereiche (41) auf den Seiten der Emitterelektrode
(40) auszubilden, wobei die zweiten Seitenwandabstandsbereiche (41) aus
dem zweiten Ablagerungsfilm (41) hergestellt sind.
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