DE69214339T2 - Struktur und Verfahren für die Bildung selbstjustierender Kontakte - Google Patents

Struktur und Verfahren für die Bildung selbstjustierender Kontakte

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Description

  • Die vorliegende Erfindung bezieht sich allgemein auf die Herstellung von integrierten Halbleiterschaltungen, und insbesondere auf ein Verfahren zur Ausbildung von Zwischenverbindungen bzw. Verbindungen und Kontakten oder Anschlüssen an untere leitende Schichten, und die dadurch ausgebildeten Strukturen.
  • Beim Herabsetzen der Abmessungen der Strukturen von integrierten Halbleiterschaltungen wird einer strengen Einschränkung im Hinblick auf die Ausrichtung bzw. Justierung von Kontaktmustern und Anschlüssen bzw. Zwischenverbindungen begegnet. Eine Fehljustierung des Anschlußleitermusters im Hinblick auf das Kontaktmuster kann den tatsächlichen Kontaktbereich begleitet von einem stark erhöhten Kontaktwiderstand ganz erheblich verringern. Um die mögliche Fehljustierung auszugleichen, werden typischerweise die Abmessungen der Zwischenleitungen an dem Kontaktbereich vergrößert, um ein vollständiges Überlappen mit der Kontaktöffnung auch in dem Fall einer maximalen Fehljustierung sicherzustellen. Dies verringert die Dichte der Einrichtungen auf der Schaltung.
  • Polykristallines Silizium wird typischerweise für die unteren Niveaus bzw. Ebenen der Zwischenverbindungen bzw. -anschlüsse verwendet. Polykristall ines Silizium ist während späterer Verfahrensschritte bei hohen Temperaturen relativ widerstandsfähig und haftet an darunterliegenden Schichten gut. Jedoch hat die Verwendung von polykristallinem Silizium einige Nachteile. Selbst wenn es stark mit Verunreinigungen dotiert ist, ist der Widerstand von polykristallinem Silizium üblicherweise zu hoch, um als eine leitende Zwischenverbindungsschicht bzw. -anschlußschicht zweckmäßig zu sein. Diesem Problem wird üblicherweise abgeholfen, indem eine Schicht eines hochschmelzenden Metallsilicids über dem polykristallinen Silizium ausgebildet wird. Diese Silicidschicht weist einen relativ niedrigen Widerstand auf und wird zu dem Primärpfad des Stromflusses durch die Zwischenverbindungsbzw. -anschlußschicht.
  • Obwohl der Zwischenverbindungs- bzw. -anschlußwiderstand durch die Silicidierung der polykristallinen Siliziumzwischenverbindung bzw. -anschlusses verringert wird, werden die Komplexitäten des Verfahrens aufgrund des Erfordernisses, sowohl die Silicidschicht als auch das darunterliegende polykristalline Silizium zu ätzen, erhöht, wenn die Anschlußsignalleitungen festgelegt werden. Ein derartiges Ätzen des zweischichtigen Films ist allgemein schwieriger, wie das Ätzen eines Einzelfilmtyps, wie etwa polykristallines Silizium.
  • Ein anderes Problem mit dem üblichen Versuch der Zwischenverbindung bzw. des Anschlusses mit Silicidierung ist, daß der tatsächliche Kontakt zwischen der Anschlußschicht und dem darunterliegenden Substrat oder tieferen Zwischenverbindungs- bzw. -anschlußschichten nur durch das polykristalline Silizium in der oberen Anschlußschicht hergestellt wird. Folglich steigert das polykristalline Silizium den Widerstand des Kontakts. Zusätzlich neigt eine dünne Schicht aus Oxid dazu, auf dem freigelegten Silizium an dem Boden der Kontaktöffnung zu wachsen, bevor die darüberliegende polykristalline Siliziumschicht abgeschieden wird. Wenn ein Metall unmittelbar in einem Kontakt abgeschieden wird, neigt die Rekombination des Sauerstoffs mit dem Metall dazu, den Kontaktwiderstand zu verringern. Anders als die Abscheidung eines Metalls in einem Kontakt neigt die Abscheidung der darüberliegenden polykristallinen Siliziumschicht nicht dazu, die dünne Oxidschicht zu entfernen. Folglich neigen die Kontaktwiderstände dazu, höher zu werden, als die Widerstände, die durch den verbleibenden Abschnitt der Anschluß- bzw. Zwischenverbindungsschicht bewirkt werden.
  • Ein zusätzliches Problem, das in Betracht zu ziehen ist, wenn das polykristalline Silizium über einem Kontakt abgeschieden wird, ist, daß ein demodulierender bzw. gleichrichtender P-N-Kontakt ausgebildet wird, wenn die leitenden Arten der zwei leitenden Schichten nicht die gleichen sind. Bei einigen Beispielen kann dieser Kontakt nicht nachteilig sein, jedoch wird in den meisten Fällen ein richtiger ohmischer Kontakt erforderlich sein. In CMOS-Schaltungen, in denen eine einzige Zwischenverbindungs- bzw. -anschlußleitung sowohl zu dem P-Typ- und dem N- Typ-Substrat einem Kontakt herstellen muß, müssen weitere Maßnahmen ergriffen werden, um sicherzustellen, daß keine gleichgerichteten bzw. rektifizierenden Kontakte ausgebildet werden. Zum Beispiel ist es ein Versuch, die Zwischenkontakt- bzw. Anschlußschicht mit Verunreinigungen sowohl vom P-Typ als auch vom N-Typ zu dotieren, wobei die zutreffenden Typen nahe den zutreffenden Kontakten lokalisiert werden, und die gesamte Zwischenverbindungs- bzw. -anschlußschicht wird mit einer Metallsilicidschicht angebracht bzw. verbunden. Dies - bewirkt, daß der Kontakt, der nur in der Anschlußschicht ausgebildet ist, durch die Silicidschicht kurzgeschlossen wird, führt jedoch zu einer zusätzlichen Verkomplizierung und zu zusätzlichen Maskierungsschritten in dem Herstellungsverfahren.
  • Die US-A-4,874,719 und die US-A-4,966,864 offenbaren Mittel zur Ausbildung von Kontakten bzw. Anschlüssen in integrierten Schaltungen.
  • Es wäre wünschenswert, eine Technik zur Ausbildung von integrierten Schaltungen zur Verfügung zu stellen, die sich den verschiedenen oben beschriebenen Problemen widmet. Es wäre wünschenswert, ein Verfahren und eine Struktur zur Verfügung zu stellen, die den Zwischenverbindungswiderstand, den Kontaktwiderstand und Justierungsüberlegungen bzw -bedenken minimiert.
  • Es ist deshalb eine Aufgabe der vorliegenden Erfindung, ein Verfahren und eine sich ergebende Struktur zur Verfügung zu stellen, um Kontakte und Zwischenverbindungsleitungen auf einer integrierten Halb leiterstruktur zur Verfügung zu stellen.
  • Es ist eine andere Aufgabe der vorliegenden Erfindung, ein solches Verfahren und eine solche Struktur zur Verfügung zu stellen, die eine gute Qualität, Kontakte mit niedrigem Widerstand und niedrige Zwischenverbindungswiderstande ergeben.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein solches Verfahren und eine solche Struktur zur Verfügung zu stellen, die vollkommen selbstjustierend sind, und die Überlappungserfordernisse für Kontakte minimieren.
  • Gemäß einem Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren zum Ausbilden eines Kontakts für eine integrierte Schaltung zur Verfügung gestellt, das die Schritte aufweist, daß eine erste isolierende Schicht über der integrierten Schaltung ausgebildet wird, eine erste polykristalline Siliziumschicht über der ersten isolierenden Schicht ausgebildet wird, die erste polykristalline Siliziumschicht mit einem Muster versehen wird, um eine erste Zwischenverbindungsschicht bzw. Zwischenanschlußschicht festzulegen, eine zweite isolierende Schicht über der integrierten Schaltung ausgebildet wird, eine zweite polykristall ine 5 il iziumschicht über der zweiten isolierenden Schicht ausgebildet wird, die zweite polykristalline Siliziumschicht mit einem Muster versehen wird, um eine zweite Zwischenverbindungs- bzw. Zwischenanschlußschicht festzulegen, eine Maskierungssch icht über der integrierten Schaltung abgeschieden wird und die Maskierungsschicht mit einem Muster versehen wird, um einen Ort bzw. Platz für eine Öffnung festzulegen, die vorzunehmen ist, in dem sich ein Abschnitt der ersten und der zweiten Zwischenverbindungs- bzw. Zwischenanschlußschichten in den Ort bzw. Platz für die Öffnung erstrecken wobei die Öffnung durch die erste und die zweite Isolierschicht ausgebildet werden, um leitende Bereiche unter der ersten isolierenden Schicht und einem Abschnitt der ersten Zwischenverbindungs- bzw. Zwischenanschlußschicht freizulegen, wobei selektiv eine metallische leitende Schicht über der integrierten Schaltung abgeschieden wird, so daß ein metallischer Leiter auf den freigelegten Abschnitten in der Öffnung den Abschnitt der ersten Zwischenverbindungs- bzw. Zwischenanschlußschicht, die in der Öffnung freigelegt ist, und die zweite Zwischenverbindungs- bzw. Zwischenanschlußsch ich t bildet, wobei der metallische Leiter auf der zweiten Zwischenverbindungs- bzw. Zwischenanschlußschicht in dem Bereich ausgebildet wird, der durch die Öffnung festgelegt wird, und sich auch auf die zweite Zwischenverbindungs- bzw. Zwischenanschlußschicht unter dem Bereich erstreckt, der durch die Öffnung festgelegt ist, wobei der metallische Leiter einen gemeinsamen leitenden Kontakt zwischen den leitenden Bereichen und den ersten und zweiten Zwischenverbindungs- bzw. Zwischenanschlußschichten ausbildet.
  • Gemäß einem anderen Gesichtspunkt der vorliegenden Erfindung wird eine integrierte Schaltungsstruktur zur Verfügung gestellt, die aufweist, eine Einrichtungsschicht, die in sich leitende Bereiche hat, eine isolierende Schicht über der Einrichtungsschicht, wobei die isolierende Schicht Öffnungen darin hat, durch die hindurch ausgewählte leitende Bereiche freigelegt sind, wobei die Öffnungen Seitenwände aufweisen, eine mit einem Muster versehene polykristalline Zwischenverbindungs- bzw. Zwischenanschlußschicht aus Silizium, die über der isolierenden Schicht liegt, und Abschnitte benachbart zu bzw. anschließend an die Öffnungen der isolierenden Schicht aufweist, wobei die mit einem Muster versehene polykristalline Zwischenverbindungs- bzw. Zwischenanschlußschicht aus Silizium einem oberen Bereich und Seitenbereiche hat, und wobei die benachbarten bzw. anschließenden Abschnitte eine Seitenwandausrichtung bzw. -justierung zu einer Öffnungsseitenwand hat und von den leitenden Abschnitten über die isolierende Schicht getrennt sind, wobei metallisch leitende Bereiche in Kontakt zu dem oberen und den Seiten der Zwischenverbindungs- bzw. Anschlußschicht sind und diese bedecken, wobei die metallisch leitenden Bereiche benachbart zu bzw. anschließend an die isolierenden Schichtöffnungen sich in solche Öffnungen erstrecken und diese bedecken, und wobei die Zwischenverbindungs- bzw. Zwischenanschlußschicht und die metallisch leitenden Bereiche leitende Signal leitungen, eine untere isolierende Schicht zwischen der Einrichtungsschicht und der isolierenden Schicht und eine untere mit einem Muster versehene Zwischenverbindungs- bzw. Zwischenanschlußsch icht aus polykristallinem Silizium zwischen der unteren isolierenden Schicht und der isolierenden Schicht festlegen, wobei die Abschnitte der unteren Zwischenverbindungs- bzw. Zwischenanschlußsch icht ebenfalls in den isol ierenden Sch ichtöffnungen freigelegt sind, wodurch die metallisch leitenden Bereiche, die sich in die Öffnungen er strecken, auch einen Kontakt zu den freigelegten Abschnitten der unteren Zwischenverbindungs- bzw. Zwischenanschlußschicht herstellen.
  • Die neuen Merkmale, die als für die Erfindung kennzeichnend anzunehmend sind, werden in den beigefügten Ansprüchen hervorgehoben. Die Erfindung selbst jedoch, wie auch eine bevorzugte Art der Verwendung und deren weitere Aufgaben und Vorteile werden am besten unter Bezugnahme auf die folgende im einzelnen ausgeführte Beschreibung einer illustrativen Ausführungsform zu verstehen sein, wenn diese in Verbindung mit den begleitenden Darstellungen gelesen wird, in denen:
  • Figuren 1 bis 3 einen Verfahrensablauf zur Herstellung von Zwischenverbindungen bzw. Zwischenanschlüssen und Kontakten zeigt, der nicht zu der beanspruchten Erfindung gehört;
  • Figuren 4 bis 6 eine Technik zum Ausbilden von geteilten Kontakten bzw. Anschlüssen zwischen mehreren Zwischenverbindungs- bzw. Zwischenanschlußschichten aus polykristallinem Silizium, und ein Substrat gemäß der vorliegenden Erfindung darstellen;
  • Figuren 7 und 8 zwei alternative Kontakt- bzw. Anschlußstrukturen zeigen, die zum Verständnis der vorliegenden Erfindung nützlich sind;
  • Figur 9 eine ebene Ansicht bzw. Draufsicht eines Abschnittes einer integrierten Schaltung ist, die gemäß der vorliegenden Erfindung ausgebildet ist;
  • Figur 10 eine querschnittliche Ansicht einer Zwischenverbindungsleitung bzw. Zwischenanschlußleitung ist, die zum Verständnis der vorliegenden Erfindung zweckmäßig ist; und
  • Figur 11 eine perspektivische Ansicht eines Kontaktes bzw. Anschlusses mit niedrigem Widerstand ist, die zum Verständnis der vorliegenden Erfindung nützlich ist.
  • Die Verfahrensschritte und die Strukturen, die unten beschrieben sind, bilden keinen vollständigen Verfahrensablauf zur Herstellung integrierter Schaltungen. die vorliegende Erfindung kann in Verbindung mit Herstellungstechniken für integrierte Schaltungen in die Tat umgesetzt werden, die gegenwärtig im Stand der Technik verwendet werden, und nur so viele der allgemein verwendeten Verfahrensschritte werden einbezogen, wie für das Verständnis der vorliegenden Erfindung erforderlich sind. Die Figuren, die Querschnitte von Abschnitten einer integrierten Schaltung während der Herstellung darstellen, sind nicht maßstabsgetreu, sondern sind stattdessen so dargestellt, um die wichtigen Merkmale der Erfindung darzustellen.
  • Bezugnehmend auf Figur 1 enthält ein Substrat 10 einen aktiven Bereich, der als zwischen zwei Feldoxidbereichen 12, 14 liegend festgelegt ist. Der aktive Bereich 10 wird bevorzugt mit Verunreinigungen bzw. Dotierstoffen vom P-Typ oder N- Typ gemäß den bekannten Techniken dotiert. Eine Gateoxidschicht 16 wird über der Oberfläche des Chips aufgewachsen, vorzugsweise zu einer Tiefe von näherungsweise 150 bis 200 Å (10 Å = 1 nm). Da die Feldoxidbereiche 12, 14 wesentlich dicker sind als die Gateoxidschicht 16, wächst auf den Feldoxidbereichen 12, 14 während des Wachstums der Schicht 16 wenig oder kein Oxid.
  • Eine Schicht aus polykristallinem Silizium 18 wird dann über dem Chip abgeschieden und entweder mit Verunreinigungen vom P-Typ oder vom N-Typ dotiert, um ihre Leitfähigkeit zu verbessern. Die polykristalline Siliziumschicht 18 wird dann unter Verwendung einer üblichen photolithographischen Technik mit einem Muster versehen und geätzt, um eine Verbindungs- bzw. Zwischenverbindungsschicht von Signalleitungen auszubilden. Falls Feldeffekttransistoren als Teil einer integrierten Schaltung auszubilden sind, wird die erste Schicht des polykristallinen Siliziums typischerweise verwendet, um, wie im Stand der Technik bekannt, Gateelektroden auszubilden. Dieser in den Figuren 1 bis 3 gezeigte Abschnitt der Schaltung ist nur ein Kontaktbereich, wobei irgendwelche Gateelektroden anderswo auf der Einrichtung ausgebildet sind. Eine Schicht 20 aus Photores ist bzw. Photolack wird dann über der Oberfläche der Einrichtung abgeschieden.
  • Bezugnehmend auf Figur 2 wird die Resistschicht 20 unter Verwendung einer Photolithographie mit einem Muster versehen, um eine Öffnung 22 festzulegen.
  • Eine Gateoxidschicht 16 wird dann unter Verwendung einer Chemie geätzt, die für Oxid über Silizium selektiv ist. Dies erzeugt Kontaktöffnungen 24 zu dem darunterliegenden aktiven Bereich 10. Eine Oxidschicht 16 wird von sämtlichen der Bereichen innerhalb der Öffnung 22 entfernt, die nicht von einem Abschnitt der polykristallinen Siliziumschicht 18 überdeckt sind. Die Justierung oder Ausrichtung der Maske, die zur Festlegung der Öffnung 22 verwendet wird, ist nicht kritisch, solange zumindest ein Abschnitt der polykristall inen Siliziumzwischenverbindungsleitung 18 freigelegt ist.
  • Bezugnehmend auf Figur 3 wird der Photoresist 20 entfernt und eine Schicht aus Wolfram 26 wird über der integrierten Schaltung ausgebildet. Die Wolframschicht 26 wird unter Bedingungen abgeschieden, die sicherstellen, daß sie sich selektiv auf ihr bzw. sich selbst und einer epitaktischen und einem epitaktischen und polykristallinen Silizium abscheidet, vorrangig vor dem Abscheiden auf Siliziumdioxid. Auf diese Technik wird häufig als die selektive Abscheidung von Wolfram bezuggenommen und verschiedene Techniken zur Durchführung dieser Abscheidung sind im Stand der Technik bekannt. Für eine Beschreibung einer bevorzugten Technik zur selektiven Abscheidung von Wolfram auf einer integrierten Schaltung sei auf M.L. Green und R.A. Levy, "Structure of Selective Low Pressure Chemically Vapor-Deposited Films of Tungsten", Journal Electrochemical Society Mai 1985, S.1243, verwiesen.
  • Wie im Stand der Technik bekannt, bewirken derartige selektive Abscheidungstechniken, daß Wolfram an polykristallinem Silizium, silicidiertem polykristallinem Silizium und epitaktischem Silizium haftet, vorrangig vor Siliziumdioxid. Wolfram wird nicht auf Oxid- oder Nitridschichten abgeschieden. Folglich wird, wie in Figur 3 gezeigt, die Wolframschicht 26 nicht auf dem Oxidbereich 16 oder 14 abgeschieden. Die Wolframschicht 26 wird nur in freigelegten Kontaktöffnungen, wie etwa der Öffnung 24 und auf der Oberseite und den Seiten der zuvor festgelegten Zwischenverbindungsschicht 18 aus polykristallinem Silizium ausgebildet.
  • Die Abscheidung der Wolframschicht 26 bevorzugt durch chemische Dampfabscheidungstechniken (CVD) stellt eine gute Kanten- bzw. Stufenabdeckung über die Stufe 28 aus polykristallinem Silizium sicher. Die physikalischen Dampfabscheidungstechniken (PVD) können verwendet werden, jedoch ist die Stufenabdeckung weniger gut. Andere leitende Materialien als Wolfram können verwendet werden, solange sie selektiv aufleitendem Silizium abgeschieden werden können und nicht an Oxid- oder Nitridschichten haften. Gegenwärtig wird Wolfram bevorzugt für die Schicht 26 verwendet, weil die Verfahren zur selektiven Abscheidung von Wolfram relativ gut definiert und gesteuert sind.
  • Keine zusätzliche Erzeugung eines Musters ist erforderlich, sobald die Wolframschicht 26 wie in Figur 3 gezeigt, abgeschieden worden ist. Hochleitende Metallzwischenverbindungen bzw. -zwischenanschlüsse sind nun nur auf den zuvor festgelegten Leitungen aus polykristallinem Silizium ausgebildet worden und stellen einen guten metallischen Kontakt mit niedrigem Widerstand zu den aktiven Bereichen 10 des Substrates bereit. Falls gewünscht, können später thermische Verfahrenszyklen verwendet werden, um das Wolfram 26, das in Kontakt zu den festgelegten Zwischenverbindungen 18 aus polykristallinem Silizium ist, in Wolframsilicid umgewandelt wird. Diese thermischen Schritte werden auch dazu neigen, die Abschnitte der Wolframschicht 26 innerhalb der Kontaktöffnung 24 in Silicid umzuwandeln. Ob die Wolframschicht 26 in Silicid umgewandelt wird oder nicht, ein hochqualitatives, mit niedrigem Widerstand behaftetes Zwischenverbindungsniveau und ein Zwischenverbindungskontakt sind hergestellt worden.
  • Unter Bezugnahme auf Figur 4 stellt eine Ausführungsform nach der Erfindung die Ausbildung eines geteilten Kontaktes in einer integrierten Schaltung dar. Wie er hierin verwendet wird, bedeutet der Ausdruck geteilter Kontakt eine einzelne leitende Struktur, die eine darunterliegende leitende Struktur anschließt, wie etwa einen aktiven Bereich in einem Substrat, mit zwei oder mehr Zwischenverbindungsschichten an einem einzelnen Ort.
  • Wie in Figur 4 gezeigt, sind der aktive Bereich 10, die Feldoxidbereiche 12, 14 und eine Gateoxidschicht 16 wie in Verbindung mit Figur 1 erläutert ausgebildet. Die Zwischenverbindungs- bzw. Zwischenanschlußschicht 18 aus polykristall inem Silizium wird wie oben beschrieben abgeschieden und mit einem Muster versehen.
  • Die Schicht 18 aus polykristallinem Silizium kann einfach dotiert sein, um die Leitfähigkeit zu verbessern, wie in Verbindung mit Figur 1 beschrieben, oder sie kann silicidiert werden, wie im Stand der Technik bekannt, um eine leitfähigere Zwischenverbindungsschicht auszubilden.
  • Die dielektrische Zwischenniveau- bzw. -ebenenschicht 30 wird dann bevorzugt unter Verwendung von CVD-Techniken über der Oberfläche des Chips abgeschieden. Wenn ein geteilter Kontakt zu einem aktiven Bereich 10 innerhalb eines Substrats ausgebildet worden ist, ist die erste dielektrische Zwischenniveauschicht 30 typischerweise relativ dünn, üblicherweise zwischen weniger als näherungsweise 1000 Å dick. Eine zweite Schicht aus polykristallinem Silizium 32 wird dann über der dielektrischen Schicht 30 abgeschieden und mit einem Muster versehen, um eine Zwischenverbindungsschicht aus polykristallinem 5 il izium eines zweiten Niveaus auszubilden.
  • Bezugnehmend auf Figur 5 wird eine Photoresistschicht 34 abgeschieden und mit einem Muster versehen um eine Öffnung 36 festzulegen. Die Öffnung 36 sollte überdimensioniert sein, um einen Abschnitt der Zwischenverbindung 18 des ersten Niveaus und die Zwischenverbindung 32 des zweiten Niveaus freizulegen. Die Photoresistschicht 34 wird dann als eine Maske verwendet, um die dieelektrische Schicht 30 des Zwischenniveaus und die Gateoxidschicht 16 zu ätzen um eine Öffnung 38 festzulegen. Die Öffnung 38 wird all jene Bereiche umfassen, die nicht entweder unter einem Bereich des Photoresist 34 oder einem der Zwischenverbindungsbereiche 18, 32 aus polykristallinem Silizium liegen. Die Oxidschichten 30, 16 können unter Verwendung einer reaktiven Ionenätzung oder einer naßchemischen Ätzung wie im Stand der Technik bekannt, entfernt werden. Falls eine Naßätzung bzw. -ätze verwendet wird, wird es zu einer Unterschneidung der Oxidschichten 16, 30 unterhalb der Seitenwandstufen 28 und 40 kommen. Die Gegenwart derartiger unterschnittener Bereiche (nicht gezeigt) wird keine beträchtliche Wirkung auf die Ausbildung oder den Betrieb der geteilten Kontakte haben.
  • Bezugnehmend auf Figur 6 wird der Resist 34 entfernt und eine Wolframschicht 42 wird selektiv, wie oben beschrieben, über der Einrichtung aufgewachsen. Das Wolfram wird sich auf den freigelegten Abschnitten der Zwischenverbindungsschicht 18 des ersten Niveaus und auf sämtlichen der Zwischenverbindungsschicht 32 ausbilden. Es wird sich auf den Seitenwandbereichen 28, 40 und auf dem aktiven Bereich 10, der in der Öffnung 38 freigelegt ist, ausbilden. Da die dielektrische Zwischenniveauschicht 30 nicht sehr dick ist, wird Wolfram eine vollständige Stufe entlang dem Seitenwandbereich 40 der zweiten Zwischenverbindungsschicht ausbilden. Falls ein sehr dickes Dielektrikum verwendet wurde, z.B. eines, daß eine Dicke von 10000 Å oder mehr hat, würde nur eine sehr dicke Wolframschicht dazu in der Lage sein, über eine solche Stufe eine vollständige elektrische Zwischenverbindung auszubilden. Da das Wolfram bevorzugt bis zu einer Dicke von näherungsweise 1500 Å abgeschieden wird, ist es mehr als ausreichend, eine vollständige Stufe über die Seitenwandbereiche 28 und 40 auszubilden.
  • In den Figuren 4 bis 6 wird die zweite Zwischenverbindungs- bzw. Zwischenanschlußschicht 32 als auf der gegenüberliegenden Seite des geteilten Kontaktes von der ersten Zwischenverbindungsschicht 18 liegend dargestellt. Jedoch können es Schaltungskonstruktionserfordernisse bzw. -layout-Erfordernisse bewirken, daß die zweite Zwischenverbindungsschicht unmittelbar über der ersten Zwischenverbindungsschicht an dem geteilten Kontakt liegt. In Figur 6 würde dies der Fall sein, wenn die zweite Zwischenverbindungsschicht 32 mit einem Muster versehen worden ist, um über der Zwischenverbindungs- bzw. Zwischenanschlußschicht 18 zu liegen. Die sich ergebende Struktur würde ähnlich der aussehen, die in Figur 6 gezeigt ist, wobei die Wolframschicht 42 eine zusätzliche Stufe aufwärts und zu der linken Seite der Öffnung 38 vervollständigt.
  • Die Figuren 7 und 8 stellen eine alternative Technik dar, die eine selektive Wolframabscheidung nur bei einem Kontakt zur Verfügung stellt. Unter Verwendung dieser Technik würden die Zwischenverbindungsschichten bevorzugt gemäß bekannten Gesetzmäßigkeiten silicidiert werden.
  • Die Figur 7 stellt die Anwendung dieser alternativen Technik dar, nachdem die in Figur 2 gezeigten Verfahrensschritte vervollständigt worden sind. Sobald die Öffnung 24 ausgebildet worden ist, wird der Photoresist 20 entfernt und eine dielektrische Schicht 44 eines Zwischenniveaus wird über der Obertläche der Einrichtung ausgebildet. Die Schicht 44 wird dann photolithographisch mit einem Muster versehen, um eine Öffnung 46 festzulegen, und ein Kontaktbereich 48 aus Wolfram wird wie oben beschrieben abgeschieden. Die Öffnung 46 wird als einen Abschnitt der Zwischenverbindungsschicht 18 freilegend festgelegt, so daß ein gut leitfähiger Kontakt zwischen der Schicht 18 aus polykristallinem Silizium und dem aktiven Bereich 10 innerhalb der Öffnung 24 hergestellt wird.
  • Die Figur 8 zeigt die Anwendung der alternativen Technik, nachdem die in Figur 4 gezeigten Verfahrensschritte vervollständigt worden sind. Nachdem das zweite Zwischenverbindungsniveau 32 festgelegt worden ist, wird eine zweite dielektrische Schicht 50 eines Zwischenniveaus über der Einrichtung abgeschieden. Sie wird dann unter Verwendung eines Photoresists (nicht gezeigt) maskiert und geätzt, um eine Öffnung 52 auszubilden. Da die zur Entfernung der dielektrischen Schicht 16, 30 und 50 verwendete Ätze bzw. Atzung nicht polykristallines Silizium oder Silicid ätzt, legt eine kleinere Öffnung 54 den darunterliegenden aktiven Bereich 10 frei. Ein Wolframkontakt 56 wird dann selektiv aufgewachsen, wobei ein elektrischer Kontakt zwischen dem aktiven Bereich 10, dem ersten Zwischenverbindungsniveau 18 und dem zweiten Zwischenverbindungsniveau 32 hergestellt wird. Die Abscheidung von Wolfram andernorts wird durch die dielektrische Schicht 50 verhindert.
  • Es wird durch die Fachleute bevorzugt werden, daß sämtliche der in den Figuren 3, 6, 7 und 8 gezeigten Strukturen alle gleichzeitig auf einer einzigen Einrichtung ausgebildet werden können. Nur ein einzelner selektiver Wolframabscheidungsschritt ist erforderlich; die Bereiche, in denen Wolfram wächst, sind durch verschiedene Kombinationen von Maskierungen festgelegt, die durch verschiedene Oxidschichten durchgeführt werden.
  • Als kurze Zusammenfassung eines solchen Verfahrens werden die ersten beiden Zwischenverbindungs- bzw. Zwischenanschlußschichten, wie in Figur 4 gezeigt, abgeschieden und festgelegt. Einige Kontaktbereiche werden in ihrer Nähe keine zweite Zwischenverbindungsschicht haben, so daß die Struktur nach Figur 3 in jenen Bereichen zur Verfügung gestellt wird. Die zweite dielektrische Schicht 50 eines Zwischenniveaus wird dann anderswo abgeschieden und, wie oben beschrieben, mit einem Muster versehen. Wo Wolfram abgeschieden wird, um auf dem zweiten Zwischenverbindungsniveau aufgewachsen zu werden, wird die Schicht 50 vollständig von oberhalb jenen Zwischenverbindungsleitungen entfernt. In anderen Bereichen wird nur ein Wolframkontaktbereich ausgebildet, wie in Figur 8 gezeigt ist. Eine angemessene Festlegung der dielektrischen Schicht 50 ergibt Strukturen in einigen Bereichen, wie sie in Verbindung mit Figur 3 beschrieben worden sind, und kontaktiert nur Strukturen in anderen, wie sie in Figur 7 gezeigt sind. Falls gewünscht, kann die zweite dielektrische Schicht 50 eines Zwischenniveaus viel dicker sein, als in Figur 8 gezeigt ist.
  • Bezugnehmend auf Figur 9 wird die Auslegung bzw. das Layout eines Abschnitts einer integrierten Schaltungseinrichtung gezeigt. Wie im Stand der Technik bekannt, werden Feldoxidbereiche 60 ausgebildet. Aktive Bereiche 62, 64, 66, 68, 70 liegen zwischen den Feldoxidbereichen 60. Ein Gateoxid (nicht gezeigt) wird aufgewachsen und eine erste Zwischenverbindungsschicht 72 aus polykristallinem Silizium wird abgeschieden und mit einem Muster versehen. Die erste Zwischenverbindungsleitung 72 wird verwendet, um ein Gate für eine Feldeffekteinrichtung festzulegen, wie es im Stand der Technik bekannt ist. Die Gateelektrode 72 kann silicidiert werden, um ihre Leitfähigkeit zu verbessern.
  • Sobald die Gateelektrode 72 festgelegt bzw. definiert worden ist, können Verunreinigungen in aktive Bereiche 62 bis 70 implantiert werden, um sie hochleitend zu machen. Zu dieser Zeit ist die zweite Zwischenverbindungsleitung 74 noch nicht ausgebildet worden, so daß die aktiven Bereiche 66 und 68 gegenwärtig bzw. tatsächlich einen einzigen hochleitenden aktiven Bereich ausbilden. Anschließend wird eine dielektrische Schicht (nicht gezeigt) eines Zwischenniveaus abgeschieden, gefolgt durch die Ausbildung der zweiten Zwischenverbindungsleitung 74 und deren Strukturierung bzw. Musterausbildung.
  • Eine Photoresistschicht wird dann verwendet, um die aktiven Bereiche 64 und 70 und kleine Abschnitte des Feldoxidbereichs 60, der diese umgibt, freizulegen. Eine selektive Wolframschicht wird dann wie oben beschrieben aufgewachsen. Wolfram wird abgeschieden, um die aktiven Bereiche 64 und 70 vollkommen zu überdecken. Es wird sich auch entlang der zweiten Zwischenverbindungsschicht 74 und einem Abschnitt der ersten Zwischenverbindungsschicht 72 ausbilden, die freigelegt wurde, als der aktive Bereich 64 freigelegt wurde. Dies ergibt einen geteilten Kontakt in dem aktiven Bereich 64, der kleiner als der in Figur 6 gezeigte ist. Der aktive Bereich 70 enthält einen ähnlichen Kontakt zu der zweiten Zwischenverbindungsschicht 74, jedoch ist in diesem Kontakt keine erste Zwischenverbindungs schicht vorhanden.
  • Die Gateelektrode 72 legt einen Feldeffekttransistor mit aktiven Bereichen 62 und 66 fest, die dessen Source/Drain-Bereiche sind. Die erste dielektrische Zwischenniveauschicht ist dick genug, so daß die zweite Zwischenverbindungsniveauleitung 74 keine Feldeffekteinrichtung mit aktiven Bereichen 66 und 68 bildet. In jedem Fall kann nur ein sehr geringwertiger Transistor ausgebildet werden, da tatsächlich ein hochleitender aktiver Bereich unter der Leitung 74 liegt. In der Praxis würde nur die kapazitive Ankopplung ein wichtiges Anliegen bilden. Die in Figur 9 gezeigte Struktur hat keine bestimmte Funktion und ist kein Abschnitt einer gegenwärtigen integrierten Schaltungseinrichtung. Jedoch ist die Überschneidung der Leitung 74 und des aktiven Bereichs, der darunterliegt, eine typische Überschneidung bzw. Überkreuzung von leitenden Bereichen, wie sie für kreuzgekoppelte Zwischenspeicher einer statischen RAM-Zelle zweckmäßig ist.
  • Bezugnehmend auf Figur 10 wird ein Querschnitt einer mit einem Muster versehenen Zwischenanschlußleitung gezeigt. Die polykristalline Siliziumleitung 80 ist auf der isolierenden Schicht 82 ausgebildet, die eine Feldoxidschicht oder eine andere isolierende Schicht, wie etwa eine dielektrische Zwischenniveauschicht, wie im Stand der Technik bekannt, sein kann. Da die Leitung 80 vor der selektiven Wolframabscheidung ausgebildet wird, bedeckt die Wolframschicht 84 die Seitenwände wie auch den oberen Teil der Leitung 80. Dies ergibt die polykristalline Siliziumleitung 80, die vollständig von dem Wolframbereich 84 umgeben ist. Falls ein späterer thermischer Zyklus bewirkt, daß Wolframsilicid ausgebildet wird, wird der Silicidbereich sich auf dem oberen Teil und beiden Seiten der Leitung 80 ausbilden. dies erhöht das Verhältnis des silicidierten Bereichs zu dem polykristallinen Silizium, wobei der Widerstand der Zwischenverbindung ferner verringert wird.
  • Bezugnehmend auf Figur 11 ist eine perspektivische Ansicht eines Kontaktes der in Figur 3 gezeigten Art wiedergegeben. Die Feldoxidbereiche 90 umgeben eine Kontaktöffnung 92 und legen diese fest. In Figur 11 haben die Oxidbereiche 90, die die Öffndung 92 umgeben, eine Dicke, die größer ist, als die Tiefe, bis zu der Wolfram selektiv abgeschieden ist, so daß etwas vertikale Bereiche 94 um die Öffnung 92 herum freigelegt verbleiben.
  • Als ein Ergebnis der selektiven Wolframabscheidung liegt eine Wolframschicht 96 in der Öffnung 92. Die Wolframschicht 96 bedeckt die aktiven Bereiche, die in der Öffnung 92 freigelegt sind, vollständig, ohne sich auf dem umgebenden Oxid 90 auszubilden. Eine Zwischenverbindungsleitung 98 erstreckt sich einem Teil des Weges in die Kontaktöffnung Die Leitung 98 wird auf dem oberen Bereich und den Seiten von selektiv abgeschiedenem Wolfram 100 umgeben. Die Leitung 98 weist kein darin freigelegtes polykristallines Silizium auf. Da sich eine durchgängige leitende Wolframschicht von dem oberen Bereich und den Seiten der Leitung 98 in den Grund bzw. auf den Boden der Kontaktöffnung 92 erstreckt, ist der Widerstand der Zwischenverbindung und der Kontakt gering. Wie oben beschrieben, können die Wolframbereiche 96 und 100 während eines späteren thermischen Verarbeitungsschrittes in Wolframsilicid umgewandelt werden.
  • Typischerweise wird die Leitung 98 so mit einem Muster versehen, daß sie sich den größten Teil des Weges über die Öffnung 92 erstreckt. Dies stellt sicher, daß auch eine ziemlich große Fehljustierung der Maske es ermöglichen wird, daß ein Metallanschluß zwischen der Leitung 98 und der Kontaktöffnung 92 hergestellt wird. Für den Fachmann im Stand der Technik wird es klar sein, daß ein Kontakt dieser Art viel kleiner ist, als er typischerweise im Stand der Technik aufgefunden wird, in dem die Leitung 98 stark vergrößert werden muß, um so die Öffnung 92 auch in dem Falle einer relativ starken Maskenfehljustierung vollständig zu bedecken. Unter Verwendung der oben beschriebenen Technik können sowohl die Leitung 98 als auch die Kontaktöffnung 92 sehr klein gemacht werden.
  • Das in ihren verschiedenen alternativen Ausführungsformen oben beschriebene Verfahren und die dadurch hergestellten Strukturen stellen die Herstellung von hochqualitativen Kontakten und Zwischenverbindungen zur Verfügung, während gleichzeitig die Bestandteilgrößen verringert werden. Wie oben beschrieben, haben die meisten der Maskierungsschritte, die verwendet werden, um Öffnungen zu tieferen Zwischenkontaktniveaus oder dem Substrat auszubilden, relativ lockere Toleranzen. Das heißt, sie werden typischerweise etwas überdimensioniert hergestellt, so daß sämtliche der zweckmäßigen Bereiche auch in dem Falle einer relativ großen Maskenfehljustierung bzw. -fehlausrichtung weggeätzt werden. Wie ferner oben beschrieben wird, sind die Maskenjustierungen nicht kritisch, da die Verbindungen bzw. Anschlüsse durch Metall hergestellt sind, das selektiv abgeschieden wird, nachdem die Öffnungen ausgebildet sind.
  • Die bevorzugten Ausführungsformen sind so dargestellt worden, daß sie einen Kontakt zu einem aktiven Bereich eines niedrigeren bzw. weiter unten liegenden Niveaus in einem Substrat herstellen. Für den Fachmann ist es klar, daß das niedrigste Niveau stattdessen ein Zwischenanschlußniveau aus polykristallinem Silizium sein kann. Wo auch immer ein Zwischenverbindungs- bzw. Zwischenanschlußniveau aus polykristallinem Silizium gewünscht ist, kann die beschriebene Technik zum selektiven Abscheiden eines Metalleiters auf mit einem Muster versehenem polykristallinem Silizium verwendet werden.

Claims (8)

1. Verfahren zur Ausbildung eines Kontaktes für eine integrierte Schaltung, mit den folgenden Schritten:
eine erste isolierende Schicht (16) wird über der integrierten Schaltung ausgebildet,
eine erste polykristalline Siliziumschicht (18) wird über der ersten isolierenden Schicht (16) ausgebildet,
die erste polykristalline Siliziumschicht (18) wird mit einem Muster versehen, um eine erste Zwischenverbindungsschicht bzw. Zwischenanschlußschicht festzu-legen,
eine zweite isolierende Schicht (30) wird über der integrierten Schaltung ausgebildet,
eine zweite polykristalline Siliziumschicht (32) wird über der zweiten isoherenden Schicht (30) ausgebildet,
die zweite polykristalline Siliziumschicht (32) wird mit einem Muster versehen, um eine zweite Zwischenverbindungs- bzw. Zwischenanschlußschicht festzulegen,
eine Maskierungsschicht (34) wird über der integrierten Schaltung abgeschieden und die Maskierungsschicht (34) wird mit einem Muster versehen, um einen Ort bzw. Platz für eine Öffnung (36) festzulegen, die vorzusehen ist, wobei sich ein Abschnitt der ersten (18) und der zweiten (32) Zwischenverbindungs- bzw. Zwischenanschlußschichten in den Ort bzw. Platz (36) für die Öffnung erstrecken, wobei die Öffnung (36) durch die erste (16) und die zweite (30) Isolierschicht ausgebildet werden, um leitende Bereiche unter der ersten isolierenden Schicht (16) und einen Abschnitt der ersten Zwischenverbindungs- bzw. Zwischenanschlußschicht (18) freizulegen,
wobei selektiv eine metallische leitende Schicht (42) über der integrierten Schaltung abgeschieden wird, so daß ein metallischer Leiter auf den freigelegten Abschnitten in der Öffnung den Abschnitt der ersten Zwischenverbindungs- bzw. Zwischenanschlußschicht (18), die in der Öffnung freigelegt ist, und die zweite Zwischenverbindungs- bzw. Zwischenanschlußschicht (32) bildet, wobei der metallische Leiter (42) auf der zweiten Zwischenverbindungs bzw. Zwischenanschlußschicht (32) in dem Bereich ausgebildet wird, der durch die Öffnung (36) festgelegt wird, und sich auch auf die zweite Zwischenverbindungs- bzw. Zwischenanschlußschicht (32) unter dem Bereich erstreckt, der durch die Öffnung (36) festgelegt ist, wobei der metallische Leiter (42) einen gemeinsamen leitenden Kontakt zwischen den leitenden Bereichen und den ersten (16) und zweiten (32) Zwischenverbindungs bzw. Zwischenanschlußschichten ausbildet.
2. Verfahren nach Anspruch 1, indem die freigelegten leitenden Bereiche in einem Substrat (10) einer integrierten Halbleiterschaltung ausgebildet werden.
3. Verfahren nach einem der Ansprüche 1 oder 2, das ferner den Schritt umfaßt, daß vor dem Schritt des Ausbildens eines Musters in der zweiten Schicht (32) aus polykristallinem Silizium eine Verunreinigung in die Schicht (32) aus polykristallinem Silizium eingeführt wird, um ihre Leitfähigkeit zu verbessern.
4. Verfahren nach einem der Ansprüche 1 bis 3, indem die erste Schichte (18) aus polykristallinem Silizium aus polykristallinem Silizium und einem schwerschmelzbaren bzw. schwerbrennbaren Metallsilicid ausgebildet wird.
5. Integrierte Schaltungsstruktur, die aufweist:
eine Einrichtungsschicht, die in sich leitende Bereiche hat,
eine isolierende Schicht (30) über der Einrichtungsschicht, wobei die isolierende Schicht (30) Öffnungen darin hat, durch die hindurch ausgewählte leitende Bereiche freigelegt sind, wobei die Öffnungen Seitenwände aufweisen,
eine mit einem Muster versehene polykristalline Zwischenverbindungs- bzw. Zwischenanschlußschicht (32) aus Silizium, die über der isolierenden Schicht (30) liegt, und Abschnitte benachbart zu bzw. anschließend an die Öffnungen der isolierenden Schicht aufweist, wobei die mit einem Muster versehene polykristalline Zwischenverbindungs- bzw. Zwischenanschlußschicht (32) aus Silizium einen oberen Bereich bzw. Oberen und Seitenbereiche hat, und wobei die benachbarten bzw. anschließenden Abschnitte eine Seitenwandausrichtung bzw. justierung (40) zu einer Öffnungsseitenwand haben und von den leitenden Abschnitten über die isolierende Schicht (30) getrennt sind,
wobei metallisch leitende Bereiche (42) in Kontakt zu dem oberen Bereich bzw. Kopf und den Seiten der Zwischenverbindungs- bzw. -anschlußschicht (32) sind und diese bedecken, wobei die metallisch leitenden Bereiche (42) benachbart zu bzw. anschließend an die isolierenden Schichtöffnungen sich in solche Öffnungen hinein erstrecken und diese bedecken, und wobei die Zwischenverbindungs bzw. Zwischenanschlußschicht (32) und die metallisch leitenden Bereiche (42) leitende Signalleitungen festlegen,
eine untere isolierende Schicht (16) zwischen der Einrichtungsschicht und der isolierenden Schicht (30), und
eine untere mit einem Muster versehene Zwischenverbindungs- bzw. Zwischenanschlußschicht (18) aus polykristallinem Silizium zwischen der unteren isolierenden Schicht (16) und der isolierenden Schicht (30) festlegen,
wobei die Abschnitte der unteren Zwischenverbindungs bzw. Zwischenanschlußschicht (18) ebenfalls in den isolierenden Schichtöffnungen freigelegt sind, wodurch die metallisch leitenden Bereiche (42), die sich in die Öffnungen erstrekken, auch einen Kontakt zu den freigelegten Abschnitten der unteren Zwischenverbindungs- bzw. Zwischenanschlußschicht (18) herstellen.
6. Struktur nach Anspruch 5, in der die Zwischenverbindungs- bzw. Zwischenanschlußschicht (32) aus polykristallinem Silizium Verunreinigungen enthält, die deren Leitfähigkeit verstärken.
7. Struktur nach einem der Ansprüche 5 oder 6, in der die untere Zwischenverbindungs- bzw. Zwischenanschlußschicht (18) aus mit einem Muster versehenem polykristallinen Silizium ein schwerschmelzbares bzw. schwerbrennbares Metallsilicid enthält.
8. Struktur nach einem der Ansprüche 5 bis 7, in der die Einrichtungsschicht ein Halbleitersubstrat (10) aufweist.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03141645A (ja) * 1989-07-10 1991-06-17 Texas Instr Inc <Ti> ポリサイドによる局所的相互接続方法とその方法により製造された半導体素子
US5536683A (en) * 1995-06-15 1996-07-16 United Microelectronics Corporation Method for interconnecting semiconductor devices
US5554549A (en) * 1995-07-03 1996-09-10 Taiwan Semiconductor Manufacturing Company Ltd. Salicide process for FETs
US5834811A (en) * 1996-06-17 1998-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Salicide process for FETs
GB2320134A (en) * 1996-12-04 1998-06-10 United Microelectronics Corp Salicide electrodes for semiconductor devices
US6048763A (en) 1997-08-21 2000-04-11 Micron Technology, Inc. Integrated capacitor bottom electrode with etch stop layer
US6010935A (en) * 1997-08-21 2000-01-04 Micron Technology, Inc. Self aligned contacts
US6147405A (en) 1998-02-19 2000-11-14 Micron Technology, Inc. Asymmetric, double-sided self-aligned silicide and method of forming the same
US6100185A (en) * 1998-08-14 2000-08-08 Micron Technology, Inc. Semiconductor processing method of forming a high purity <200> grain orientation tin layer and semiconductor processing method of forming a conductive interconnect line
US6524951B2 (en) * 1999-03-01 2003-02-25 Micron Technology, Inc. Method of forming a silicide interconnect over a silicon comprising substrate and method of forming a stack of refractory metal nitride over refractory metal silicide over silicon
US6365507B1 (en) 1999-03-01 2002-04-02 Micron Technology, Inc. Method of forming integrated circuitry
US7153772B2 (en) * 2003-06-12 2006-12-26 Asm International N.V. Methods of forming silicide films in semiconductor devices
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US8367548B2 (en) 2007-03-16 2013-02-05 Asm America, Inc. Stable silicide films and methods for making the same
US7927942B2 (en) 2008-12-19 2011-04-19 Asm International N.V. Selective silicide process
US9379011B2 (en) 2008-12-19 2016-06-28 Asm International N.V. Methods for depositing nickel films and for making nickel silicide and nickel germanide
US8367528B2 (en) * 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US8871617B2 (en) 2011-04-22 2014-10-28 Asm Ip Holding B.V. Deposition and reduction of mixed metal oxide thin films
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process
US9607842B1 (en) 2015-10-02 2017-03-28 Asm Ip Holding B.V. Methods of forming metal silicides

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE216577C (de) *
US4102733A (en) * 1977-04-29 1978-07-25 International Business Machines Corporation Two and three mask process for IGFET fabrication
JPS551157A (en) * 1978-09-11 1980-01-07 Hitachi Ltd Method of fabricating semiconductor device
JPS57112027A (en) * 1980-12-29 1982-07-12 Fujitsu Ltd Manufacture of semiconductor device
JPH0666427B2 (ja) * 1983-09-16 1994-08-24 セイコーエプソン株式会社 Mos型半導体集積回路装置の製造方法
JPS59130442A (ja) * 1983-11-28 1984-07-27 Hitachi Ltd 半導体装置の製造方法
JPS62260340A (ja) * 1986-05-06 1987-11-12 Toshiba Corp 半導体装置の製造方法
JPS6316672A (ja) * 1986-07-09 1988-01-23 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPS63211742A (ja) * 1987-02-27 1988-09-02 Mitsubishi Electric Corp 半導体装置の製造方法
JPS6465873A (en) * 1987-09-07 1989-03-13 Oki Electric Ind Co Ltd Manufacture of semiconductor element
JPH01302748A (ja) * 1988-05-30 1989-12-06 Sharp Corp 半導体装置の製造方法
JPH0290611A (ja) * 1988-09-28 1990-03-30 Matsushita Electron Corp 半導体装置の製造方法
JPH02110933A (ja) * 1988-10-19 1990-04-24 Matsushita Electron Corp 配線構造とその形成方法
KR930004295B1 (ko) * 1988-12-24 1993-05-22 삼성전자 주식회사 Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법
US4966864A (en) * 1989-03-27 1990-10-30 Motorola, Inc. Contact structure and method

Also Published As

Publication number Publication date
KR920018843A (ko) 1992-10-22
JPH0582661A (ja) 1993-04-02
DE69214339D1 (de) 1996-11-14
EP0507446A2 (de) 1992-10-07
KR100228619B1 (ko) 1999-11-01
US5278098A (en) 1994-01-11
EP0507446B1 (de) 1996-10-09
EP0507446A3 (en) 1993-02-24

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