KR100228619B1 - 자기-정합 접점 형성 방법 및 구조 - Google Patents

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아치 케이. 말론
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Abstract

다결정 실리콘 층을 증착한 다음 패턴화하여 상호접속 층을 형성한다. 그 뒤 하부도전층들에 접점 구멍을 형성하고 패턴화한다. 반도체 소자위에 텅스텐등의 고융점금속을 선택적으로 증착하여, 접점 구멍을 통해 노출되는 하부 도전층의 상호접속 리드와 실리콘내의 다결정 실리콘에 상기 금속을 부착시킨다. 이렇게하면 하부층들에 대한 저저항이 상호접속부와 양호한 금속 접점들이 하부 층들에 제공된다. 2개 또는 그이상의 다결정 실리콘 상호접속 층들 사이와 기판등의 하부 도전층들내의 공유 접점들은 본 기술을 이용하면 쉽게 형성된다.

Description

자기-정합 접점 형성 방법 및 구조
제1도제3도는 본 발명에 따른 상호접속부와 접점들을 제조하는 공정도.
제4도제6도는 본 발명에 따른 여러개의 다결정 실리콘 상호접속 층들과 기판 사이의 공유 접점들을 형성하는 기술을 보여주는 도면.
제7도, 제8도는 본 발명의 원리에 따라 형성된 2개의 서로 다른 접점 구조를 나타낸 도면.
제9도는 본 발명에 따라 형성된 집적회로 일부분의 평면도.
제10도는 상호접속 리드의 단면도.
제11도는 본 발명에 따라 형성된 저저항 접점의 사시도.
*도면의 주요부분에 대한 부호의 설명
10 : 액티브 영역 12, 14 : 필드 산화물 영역
16 : 게이트 산화물 층 18, 32 : 다결정 실리콘 층
20,34 : 포토레지스트 층 22 : 텅스텐 층
30 : 유전체 층
본 발명은 반도체 집적회로의 제조에 관한 것으로, 특히 하부 도전층들에 대한 상호접속부와 접점을 형성하는 방법과 그 방법으로 형성된 구조에 관한 것이다.
반도체 집적회로 구조의 크기를 축소시킬 때, 접점 패턴들과 상호접속부들의 정합에 관련하여 심각한 한계에 맞닥뜨린다. 접점 패턴에 대해 상호접속 리드 패턴이 오정합되면 실제 접점 면적이 상당히 축소되어 접점 저항이 크게 증가할 수 있다. 가능한한 오정합을 보상하려면, 일반적으로 접점에서의 상호접속 선들의 크기를 크게하여, 최대로 오정합되더라도 접점 구멍과 완전히 일치하도록 해야한다. 이렇게하면 회로상의 소자 밀도가 감소된다.
하부의 상호접속 층으로는 보통 다결정 실리콘을 사용한다. 다결정 실리콘은 이후의 고온 처리 단계에서 비교적 안정할뿐만아니라, 그 밑의 여러층에 잘 부착된다. 그러나 다결정 실리콘을 사용하는데는 몇가지 결점이 있다. 다결정 실리콘에 불순물을 대량으로 도핑하더라도, 다결정 실리콘은 대개 저항값이 너무 높아 도전성 상호접속 층으로는 사용될 수 없다. 이런 문제는 일반적으로 다결정 실리콘위에 고융점 금속 규화물 층을 형성하여 극복된다. 이 규화물 층의 저항값은 비교적 낮아서 상호접속 층을 흐르는 주요한 전류로가 된다.
다결정 실리콘 상호접속부의 규화로인해 접속 저항이 감소되어도, 상호접속 신호리드들을 형성할때는 규화물 층과 그밑의 다결정 실리콘을 다같이 에칭할 필요가 있기 때문에 공정의 복잡성이 커진다. 이렇게 2중막을 에칭하는 것은 일반적으로 다결정 실리콘같은 단일막 형태를 에칭하는 것보다 더 어렵다.
상호접속부의 규화에 대한 일반적인 접근방식의 또다른 문제점은 상호접속 층과 그밑의 기판 또는 하부 상호접속 층 사이의 실제 접촉이 상부 상호접속 층내의 다결정 실리콘에 의해서만 이루어진다는데 있다. 따라서 다결정 실리콘의 저항값으로 인해 접점의 저항이 증가한다. 그외에도, 상부에 다결정 실리콘 층을 증착하기전에 접점 구멍 바닥의 노출 실리콘위에 얇은 산화물 층이 성장하기 쉽다. 접점내에 금속을 직접 증착할 때 그 금속과 산화물을 재조합하면 접점의 저항이 최소화되기 쉽다. 접점내에 금속을 증착하는 것과는 달리, 상부의 다결정 실리콘 층을 증착하면 이런 얇은 산화물 층을 제거하기가 쉽지 않다. 따라서 상호접속 층의 나머지 부분으로 인한 저항보다도 접점의 저항이 더 높게되는 경향이 있다.
접점위에 다결정 실리콘을 증착할 때 고려해야 할 다른 문제점은, 2개 도전층 형태의 도전율이 서로 같지 않으면 정류형 P-N 접합이 형성된다는데 있다. 몇몇 경우에는 이런 접합이 해롭지 않을 수도 있지만, 대부분의 경우에는 저항 접합이 필요하다. P형 기판과 N형 기판에 다같이 하나의 상호접속 리드를 접속해야하는 CMOS 회로에서 정류형 접합이 전혀 형성되지 않도록 하려면 다른 방도를 취해야 한다. 예를들어 한가지 방법으로는 적당한 접점 근처에 위치하는 적당한 형태의 P형 불순물과 N형 불순물 둘다로 상호접속 층을 도핑한 다음 상호접속 층 전체에 금속 규화물 층을 붙이는 방법이 있다. 이렇게하면 그 접합부는 상호접속 층 안에만 형성되어 규화물 층에 의해 단락되지만, 생산 공정이 더 복잡해지고 마스크 단계가 추가된다.
이상과 같은 여러 문제점을 해결하는 집적회로 제조 기술을 제공하고, 상호접속부 저항과 접점 저항과 오정합 문제를 최소화하는 방법과 구조를 제공한다면 바람직할 것이다.
따라서 본 발명의 목적은 반도체 집적회로상에 접점과 라인들을 형성하는 방법과 이런 구조를 제공하는데 있다.
본 발명의 다른 목적은 품질이 양호하고, 접점의 중첩 조건이 최소화되는 방법과 구조를 제공하는데 있다.
따라서 본 발명에 따르면, 다결정 실리콘 층이 증착되고 패턴화되어 상호접속 층을 형성한 다음 하부 도전 층들에 대한 접점 구멍들이 형성되고 패턴화된다. 이어서 소자위에 텅스텐등의 고융점 금속을 선택적으로 증착하여, 상호접속 리드내의 다결정 실리콘과 접점 구멍들내의 노출된 하부 도천증의 실리콘에 텅스텐을 부착한다. 이렇게하면 상호접속부의 저항이 낮아지고 그 및의 여러 층들에 양호한 금속 접점들이 제공된다. 2개 또는 그이상의 다결정 실리콘 상호접속 층들과 그 밑의 기판과같은 도전층들 사이의 공유 접점은 본 기술을 이용하면 쉽게 만들어진다.
이하 첨부도면들을 참조하여 본 발명을 자세히 설명하면 다음과 같다.
이하 설명하는 공정 단계들과 구조들은 집적회로를 제조하는 전체 공정도를 이루지는 않는다. 본 발명은 당 기술에서 현재 이용되는 집적회로 제조 기술에 실용화 될 수 있고, 본 발명의 이해에 필요한 만큼의 실행 공정들만 포함하고 있다. 제조 공정중에 집적회로의 여러 부분들의 단면을 보여주는 도면들은 실척으로 도시된 것이 아니라, 단지 본 발명의 중요한 특징만을 보여주도록 도시되었다.
제1도에 따르면, 기판은 2개의 필드 산화 영역(12, 14) 사이에 형성되어있는 액티브 영역(10)을 포함한다. 액티브 영역(10)은 바람직하게 공지 기술에따라 P형이나 N형 불순물로 도핑된다. 칩의 표면위로는 바람직하게 약 150200의 깊이로 게이트 산화물 층(16)이 성장된다. 필드 산화 영역(12, 14)이 게이트 산화물 층(16)보다 훨씬 더 두껍기 때문에, 게이트 산화물 층(16)이 성장하는동안 필드 산화 영역(12, 14) 위에는 산화물이 거의 성장하지 않는다.
그 뒤 칩위로 다결정 실리콘 층(18)을 증착하고 P-형이나 N-형 불순물을 도핑하여 도전율을 향상시킨다. 이어서 표준 포토리소그래픽 기술을 이용해 다결정 실리콘 층(18)을 패턴화한다음 에칭하여 신호 리드들의 연결층을 형성한다. 만일 집적회로의 일부분으로서 전계 효과 트랜지서터들이 형성된다면, 당 기술에 공지된 게이트 전극들을 만드는데는 일반적으로 다결정 실리콘으로 된 제1층을 이용한다. 제13도에 도시된 회로 부분은 접점 부분일 뿐이고, 소자의 다른 어떤 부분에도 그런 게이트 전극들이 형성된다. 그 뒤 소자의 표면에 포토레지스트 층(20)을 증착한다.
제2도에 따르면, 포토레지스트 층(20)은 포토리소그래피 기술을 이용해 패턴화 되어 접점 구멍(22)을 구성한다. 그 뒤 실리콘상의 산화물에 대해 선택적인 화학작용을 이용해 게이트 산화물 층(16)을 에칭한다. 이렇게하면 밑에있는 액티브 영역(10)으로 통하는 접점 구멍(24)이 생긴다. 산화물 층(16)중에 접점 구멍(22)내에서 다결정 실리콘 층(18)으로 피복되지않은 부분은 제거된다. 다결정 실리콘 층(18)중 일부분이라도 노출되기만 하면, 접점 구멍(22)을 구성하는데 사용되는 마스크의 정합은 중요하지 않다.
제3도에서는 포토레지스트 층(20)이 제거되고, 집적회로위에 텅스텐 층(26)을 형성한다. 텅스텐 층(26)은 실리콘 산화물에 증착되기보다는 자체상에 그리고 에피택셜(epitaxial) 다결정 실리콘상에 선택적으로 확실히 증착되는 조건하에서 증착된다. 이 기술을 흔히 텅시텐의 선택적 증착법이라고 하고, 이런 증착을 수행하는 여러 기술이 당 기술에 공지되어있다. 집적회로에 텅시텐을 선택적으로 증착하는 바람직한 기술에 대해서는, 1985년 5월에 발행된 Journal Electrechemical Society의 1243면(M.L. Gree과 R.A.Levy의 "텅스텐의 선택적 저압 화학적 증착 필름의 구조")기재되어 있다.
당 기술에 공지된 바와같이, 이런 선택적 증착 기술을 통해 이산화실리콘보다는 다결정 실리콘과 규화된 다결정 실리콘과 에피택셜 실리콘에 텅스텐을 붙일 수 있다.
텅스텐은 산화물 층이나 질화물 층에는 증착되지 않는다. 따라서, 제3도에 도시된 것처럼, 텅스텐 층(26)은 산화 영역(16 또는 14)에는 증착되지 않고, 접점 구멍(24) 같은 구멍에 누출된 부분과, 앞서 형성된 다결정 실리콘 층(18)의 윗면과 양측면에만 형성된다.
바람직한 화학적 증착(CVD) 기술로 텅스텐 층(26)을 증착하면 다결정 실리콘 측벽(28)을 잘 피복할 수 있다. 물리적 증착(PVD) 기술을 이용할 수도 있지만, 이 경우 측벽의 피복이 불량해진다. 도전 실리콘에 선택적으로 증착될 수 있고 산화물 층이나 질화물 층에 붙지만 않는다면, 텅스텐이외의 다른 도체를 사용해도 좋다. 최근에는, 텅스텐의 선택적 증착 공정의 제어가 비교적 잘되기 때문에 층(26)으로 텅스텐이 많이 이용된다.
일단 제3도에 도시된 것처럼 텅스텐 층(26)이 증착되면 더 이상의 패턴화는 필요가 없다. 이제 먼저 형성된 다결정 실리콘 리드들위에만 도전율이 높은 금속 상호접속부가 형성되고, 이 상호접속부 때문에 기판의 액티브 영역(10)에 저항이 낮은 양호한 금속 접점이 만들어진다. 필요하면, 다결정 실리콘 층으로 된 이런 상호접속부(18)와 접촉해있는 텅스텐 층(26)을 텅스텐 규화물로 변환시키는데는 뒤에 열처리 공정 단계들을 이용할 수 있다. 이런 열처리 단계들은 접점 구멍(24)내의 텅스텐 층(26) 부분을 규화물로 변환시키기도 한다. 텅스텐 층(26)이 규화물로 변환되는가의 여부에 상관없이, 양질의 저저항 상호접속 층과 접점이 만들어진다.
제4도에는 집적회로내의 공유 접점의 형성을 보여주는 다른 실시예가 도시되어 있다. 여기에 사용된 공유 접점이란 말은 기판의 액티브 영역같은 하부 도전 구조를 한 장소에서 2개 또는 그이상의 상호접속 층들과 접속시키는 단일 도전 구조를 의미한다.
제4도에 도시된 액티브 영역(10), 필드 산화 영역들(12, 14) 및 게이트 산화물층(16)은 제1도에서 설명한 것과 같이 형성된다. 다결정 실리콘 층(18)도 전술한 바와같이 증착되고 패턴화된다. 다결정 실리콘 층(18)은 간단히 도핑되어 제1도에서 설명한 것처럼 도전율을 향상시킬 수도 있고, 또는 당 기술에 공지된 것처럼 규화되어 도전율이 더큰 상호접속 층을 형성할 수도 있다.
그뒤 칩의 표면에 층간 유전체 층(30)을 증착하는데, 이때는 CVD 기술을 이용하는 것이 바람직하다. 기판내의 액티브 영역(10)에 대한 공유 접점을 형성할때, 제1층간 유전체 층(30)의 두께는 일반적으로 비교적 얇게 약 1000미만으로 한다. 이어서 제2 다결정 실리콘 층(32)을 유전체 층(30)위에 증착한 다음, 제2 다결정 실리콘 상호접속 층을 형성하도록 패턴화한다.
제5도에 따르면, 포토레지스트 층(34)만을 증착하고 패턴화하여 접점 구멍(36)을 형성한다. 제1상호접속 층(18)과 제2상호접속 층(32)의 일부분이 노출되도록 접점 구멍(36)은 상당히 커야한다. 이어서 포토레지스트 층(34)을 마스크로 사용하여 층간 유전체 층(30)과 게이트 산화물 층(16)을 에칭해 접점 구멍(38)을 형성한다. 접점 구멍(38)의 전영역은 다결정 상호접속 층들(18, 32)중의 하난 또는 포토레지스트 층(34) 밑에 있지 않을 것이다. 산화물 층들(30, 16)은 당 기술에 공지된 반응 이온에칭이나 습윤 화학적 에칭을 이용해 제거될 수 있다. 습윤 에칭을 이용하면, 측벽들(28, 40)밑에 있는 산화물 층들(16, 30)이 약간 약간 언더컷될 것이다. 이런 언더컷 부분들(도시안됨)이 있으면 공유 접점의 형성이나 동작에 좋지않은 영향을 미친다.
제6도에서는 포토레지스트 층(34)이 제거되고, 전술한 것처럼 소자위로 텅스텐층(42)이 선택적으로 성장된다. 텅스텐 층은 제1 상호접속 층(18)중에서 노출된 부분과 제2 상호접속 층(32)의 전체에 형성되고, 측벽들(28, 40)위와 접점 구멍(38)내에 노출된 액티브 영역(10)위에도 형성된다. 유전체 층(30)이 그렇게 두껍지 않기 때문에, 텅스텐 층은 제2 상호접속 층의 측벽(40)을 따라 완전한 계단을 형성한다. 만약 유전체 층을 상당히 두껍게하여 10,000이상으로 하면, 대단히 두꺼운 텅스텐층만이 이런 계단에 걸쳐 완전한 전기적 상호접속부를 형성할 수 있을 것이다. 텅스텐 층은 바람직하게 약 1500의 두께로 증착되기 때문에, 측벽들(28, 40)을 가로질러 완전한 계단을 충분히 형성할 수 있다.
제4도제6도에서는, 제2 상호접속 층(32)이 공유 접점을 중심으로 제1 상호접속 층(18)의 반대쪽에 놓인 것으로 도시되어있다. 그러나, 회로 레이아웃 조건상 제2 상호접속 층(32)이 제1 상호접속 층 바로 위에 놓을 수도 있다. 제6도에서, 제2상호접속 층(32)이 제1상호접속 층(18)위에 놓이도록 패턴화될 경우 이렇게 될 것이다. 이렇게 해서 생긴 구조는 제6도에 도시된 구조와 비슷할 것이고, 텅스텐 층(42)으로 인해 접점 구멍(38)의 좌측위에 계단이 하나 더 완성된다.
제7도, 제8도에 도시된 것은 접점에만 텅스텐을 선택적으로 증착하는 다른 기술이다. 이 기술을 이용하면, 기존의 원리에따라 상호접속 층들이 바람직하게 규화될 것이다.
제7도는 제2도에 도시된 공정 단계들이 완료된후 이런 다른 기술을 적용한 것을 보여준다. 일단 접점 구멍(24)이 형성되면, 포토레지스트 층(20)을 제거하고 소자의 표면에 층간 유전체 층(44)을 형성한다. 그후 이 층(44)을 포토리소그래픽 기술로 패턴화하여 접점 구멍(46)을 형성하고, 전술한대로 텅스텐 층(48)을 증착한다. 접점 구멍(46)을 통해 상호접속 층(18)의 일부가 노출되도록 하여, 그 층(18)과 접점 구멍(24)내의 액티브 영역(10) 사이의 도전 접속을 양호하게 한다.
제8도는 제4도에 도시된 공정 단계들이 완료된후 상기 다른 기술을 적용한 것을 보여준다. 제2 상호접속 층(32)을 형성한 뒤, 소자위로 제2 층간 유전체 층(50)을 증착한다. 이어서 포토레지스트 층(도시안됨)을 이용해 마스크와 에칭을 하여 접점 구멍(52)을 형성한다. 유전체 층들(16, 30, 50)을 제거하는데 이용되는 에칭법은 다결정 실리콘이나 규화물은 에칭하지 않기 때문에, 작은 접점 구멍(54)을 통해 그 밑의 액티브 영역(10)이 노출된다. 이어서 텅스텐 접점(56)을 선택적으로 성장시켜, 액티브 영역(10)과 제1 상호접속 층(18)과 제2 상호접속 층(32) 사이를 전기적으로 접속시킨다. 그밖의 장소에는 유전체 층(50) 때문에 텅스텐이 증착되지 않는다.
당해 기술의 전문가라면 알 수 있듯이, 제3도, 제6도, 제7도, 제8도에 도시된 모든 구조들은 하나의 소자에 동시에 형성될 수도 있다. 선택적 텅스텐 증착 단계는 하나만 필요한데, 텅스텐이 성장하는 장소는 여러 산화물 층들에 의해 실행되는 각종 마스크 공정의 조합에 의해 형성된다.
이런 공정을 요약하면, 제4도에서 보다시피 2개의 제1 상호접속 층들을 증착하고 구성한다. 접점의 몇몇 장소들 근처에는 제2 상호접속 층이 전혀 없어서, 이 부분들에는 제3도의 구조가 제공된다. 이러서 제2 층간 유전체 층(50)을 나머지 장소에 증착한다음 전술한대로 패턴화한다. 제2 상호접속 층에 텅스텐을 성장시킬려면, 이런 상호접속 층들로부터 유전체 층(50)을 완전히 제거한다. 다른 부분에서는 제8도에 도시된 것처럼 텅스텐 접점 부분만이 형성된다. 유전체 층(50)을 적절히 형성하면 몇몇 부분은 제3도에서 설명한 구조로 되고 다른 부분들은 제7도에 도시된 것과 같은 구조로만 된다. 필요하면, 제2 층간 유전체 층(50)을 제8도에 도시된 것보다 훨씬 더 두껍게 할 수 있다.
제9도에는 집적회로의 일부분에 대한 레이아웃이 도시되어있다. 필드 산화 영역들(60)은 당 기술에 알려진대로 형성된다. 필드 산화 영역들(60) 사이에 액티브 영역들(62, 64, 66, 68, 70)이 놓인다. 게이트 산화물(도시안됨)이 성장되고 제1 다결정 실리콘 상호접속 층(72)이 증착되고 패턴화된다. 제1 상호접속 층(72)은 당 기술에 공지된대로 전계 효과 소자에 대한 게이트를 형성하는데 이용된다. 게이트 전극(72)은 도전율이 향상되도록 규화될 수도 있다.
일단 게이트 전극(72)이 형성되면, 액티브 영역들(6270)에 불순물을 주입시켜 도전율을 높게한다. 이때까지는 제2 상호접속 리드(74)가 아직 형성되지 않아, 액티브 영역들(66, 68)은 사실상 도전율이 높은 하나의 액티브 영역을 이룬다. 이어서 층간 유전체 층(도시안됨)을 증착한다음, 제2 상호접속 리드(74)를 형성하고 패턴화한다.
이어서 포토레지스트 층을 이용해 액티브 영역들(64, 70)과 이 영역들을 둘러싸고 있는 필드 산화 영역(60)의 좁은 부분을 노출시킨다. 그 뒤 선택적 텅스텐 층을 전술한 바와같이 성장시킨다. 텅스텐은 액티브 영역들(64, 70)을 완전히 덮도록 증착된다. 액티브 영역(64)이 노출될때 노출된 제1 상호접속 층(72)의 일부분과 제2 상호접속 층(74)을 따라 텅스텐이 증착될 수도 있다. 이렇게하면 제6도에 도시된 것과 비슷하게 액티브 영역(64)내에 공유 접점이 형성된다. 액티브 영역(70)은 제2 상호접속 층 (74)에 대해 비슷한 접점을 내포하지만, 그 접점에는 제1 상호접속 층이 전혀 제공되지 않는다.
게이트 전극(72)은 액티브 영역들(62, 66)이 소스/드레인 영역으로 되어있는 필드효과 트랜지스터를 구성한다. 제1층간 유전체 층은 제2 상호접속 층(74)이 액티브 영역들(66, 68)을 갖는 필드 효과 소자를 형성하지 않을만큼 충분히 두껍다. 어느 경우에도 아주 불량한 트랜지스터만 형성될 수 있는데, 이는 도전율이 높은 액티브 영역이 사실은 층(74) 밑에 높이기 때문이다. 사실상 용량성 결합만이 중요한 관심사이다. 제9도에 도시된 구조는 특수 기능을 갖지 않으며 실제 집적회로 소자의 일부분도 아니다. 그러나 층(74)과 그밑의 액티브 영역이 교차하는 것은 SRAM 셀의 교차 결합 래치회로에 유용하기 때문에 일반적인 도전 영역들의 교차와 같다.
제10도에는 패턴화된 상호접속 리드의 단면도가 도시되어있다. 절연층(82)위에 다결정 실리콘 리드(80)가 형성되는데, 절연층은 필드 산화물 층이거나 당 기술에 공지되어있는 층간 유전체 층일 수 있다. 선택적 텅스텐의 증착에 앞서 리드(80)가 형성되기 때문에, 텅스텐 층(84)은 양측면과 윗면을 덮는다. 그결과 다결정 실리콘 리드(80)는 텅스텐 층(84)으로 완전히 둘러싸인다. 뒤에 열처리 공정에 의해하여 텅스텐 규화물이 형성되면, 리드의 양 측면과 윗면에 규화부분이 형성될 것이다. 이렇게하면 다결정 실리콘에 대한 규화된 면적의 비율이 증가하여, 상호접속부의 저항이 더 감소된다.
제11도에는 제3도에 도시된 형태의 접점의 사시도가 도시되어있다. 필드 산화물 부분(90)이 접점 구멍(92)을 감싸서 그 접점 구멍을 구성한다. 제11도에서 접점 구멍(92)을 둘러싸는 산화물 부분(90)의 두께는 텅스텐이 선택적으로 증착되는 깊이 보다 더 두꺼워서 접점 구멍(92) 둘레에 어느정도의 수직 부분(94)이 노출되어있게된다.
선택적 텅스텐 증착 때문에, 접점 구멍(92)내에 텅스텐 층(96)이 놓인다. 텅스텐 층(96)은 접점 구멍(92)을 통해 노출된 텅스텐 영역은 완전히 덮지만, 그 둘레의 산화물 부분(90)위에는 형성되지않는다. 상호접속 리드(98)의 일부분은 접점 구멍 안으로 들어가있다. 리드(98)의 양측면과 윗면은 선택적으로 증착된 텅스텐(100)으로 둘러싸인다. 리드(98)내에는 노출된 다결정 실리콘이 없다. 리드(98)의 양측면과 윗면으로부터 접점 구멍(92)의 바닥까지 완전한 도전 텅스텐 층이 뻗어있기 때문에, 상호접속부와 접점의 저항값이 낮다. 전술한 바와같이, 텅스텐 층들(96, 100)은 나중의 열처리 공정 단계에서 텅스텐 규화물로 변환될 수도 있다.
일반적으로 리드(98)는 최대한 접점 구멍(92)을 가로질러 돌출하도록 패턴화된다. 이렇게하면 마스크의 오정합이 상당히 크더라도 리드(98)와 접점 구멍(92) 사이에 금속 접속을 할 수 있을 것이다. 당해 분야의 통상의 전문가라면 알 수 있듯이, 이런 형태의 접점은 종래의 것보다 훨씬 더 작은데, 종래에는 마스크의 오정합이 비교적 클 경우에도 접점 구멍(92)을 완전히 덮도록 리드(98)가 대단히 커야만했다. 전술한 기술을 이용하면, 리드(98)와 접점 구멍(92)이 다같이 아주 작게 만들어질 수 있다.
이상의 여러 실시예에서 설명한 방법과 이 방법으로 형성된 구조에 의하면 양질의 접점이 만들어지는 동시에 크기가 축소된다. 전술한 바와같이, 하부 상호접속 층들이나 기판에 대한 접점을 만드는데 이용되는 대부분의 마스크 단계들의 허용오차는 비교적 여유가 있다. 즉 마스크의 오정합이 비교적 클 경우에도 적당한 부분들 전부가 에칭되도록 일반적으로 어느정도 더 크게 만들어진다. 앞에서 설명한 것처럼, 접점 구멍들을 만든 뒤 선택적으로 증착되는 금속에 의해 접속이 이루어지기 때문에 마스크의 오정합은 그다지 중요치않다.
바람직한 여러 실시예는 기판내의 하부 레벨 액티브 영역들에 접점을 만드는 것에 대해 설명되었다. 당해 전문가라면 알 수 있듯이, 최하위 층은 다결정 실리콘 상호접속 층으로 교체될 수도 있다. 다결정 실리콘 상호접속 층이 필요한 곳은 어디서나, 패턴화된 다결정 실리콘위에 금속 도체를 선택적으로 증착하는 전술한 기술을 사용할 수 있다.

Claims (17)

  1. 집적회로위에 제1 절연층을 형성하는 단계; 상기 제1 절연층위에 제1 다결정 실리콘층을 형성하는 단계; 상기 제1 다결정 실리콘층을 패턴화하여 제1 상호접속층을 한정하도록 하는 단계; 상기 집적회로위에 제2 절연층을 형성하는 단계; 상기 제2 절연층위에 제2 다결정 실리콘층을 형성하는 단계; 상기 제2 다결정 실리콘층을 패턴화하여 제2 상호접속층을 한정하도록 하는 단계; 상기 집적회로위에 마스킹층을 증착하고 이 마스킹층을 패턴화하여 형성될 구멍에 대한 위치를 한정하는 단계로서, 상기 제1 및 제2 절연층의 일부가 구멍에 대한 위치로 돌출하는 단계; 상기 제1 및 제2 절연층을 통해 구멍을 형성하여 상기 제1 상호접속층의 일부 및 상기 집적회로의 도전영역을 노출시키는 단계; 및 상기 집적회로상에 제1 금속 도전층을 선택적으로 증착하는 단계를 포함하고, 이에 따라 상기 구멍들에서 노출된 제1 상호접속층의 상면과 측면들, 상기 개구에서 노출된 제2 상호접속층의 상면과 측면들위 및 노출된 도전 영역상에 금속 도체가 형성되며, 상기 금속 도체는 상기 도전 영역과 제1 및 제2 상호접속층간에 공통 도전접점을 형성하는 것을 특징으로 하는, 집적회로상에 접점을 형성하는 방법.
  2. 제1항에 있어서, 상기 노출된 도전 영역들이 반도체 집적회로의 기판에 형성되는 것을 특징으로 하는, 집적회로상에 접점을 형성하는 방법.
  3. 제1항에 있어서, 상기 패턴화 단계에 앞서, 상기 다결정 실리콘층의 도전율을 향상시키기위해 이 다결정 실리콘층에 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는, 집적회로상에 접점을 형성하는 방법.
  4. 집적회로위에 제1 절연층을 형성하는 단계; 상기 제1 절연층취에 제1 다결정 실리콘층을 형성하는 단계; 상기 제1 다결정 실리콘을 패턴화하여 제1 상호접속층을 한정하도록 하는 단계; 상기 제1상호접속층 및 제1 절연층위에 제2 절연층을 형성하는 단계; 상기 제2 절연층위에 제2 다결정 실리콘층을 형성하는 단계; 상기 제 다결정 실리콘층을 패턴화하여 제2 상호접속층을 한정하도록 하는 단계; 상기 집적회로위에 마스킹층을 증착하고 이 마스킹층을 패턴화하여 형성될 구멍에 대한 위치를 한정하는 단계로서, 상기 제1 및 제2 절연층의 일부가 구멍에 대한 위치로 돌출하는, 단계; 상기 제1 및 제2 절연층을 통해 구멍을 형성하는 상기 제1 절연층 하방의 도전영역 및 상기 제1 상기 상호접속층의 일부를 노출시키는 단계; 및 상기 노출된 도전 영역들과 상기 제1 및 제2 상호접속층의 노출 부분들위에 금속 도체를 선택적으로 증착하는 단계로서, 상기 금속 도체는 상기 도전 영역들과 상기 제1 및 제2 상호접속층들간의 공통 도전 접점을 형성하는, 단계를 포함하는 것을 특징으로 하는, 집적회로상에 접점을 형성하는 방법.
  5. 제4항에 있어서, 상기 노출된 도전 영역들이 반도체 집적회로의 기판에 형성되는 것을 특징으로 하는, 집적회로상에 접점을 형성하는 방법.
  6. 제4항에 있어서, 상기 패턴화 단계에 앞서, 상기 다결정 실리콘층의 도전율을 향상시키기 위해 이 다결정 실리콘층에 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는, 집적회로상에 접점을 형성하는 방법.
  7. 제4항에 있어서, 상기 구멍을 형성하는 단계에 앞서 상기 집적회로상에 제3절연층을 형성하는 단계를 더 포함하며, 상기 구멍을 형성하는 단계는 상기 도전 영역들 및 상기 제1 및 제2 상호접속층들의 일부를 노출시키는 것을 특징으로 하는, 집적회로에 접점을 형성하는 방법.
  8. 그 안에 도전 영역들을 구비하는 소자 층; 선택적 도전 영역들을 그를 통해 노출시키고 또한 측벽을 갖는 구멍들을 구비하며, 상기 소자 층위에 있는 절연층; 상기 절연층위에 놓이고 상기 절연층 구멍에 인접한 부분들을 가지며, 또한 상부 및 측부를 갖는 패턴화된 다결정 실리콘 상호접속층으로서, 상기 인접한 부분들은 상기 구멍의 측벽과 정렬된 측별을 갖고 상기 절연층에 의해 상기 도전층과 분리되어 있는, 패턴화된 다결정 실리콘 상호접속층; 상기 상호접속층의 윗면 및 양측면과 접하고 이들을 덮으며, 상기 절연층의 구멍에 인접한 금속 도전 영역이 이 구멍내로 연장되고 이를 덮으며, 또한 상기 상호접속층과 상기 금속 도전 영역들이 도전 신호 라인을 한정하는, 금속 도전 영역들; 상기 소자 층과 상기 절연층간의 하부 절연층; 및 상기 하부 절연층과 상기 절연층간의 하부 패턴화 다결정 실리콘 상호접속층을 포함하며, 상기 하부 접속층의 일부도 상기 절연층의 구멍에서 노출되며, 이에 의해 상기 구멍내로 연장되는 상기 금속 도전 영역들이 상기 하부 상호접속층의 노출부와 접하도록 되는 것을 특징으로 하는 집적회로 구조.
  9. 제8항에 있어서, 상기 다결정 실리콘 상호접속층이 그의 도전율을 향상시키기 위한 불순물을 포함하는 것을 특징으로 하는 집적회로 구조.
  10. 제8항에 있어서, 상기 하부의 패턴화된 다결정 실리콘 상호접속층이 내화성 금속 규화물을 포함하는 것을 특징으로 하는 집적회로 구조.
  11. 제8항에 있어서, 상기 소자 층은 반도체 기판을 포함하는 것을 특징으로 하는 집적회로 구조.
  12. 그 안에 도전 영역들을 구비하고 있는 소자 층; 상기 소자 층위에 놓인 제1 절연층; 상기 제1 절연층위에 놓인 패턴화된 다결정 실리콘 상호접속층; 상기 상호접속층과 상기 제1 절연층위에 놓인 제2 절연층; 선택된 도전 영역을 노출시키기 위해 상기 제1 및 제2 절연층들을 관통하는 복수의 구멍들로서, 상기 패턴화된 다결정 상호접속층 부분들이 상기 구멍들에서 노출되며, 또한 상기 제1 절연층에 의해 상기 도전 영역과 분리되어 있는, 복수의 구멍; 상기 구멍내에, 상기 상호접속층과 상기 소자 층의 도전 영역간에 도전 영역을 형성하며, 상기 구멍 너머로는 연장되지 않는 금속 도전 영역; 상기 소자 층과 상기 제1 절연층간의 하부 절연층; 및 상기 하부 절연층과 상기 제1 절연층간의 하부 패턴화 다결정 실리콘 상호접속층을 포함하며, 상기 하부 접속층의 일부도 상기 구멍에서 노출되며. 이에 의해 상기 도전 영역들이 상기 하부 상호접속층의 노출부와 접하도록 되는 것을 특징으로 하는 집적회로 구조.
  13. 제12항에 있어서, 상기 다결정 실리콘 상호접속층이 그의 도전율을 향상시키는 불순물을 포함하는 것을 특징으로 하는 집적회로 구조.
  14. 제12항에 있어서, 상기 하부의 패턴화된 다결정 실리콘 상호접속층이 내화성 금속 규화물을 포함하는 것을 특징으로 하는 집적회로 구조.
  15. 제12항에 있어서, 상기 소자 층은 반도체 기관을 포함하는 것을 특징으로 하는 집적회로 구조.
  16. 제8항에 있어서, 상기 구멍들내에서, 상기 하부 절연층은 상기 하부 상호접속층의 하방에만 놓이며, 상기 모든 상호접속층은 상기 하부 절연층에 의해 상기도전영역들고 분리되는 것을 특징으로 하는 집적회로 구조.
  17. 제12항에 있어서, 상기 구멍들내에서, 상기 하부 절연층은 상기 하부 상호접속층의 하방에만 놓이며, 상기 모든 상호접속층은 상기 하부 절연층에 의해 상기 도전영역들과 분리되는 것을 특징으로 하는 집적회로 구조.
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