JPH01302748A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01302748A JPH01302748A JP13380188A JP13380188A JPH01302748A JP H01302748 A JPH01302748 A JP H01302748A JP 13380188 A JP13380188 A JP 13380188A JP 13380188 A JP13380188 A JP 13380188A JP H01302748 A JPH01302748 A JP H01302748A
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の製造方法に係り、特には高融点金
属の選択成長を用いた半導体抵抗の作成方法に関する。
属の選択成長を用いた半導体抵抗の作成方法に関する。
〈従来の技術〉
従来、半導体装置における多結晶ＳｉやアモルファスＳ
ｉなどの半導体層内に低抵抗部と高抵抗部を形成する場
合、高抵抗とする部分をホ１５レジストで覆って他の部
分に所定の不純物を導入する方法が一般によく用いられ
ている。この方法を第２図を用いて簡単に説明する。
ｉなどの半導体層内に低抵抗部と高抵抗部を形成する場
合、高抵抗とする部分をホ１５レジストで覆って他の部
分に所定の不純物を導入する方法が一般によく用いられ
ている。この方法を第２図を用いて簡単に説明する。
即ち、第２図（ａｌに示す如く拡散層１２及び素子分離
酸化膜１３などが形成されたＳｉ基板１１上に層間絶縁
膜１４を形成する。
酸化膜１３などが形成されたＳｉ基板１１上に層間絶縁
膜１４を形成する。
次いで該層間絶縁膜１４上にレジストを塗布し周知のホ
トリソグラフィによりレジストパターンを形成し、層間
絶縁膜をエツチングすることによってコンタクトホール
１５を形成する（第２Ｌ１（ｂｌ）。
トリソグラフィによりレジストパターンを形成し、層間
絶縁膜をエツチングすることによってコンタクトホール
１５を形成する（第２Ｌ１（ｂｌ）。
次いで、第２図（ｃｌに示す如くレジストを除去した後
多結晶Ｓｉ層１６を形成する。続いで該多結晶Ｓｉ層１
６の高抵抗とする部分を所定のフォトエツチング技術に
より形成しｔホトレジスト１７で覆い第２図（ｄｌに示
すよう・に該ホトレーンスト１７をマスクとして不純物
をイオン注入する。その後熱処理を施せばイオン注入し
た部分の多結晶Ｓｉ層１６の抵抗値を下げることが可能
であり、同一層１６内に第２図ｔｅｌに示すように低抵
抗部１６′我 と高抵撞部１６を形成することが出来る。
多結晶Ｓｉ層１６を形成する。続いで該多結晶Ｓｉ層１
６の高抵抗とする部分を所定のフォトエツチング技術に
より形成しｔホトレジスト１７で覆い第２図（ｄｌに示
すよう・に該ホトレーンスト１７をマスクとして不純物
をイオン注入する。その後熱処理を施せばイオン注入し
た部分の多結晶Ｓｉ層１６の抵抗値を下げることが可能
であり、同一層１６内に第２図ｔｅｌに示すように低抵
抗部１６′我 と高抵撞部１６を形成することが出来る。
〈発明が解決しようとする問題点〉
上述の如きイオン注入法による低抵抗部形成には以下に
示す様な問題点があった。即ち、低抵抗部を形成するた
めには高濃度のイオン注入が必要であり、注入されたイ
オンはその後の熱処理で熱拡散するため高抵抗部を形成
するには前記熱拡散型の不純物を導入した場合、Ｓｉ基
板と同導電型の電導層との接続を低抵抗で行なうことは
不可能である。
示す様な問題点があった。即ち、低抵抗部を形成するた
めには高濃度のイオン注入が必要であり、注入されたイ
オンはその後の熱処理で熱拡散するため高抵抗部を形成
するには前記熱拡散型の不純物を導入した場合、Ｓｉ基
板と同導電型の電導層との接続を低抵抗で行なうことは
不可能である。
〈問題点を解決するための手段〉
本発明は上述する問題を解決するためになされたもので
、第１導電型の半導体基板上に多結晶Ｓｉ或いはアモル
ファスＳｉなどの半導体層を形成してなる半導体装置の
製造方法において、上記半導体層上に少なくとも高抵抗
となるべき部分を被う形状のパターンが設けられた絶縁
膜を形成し、該絶縁膜をマスクとして高融点金属を選択
成長させる半導体装置の製造方法を提供するものである
。
、第１導電型の半導体基板上に多結晶Ｓｉ或いはアモル
ファスＳｉなどの半導体層を形成してなる半導体装置の
製造方法において、上記半導体層上に少なくとも高抵抗
となるべき部分を被う形状のパターンが設けられた絶縁
膜を形成し、該絶縁膜をマスクとして高融点金属を選択
成長させる半導体装置の製造方法を提供するものである
。
く作 用〉
多結晶Ｓｉ層の低抵抗にしたい部分に高融点金属を選択
成長させる本発明によれば、従来法のように不純物の拡
散を考慮して高抵抗部のパターンを拡散長方だけ大きく
設計する必要がなくなり、かつ下層の電導層との電気的
接続部分で下層の電導層と接触するのは高融点金属とな
るので導電型に拘わらず電導層との低抵抗接続が可能に
なるという作用がある。
成長させる本発明によれば、従来法のように不純物の拡
散を考慮して高抵抗部のパターンを拡散長方だけ大きく
設計する必要がなくなり、かつ下層の電導層との電気的
接続部分で下層の電導層と接触するのは高融点金属とな
るので導電型に拘わらず電導層との低抵抗接続が可能に
なるという作用がある。
〈実施例〉
以下、図面を用いて本発明の一実施例を説明するが本発
明はこの実施例に限定されるものではない。
明はこの実施例に限定されるものではない。
第１図ｆａｔ〜ｔｅｌは本発明の一実施例を説明するた
めの半導体装置の要部断面図である。即ち第１図の如く
拡散層２および素子分離酸化膜３などが形成されたＳｉ
基板１上に層間絶縁膜４を形成し、該層間絶縁膜４上に
多結晶Ｓｉ層５を堆積する。
めの半導体装置の要部断面図である。即ち第１図の如く
拡散層２および素子分離酸化膜３などが形成されたＳｉ
基板１上に層間絶縁膜４を形成し、該層間絶縁膜４上に
多結晶Ｓｉ層５を堆積する。
次いで、多結晶５４層５上にレジストを塗布してホトエ
ツチング技術によりコンタクト槃−ル部分を除去したパ
ターンに形成し、該ホトレジストをマスクとして多結晶
Ｓｉ層５と層間絶縁膜４を順次エツチングすることによ
り第１図（ｂｌの如くコンタクトホール６を形成する。
ツチング技術によりコンタクト槃−ル部分を除去したパ
ターンに形成し、該ホトレジストをマスクとして多結晶
Ｓｉ層５と層間絶縁膜４を順次エツチングすることによ
り第１図（ｂｌの如くコンタクトホール６を形成する。
続いて第１図（ｃｌの如く、該多結晶Ｓｉ層５をホトエ
ツチング技術により配線、抵抗体或いは電極形状等にバ
ターニングを行なう。しかる後第１図［ｄｌに示すよう
に多結晶５４層５上に酸化膜７を形成し、低抵抗となる
部分及び低抵抗の電気的接続力必要なコンタクトホール
の酸化膜をホトエッチ工程によ゛って除去する。最後に
第１図ｔｅｌに示す如く高融点金属を成長させることに
より、半導体層５の低抵抗としたい部分及びコンタクト
部等に夕 ４ングステン、モリブデン等の高融点金属
を選択成長させる。高融点金属膜８は、半導体層５上の
低抵抗化が必要な部分を被って形成され、高融点金属膜
８が被着されていない半導体層５の部分を高抵抗体とし
て集積回路の一部を構成する。またコンタクトホール６
として露出したＳｉ基板１に被着された高融点金属膜８
はＳｉ基板１とオーミックコンタクトして電極等として
機能する−〈発明の効果〉 本発明により、半導体層５の高抵抗部と低抵抗部の大き
さを決定する要因は半導体層上の酸化膜を除去するホト
エッチ工程であＶ、従来のように不純物の拡散を考慮す
る必要がないためパターンを小さくでき、高集積化をは
かることが出来る。
ツチング技術により配線、抵抗体或いは電極形状等にバ
ターニングを行なう。しかる後第１図［ｄｌに示すよう
に多結晶５４層５上に酸化膜７を形成し、低抵抗となる
部分及び低抵抗の電気的接続力必要なコンタクトホール
の酸化膜をホトエッチ工程によ゛って除去する。最後に
第１図ｔｅｌに示す如く高融点金属を成長させることに
より、半導体層５の低抵抗としたい部分及びコンタクト
部等に夕 ４ングステン、モリブデン等の高融点金属
を選択成長させる。高融点金属膜８は、半導体層５上の
低抵抗化が必要な部分を被って形成され、高融点金属膜
８が被着されていない半導体層５の部分を高抵抗体とし
て集積回路の一部を構成する。またコンタクトホール６
として露出したＳｉ基板１に被着された高融点金属膜８
はＳｉ基板１とオーミックコンタクトして電極等として
機能する−〈発明の効果〉 本発明により、半導体層５の高抵抗部と低抵抗部の大き
さを決定する要因は半導体層上の酸化膜を除去するホト
エッチ工程であＶ、従来のように不純物の拡散を考慮す
る必要がないためパターンを小さくでき、高集積化をは
かることが出来る。
また、下層との電気的接続においても下層と接触するの
は高融点金属であるため下層導電層の導電型に拘わらず
抵抗の低い接続を得ることが可能となり、、ＬＳＩ設計
時の自由度が増すという効果がある。
は高融点金属であるため下層導電層の導電型に拘わらず
抵抗の低い接続を得ることが可能となり、、ＬＳＩ設計
時の自由度が増すという効果がある。
【図面の簡単な説明】
第１図［ａｌ乃至［ｅ）は本発明の一実施例を説明する
ための半導体装置の要部断面図、第２図［ａｌ乃至［ｅ
ｌは従来例を説明するための半導体装置の要部断面図で
ある。 １・・・Ｓｉ基板、 ２・・・拡散層、３・・・素
子分離酸化膜、 ４・・・、留Ｕ１１１絶縁膜、５・
・・多結晶Ｓ ｉ層、 ６・・・コンタクトホール
、り・・・酸化膜、 ８・・・高融点金属代
理人 弁理士 杉 山 毅 至（他１名）（ａ） （ｂ） （Ｃ） 第１図 （ｄ） （ｅ） ＠１図 １１ｓｉＪ％板 （ａ） （ｂ） （Ｃ） ＠２図
ための半導体装置の要部断面図、第２図［ａｌ乃至［ｅ
ｌは従来例を説明するための半導体装置の要部断面図で
ある。 １・・・Ｓｉ基板、 ２・・・拡散層、３・・・素
子分離酸化膜、 ４・・・、留Ｕ１１１絶縁膜、５・
・・多結晶Ｓ ｉ層、 ６・・・コンタクトホール
、り・・・酸化膜、 ８・・・高融点金属代
理人 弁理士 杉 山 毅 至（他１名）（ａ） （ｂ） （Ｃ） 第１図 （ｄ） （ｅ） ＠１図 １１ｓｉＪ％板 （ａ） （ｂ） （Ｃ） ＠２図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板上に多結晶Ｓｉ或いはアモ
ルファスＳｉなどの高抵抗半導体層を形成してなる半導
体装置の製造方法において、上記半導体層上に少なくと
も高抵抗体となる部分を被う形状のパターンをなす絶縁
膜を形成する工程と、 該絶縁膜をマスクとして、高融点金属を選択成長させる
工程とを備えてなることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13380188A JPH01302748A (ja) | 1988-05-30 | 1988-05-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13380188A JPH01302748A (ja) | 1988-05-30 | 1988-05-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01302748A true JPH01302748A (ja) | 1989-12-06 |
Family
ID=15113351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13380188A Pending JPH01302748A (ja) | 1988-05-30 | 1988-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01302748A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278098A (en) * | 1991-03-05 | 1994-01-11 | Sgs-Thomson Microelectronics, Inc. | Method for self-aligned polysilicon contact formation |
| US5529953A (en) * | 1994-10-14 | 1996-06-25 | Toshiba America Electronic Components, Inc. | Method of forming studs and interconnects in a multi-layered semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648165A (en) * | 1979-09-28 | 1981-05-01 | Hitachi Ltd | Preparation of semiconductor device |
| JPS62163363A (ja) * | 1986-01-14 | 1987-07-20 | Fujitsu Ltd | スタテイツクｒａｍ |
-
1988
- 1988-05-30 JP JP13380188A patent/JPH01302748A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648165A (en) * | 1979-09-28 | 1981-05-01 | Hitachi Ltd | Preparation of semiconductor device |
| JPS62163363A (ja) * | 1986-01-14 | 1987-07-20 | Fujitsu Ltd | スタテイツクｒａｍ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278098A (en) * | 1991-03-05 | 1994-01-11 | Sgs-Thomson Microelectronics, Inc. | Method for self-aligned polysilicon contact formation |
| US5529953A (en) * | 1994-10-14 | 1996-06-25 | Toshiba America Electronic Components, Inc. | Method of forming studs and interconnects in a multi-layered semiconductor device |
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