KR920007784B1 - 에미터안정화저항을구비한고주파반도체장치및그제조방법 - Google Patents

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Abstract

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Description

에미터 안정화 정항을 구비한 고주파 반도체 장치 및 그 제조방법
제1도는 본 발명의 제1실시예에 관한 반도체 장치의 구조를 나타낸 평면도.
제2도는 제1도에 나타낸 반도체 장치의 단면도.
제3도는 제1도, 제2도에 나타낸 반도체 장치의 응용예시 평면도.
제4도는 본 발명의 제2실시예에 관한 반도체 장치의 평면도.
제5도, 제6도는 본 발명의 제3실시예에 관한 반도체 장치의 구조를 설명하기 위한 평면도.
제7a도, 제7c도는 제5도, 제6도에 나타낸 반도체 장치의 제조방법을 설명하기 위한 평면도.
본 발명은 반도체 장치, 특히 고주파 트랜지스터에 관한 것으로, 상세하게는 트랜지스터의 에미터층에 접속되어 트랜지스터의 안정동작 및 과부하시에 있어서의 트랜지스터의 파괴를 방지하기 위한 에미터 안정화 저항에 관한 것이다.
에미터 안정화 저항(ESR)(또는 에미터 직렬 저항)이라 불리우는 것이, 예를 들면 일본국 특허공고공보 소52-3738에 개재되어 있다. ESR은 예를 들면 반도체기판내에 형성된 불순물층에 의하여 형성된다. ESR은 대신호에 대한 트랜지스터의 안정성의 향상, 파괴내압(破壞耐壓)의 향상을 위해서 쓰여진다. ESR은 그 저항치로서 수∼수십 Ω/□을 필요로 한다.
그러나 ESR을 불순물층으로 형성할 경우, 상기 저항치를 얻기 위해서는 특별한 공정에 의하여 상기 불순물층을 형성하지 않으면 않된다.
또 불순물 대신에 금속박막등을 이용하여 ESR를 구성하는 것도 고려할 수 있으나 재료등의 제약으로 금속박막으로 형성되는 ESR의 저항치를 10Ω/□ 이하로 하는 것은 바람직하지 못하다.
ESR부의 저항률을 낮추는 방법으로서 저항의 콘택트홀(Contact hole)을 크게 하는 것도 유효하다.
그러나 콘택트홀을 크게 하면 ESR 부 전체가 커지고 기생용량이 커져서 에미터에 병렬로 접속되는 용량이 증가된다. 이 기생 용량은 트랜지스터의 고주파 동작특성을 저하시킨다.
이상과 같이 종래 기술에서는 양호한 고주파 특성을 유지하면서 ESR 부의 저항률을 낮추는 것이 곤란하였다.
본 발명은 상기 실정를 고려한 것으로, 본 발명의 목적은 에미터층에 접속된 용량을 증가시키지 않고 보다 낮은 저항치의 에미터 안정화 저항을 구비하는 고주파 반도체 장치를 제공하기 위한 것이고, 이 목적을 달성하기 위하여 본 발명에 관한 고주파수 트랜지스터는 반도체기판(50)과, 상기 반도체기판(50)에 형성되어 물고기의 뼈구조(fish bone)형상을 갖는 에미터층(51)과, 상기 에미터층(51)을 둘러 싸도록 상기 반도체기판(50)에 형성된 베이스층(52)과, 상기 베이스층(52)에 접속된 베이스접속용 고농도층(53)과, 상기 반도체기판(50)에 형성되며 상기 베이스접속용 고농도층 (53)과 동일한 공정으로 제조되는 상기 베이스접속용 고농도층(53)과 동일한 도전형(導電型)으로서 상기 베이스 접속용 고농도층(53)과 실질적으로 동일한 불순물 농도 및 동일한 접합깊이를 가지고서 에미터 안정화 저항으로서 동작하는 저항층(54)과; 일단이 상기 에미터층(51)에 접속되고 타단이 상기 저항층(54)에 접속되는도, 제이 타단은 즐형구조(櫛 型構造)를 갖는다-에미터 전극(55)과; 상기 저항층(54)에 접속된 배선측 인출전극(56)-이 배선측 인출전극(56)은 상기 에미터전극(55)의 상기 즐형구조와 이맞물림되도록 구성된 즐형구조를 갖는다-으로 구성된다.
상기 구성에서는 에미터층(51)이 물고기의 뼈구조 형상으로 되어 있기 때문에 에미터층과 베이스층의 집적도를 증가시킬 수 있어 고주파 트랜지스터의 특성를 향상시킬 수 있다.
단, 상기 구성에서는 에미터층(51)이 물고기의 뼈구조 형상으로 되어 있어 에미터전극(55)의 폭이 증가하고, 1개의 에미터 전극을 흐르는 전류는 종래에 비해 증가한다.
그러나 상기 구성에서는, 에미터전극(55)의 일단이 즐형구조로 되어 있고, 배선측 인출전극(56)도 에미터 전극(55)의 즐형구조에 이맞물림되도록 즐형구조로 되어 있기 때문에 저항층(54)내에서의 에미터전류의 집중을 방지할 수 있고, 외관상 저항층(54)의 저항치가 낮아진다.
따라서, 예를 들면 베이스접속용 고농도층(53)과 동일한 공정으로 저항층(54)을 형성하더라고 저항층(54)의 저항치를 충분히 낮출 수 있다.
이하 제1도, 제2도를 참조하여 본 발명의 제1실시예에 관한 에미터 안정화 저항(ESR)을 설명한다.
이 실시예에 관한 ESR은 제1도에서 나타낸 바와 같은 패턴으로 배치되며 제2도에 나타낸 단면구조를 갖는다.
제1, 2도에 있어서, 불순물 농도가 1014∼1016cm-3정도의 N형 반도체기판 (10)내에 접합깊이가 0.6∼1.0 μm, 표면저항치가 10∼60Ω/□정도의 저항층(12)이 형성된다. 상기 반도체기판(10)위에 두께 약 1000nm의 두꺼운 SiO2피막(16)이 형성된다. 이 SiO2피박(16)은 저항층(12)위에 넓은 트인구멍을 갖는다. 상기 반도체기판 (10)의 노출되어 있는 부분위에 예를 들면 100nm 정도의 얇은 SiO2피막(17)이 형성된다. 또 상기 SiO2피막(16)위에 예를 들면 100nm 정도의 얇은 SiO2피막(18)이 형성된다.
에미터 전극용 콘택트홀(contact hole)(31, 32)과 배선측 인출전극용의 콘택트홀(41, 42, 43)이 상기 SiO2피막(17)의 저항층(12)위의 위치에 제1도에서 나타낸 바와 같이 교호로 배치되어 형성된다. 도시하지 않은 트랜지스터의 에미터에 일단이 접속되고 타단이 2개(11a와 11b)로 분할되어 콘택트홀(31, 32)을 통하여 저항층(12)에 접속된 즐형구조의 에미터전극(11)이 형성된다. 상기와 마찬가지로 금속배선층(14)에 접속되고 에미터전극(11)의 선단(11a, 11b)와 교호로 배치되어 콘택트홀(41, 42, 43)을 통하여 저항층(12)에 접속된 즐형구조의 배선측 인출전극(13)이 SiO2피막(17, 18)위에 형성된다. 에미터전극(11) 및 배선측 인출전극(13)위에 보호절연막 (7)이 형성된다.
상기 구성으로 이루어진 제1실시예의 ESR 에서는, 에미터전극(11)에서 배선측 인출전극(13)으로 흐르는 에미터전류는 에미터전극(11)의 선단부(11a, 11b)에서 2개로 분할된 접촉면을 통하여 저항층(12)으로 흘러 들어간다. 그리고 선단부(11a)에서 저항층(12)으로 흘러들어간 에미터전류는 콘택트홀(41, 42)를 향해서 흐르고, 선단부 (11b)에서 저항층(12)으로 흘러들어간 에미터전류는 콘택트홀(42, 43)을 향해서 흐른다. 즉, 에미터전류는 에미터전극(11)내에서 2길(route)로 갈라져서 2길에서 저항층 (12)으로 공급되고, 저항층(12)내에서 4개의 길로 갈라져서 배선측 인출전극(13)으로 흘러 들어간다.
따라서 저항층(12)을 흐르는 전류의 평균전류밀도가 종래보다 작아지므로 저항층(12) 내에서의 에미터전류의 집중이 방지된다.
그러므로, 이 실시예의 ESR에 있어서의 전압강하는 종래의 ESR에 있어서의 전압강하보다 작아진다. 따라서 저항층(12)의 저항률은 종래의 저항층의 저항률과 같다하더라고 ESR의 저항치는 외관상 종래의 ESR 보다 작아진다.
상기 구성을 채용하면, 제3도에서 나타낸 바와 같이, 에미터전극(11)에 인접하게 다른 에미터전극(21)을 형성할 때에도 에미터전류 상호간에 간섭이 발생하지 않는다. 따라서 저항층(12)의 표면효율이 향상된다.
제3도의 경우, 인접하는 에미터전극(21)도 즐형구조로 되어 있으며, 배선측 인출전극(13)은 에미터전극(21)에 대응하는 즐형의 톱니(tooth) 형상의 부분을 구비한다.
다음은 제1도, 제2도에서 나타낸 구조의 반도체 장치의 제조방법을 설명한다.
N형 반도체기판(10)위에 열산화(熱酸化)에 의하여 SiO2(16)이 약 1000nm의 두께로 형성된다. 사진식각법(寫眞蝕刻法)에 의하여 SiO2피막(16)에 넓게 확산창(구멍)이 형성된다. 이 상태에서 재차 열산화에 의해서 약 100nm의 SiO2피막(17)이 반도체기판(10)의 표면에 형성된다. 이온주입의 마스크가 되는 레지스트(resist)가 형성된다. SiO2(17)을 통하여 상기 레지스트를 마스크로 하여 P형 불순물 이온이 상기 반도체기판(10)의 저항층 형성 예정영역에 주입된다. 결과물(resultant structure)에 열처리가 가해지므로써 저항층(12)의 접합깊이, 저항치가 조정된다. 통상, 이 접합깊이는 0.6∼1.0μm이고, 표면저항치는 10∼60Ω/□ 정도이다.
도시하지 않았으나 상기 저항층(12)과 동시에 트랜지스터의 베이스접속용 고농도측이 형성된 다음, 베이스영역이 형성된다. 그후 SiO2혹은 SiN 계의 절연막(18)이 SiO2막(16)위에 퇴적된다. 도시하지 않는 에미터층이 형성된다. 저항층(12)위의 SiO2피막(17)에 1에미터전극용의 2개의 콘택트홀(31, 32)과 배선측 인츨 적극용의 3개의 콘택트홀(41, 42, 43)이 형성된다. 결과물 위에 알루미늄층이 형성된다. 이 알루미늄층이 패턴이 된다.
따라서 에미터 전극(11)과 배선측 인출전극(13)이 형성된다.
상기한 바와같이 에미터전극(11)은, 그 일단이 2분할된 줄형구조를 이루고서 콘택트홀(31, 32)를 통하여 저항층(12)에 접속되고 타단은 에미터에 접속되어 있다.
배선측 인출전극(13)은 에미터전극의 즐형구조에 대응하도록 그 일단이 3분할된 즐형구조를 이루고서 콘택트홀(41, 42, 43)을 통하여 저항층(12)에 접속된다. 이어 보호절연막(7)이 형성된다. 이후 상기 보호절연막(7)에 콘택트홀이 형성된다. 보호절연막(7)위에 이 콘택트홀을 채우고서 금속막이 형성된다.
이 금속막이 에칭되고 배선측 인출전극(13)에 접속된 금속배선층(14)이 형성된다.
본 발명의 제2실시예를 제4도를 참조하여 설명한다.
이 실시예에서는 에미터전극(11)과 저항층(12)을 연결하는 콘택트홀(33)과, 배선측 인출전극(13)과 저항층(12)을 연결하는 콘택트홀(44) 그 자체가 즐형의 형상을 이루고 있다. 따라서 상기 전극(11, 13)은 각각 즐형의 면에서 상기 저항층(12)에 접촉된다.
제4도의 패턴수성을 채용하면 에미터전극(11)에서 저항층(12)내로 흘러들어간 전류는 저항층(12)내를 넓게 분포하여 흐른다. 따라서 제4도의 ESR 에서는 제1, 2도의 ESR 보다 저항층(12)에서의 전압 강하를 작게 할 수 있어 외관상 저항치를 더욱 적게 할 수 있다.
상기 실시예에 관한 ESR를 형성하기 위해서는, 미세패턴의 형성 및 고도한 위치맞춤 제도가 요구된다. 이것은 축소투영노광장치(縮小投影露光裝置)등을 이용함으로써 달성된다.
다음은 본 발명의 구체적인 반도체 장치의 응용예를 나타내는 제3실시예를 제5∼제7c도를 참조하여 설명한다.
제5도는 고주파 트랜지스터의 에미터층과 베이스층 및 저항층이 형성된 상태의 반도체기판의 평면구조를 나타낸다.
제5도에서 나타낸 바와 같이, 에미터층(51)은 복수의 줄기(幹)가 되는 확산층(5-1)과; 상기 줄기가 되는 확산층(51-1)에 접속된 복수의 가지(幹)가 되는 확산층(51-2)으로 구성되는 이른바 물고기의 뼈구조 형상을 갖는다. 상기 에미터층(51)을 둘러싸는 베이스층(52)이 형성되어 있다. 베이스층(52)의 주위에 베이스접속용 고농도층(53)이 형성되어 있다.
반도체기판(50)이 고주파 트랜지스터의 콜렉터층이 된다.
상기 베이스층(52), 에미터층(51-1, 51-2)과 떨어져서 저항층(54)이 형성되어 있다.
한편, 제6도는 상기 에미터층(51), 베이스층(52), 저항층(54)에 접속된 전극의 평면구조를 나타낸다.
제6도에서 이해할 수 있는 바와 같이, 에미터전극(55)은 6개가 병렬로 배치되어 에미터층(51)에 접속되어 있다. 각 에미터전극(55)의 일단은 2개로 분할되어 콘택트홀을 통하여 저항층(54)에 2면(접촉면)으로 접속되어 있다. 한편, 배선측 인줄전극(56)에도 즐형의 톱니형상의 부분이 형성되어 있으며 에미터전극(55)의 즐형구조와 이맞물림되도록 배치되어 저항층(54)에 접속되어 있다. 배선측 인출전극(56)은 금속배선층에 접속되어 있다. 베이스전극(57)은 베이스접속용 고농도층(53)에 접속되어 있다.
제5, 6도와 같은 구성을 채용함으로써 트랜지스터의 에미터층을 미세화하는 것이 가능하게 된다. 또 에미터전극(55)의 선단(즐형의 톱니형상의 부분)에서 저항층(54)내로 흘려들어간 전류는 배선층 인출전극(56)의 인접하는 2개의 즐형의 톱니형상의 부분으로 흘러들어간다. 따라서 저항층(54)은 외관상의 저항치가 크게 작아진다.
다음은 제 5,6도에서 나타내는 구성의 반도체 장치의 제조방법을 제7a∼7c를 참조하여 설명한다.
예를 들면, 불순물농도 1015cm-3정도의 N형 실리콘으로 된 반도체기판(50)위에 SiO2막(61)이 1000nm 정도의 두께로 형성된다. 포토에칭프로세스에 의하여 SiO2막(61)에 불순물 확산용 트인구멍(62)이 형성된다. 열산화에 의하여 반도체기판(50)의 노출되어 있는 부분위에 약 100nm의 SiO2막(63)이 형성된다.
이어서, 예를 들면 SiO2막(63)을 통하여 반도체기판(50)내에 P형 불순물이 이온주입되고 열처리되므로써 저항층(54)과 베이스접속용 고농도층(53)이 형성된다.
따라서, 베이스접속용 고농도층(53)과 저항층(54)은 실질적으로 동일한 도전형(P)으로서, 동일한 불순물 농도 (예를 들면 1018cm-3∼10cm-3), 동일한 접합깊이(예를 들면 0.6×103nm∼103nm)를 갖는다.
이상의 공정에 의하여 제7a도에 나타낸 구성이 얻어진다.
이어서, 베이스층 형성 예정영역위의 SiO2막(61, 63)이 제거된다. 베이스층 형성 예정영역위에 얇은 SiO2막(64)이 형성된다. SiO2층(64)을 통하여 저농도의 P형 불순물이 베이스층 형성 예정영역에 주입되어 불순물농도 1018cm-3정도, 접합 깊이 0.4×103nm 정도의 베이스층(52)이 형성된다. SiN계의 막(65)이 결과물 위에 형성된다. SiN계의 막(65)은 두꺼운 산화막(61)층과 베이스층(52)과 베이스접속용 고농도층(53)위에 잔존하도록 패터닝된다.
에미터 형성 예정영역 위의 SiN 계의 막(65)과 SiO2막(64)이 에칭되고, 에미터 형성 예정영역위에 트인구멍이 형성된다.
이 트인구멍을 통하여 베이스층(52)내로 N형 불순물이 주입된다. 따라서 N형으로서 불순물 농도 1019∼1020cm-3정도, 접합깊이 0.2×103∼0.3×103nm 정도의 에미터층(51)이 형성된다. 이때 SiO2막(61, 63, 64)과 SiNR계의 막(65)이 마스크가 되어 타영역에는 N형 불순물이 주입되지 않는다(만일 필요하다면 레지스트등에 의하여 이온주입용의 마스크가 형성되어도 무관하다).
이상의 공정에 의해서 제7b도의 구성이 얻어진다.
저항층(54)위의 얇은 SiO2막(63) 에 트인 구멍이 형성된다. 결과물 위에 두껍게 SiO2막(66)이 퇴적된다. SiO2막(68)이 에칭되고, 에미터전극(55)과 저항층(54)을 접속하기 위한 콘택트홀, 배선측 인출전극(56)과 저항층(54)을 접속하기 위한 콘택트홀, 배선측 인출전극(56)과 저항층(54)을 접속하기 위한 콘택트홀이 형성된다. 결과물 위에 전극형성용의 금속막(예를 들면 알루미늄)이 퇴적되고, 에칭되어 제6도에 나타내는 에미터전극(55), 배선측 인출전극(56), 베이스전극(57)이 형성된다.
이상의 공정에 의해서 제7c도의 구성이 얻어진다.
상기 실시예에서는, 에미터층(51)를 물고기의 뼈구조 형상으로 했기 때문에 에미터층과 베이스층의 집적도를 증가할 수 있는 트랜지스트의 특성을 향상시킬 수 있다.
상기 구성에서는, 에미터층(51)을 물고기의 뼈구조 형상으로 했기 때문에 에미터전극(55)의 폭이 증가되어 1개의 에미터전극(55)을 흐르는 전류가 종래에 비하여 증가한다. 그러나, 상기 실시예에서는 각 에미터 전극(55)의 일단이 2분할된 즐형구조로 되어 있고, 배선측 인출전극(56)도 에미터전극(55)의 즐형의 톱니형상의 부분에 이맞물림되도록 즐형의 톱니 형상의 부분으로 형성되어 있다. 따라서 저항층(54)내에서의 에미터전류의 집중이 방지되고 외관상 저항층(54)의 저항치가 낮아진다.
상기 실시예에 있어서는, 에미터전극의 즐형구조내의 일부(일단이 2분할되어 있는 경우, 또는 콘택트홀 자체가 즐형구조를 이루고 있는 경우)를 설명하였다. 그러나 본 발명은 이에 한정되는 것은 아니다. 예를 들면 에미터전극의 일단이 3분할 혹은 그 이상으로 분할되어도 무방하며, 이 경우에는 배선측 인출전극도 에미터전극의 즐형구조와 이맞물림되도록 즐형구조가 채용된다.

Claims (9)

  1. 반도체기판(50)과 상기 반도체기판(50)에 형성되며 물고기의 뼈구조 형상으로 된 에미터층(51)과, 상기 에미터층(51)을 둘러싸도록 상기 반도체기판(50)에 형성된 베이스층(52)과, 상기 반도체기판(50)내에 형성되며 상기 베이스층(52)에 접속되고 상기 베이스층(52)보다도 불순물농도가 높은 베이스접속용 고농도층(53)를 구비하는 고주파용 트랜지스터와 ; 상기 반도체기판(50)에 형성되며 상기 베이스접속용 고농도층(53)과 동일한 도전형으로서 상기 베이스접속용 고농도층(53)과 실질적으로 동일한 불순물농도 및 동일한 접합깊이를 가지고서 에미터 안정화 저항으로서 동작하는 저항층(54)과, 상기 에미터층(51)과 상기 저항층(54)에 접속되며 상기 저항층(54)에 접속된 부분이 즐형구조를 가지는 에미터전극(55)과, 상기 저항층(54)에 접속되며 상기 에미터전극(55)의 상기 즐형구조와 이맞물림되도록 구성된 즐형구조를 가지는 배선측 인출전극(56)을 구비하는 고주파용 트랜지스터; 를 구비하는 것을 특징으로 하는 에미터 안정화 저항을 구비한 고주파 반도체 장치.
  2. 제1항에 있어서, 상기 저항층(54)위에는 절연층(63, 17)이 형성되어 있고, 상기 절연층(63, 17)에는 콘택트홀이 형성되어 있으며, 상기 에미터전극(55)의 일단은 적어도 2개로 분할되어 적어도 2개의 상기 콘택트홀을 통하여 적어도 2면에서 상기 저항층(54)에 접속되는 것을 특징으로 하는 에미터 안정화 저항을 구비한 고주파 반도체 장치.
  3. 제1항에 있어서, 상기 저항층(12)위에는 절연층(16, 17)이 형성되어 있고, 상기 절연층(16, 17)에는 즐형형상으로 된 콘택트홀(33, 44)이 형성되어 있으며, 상기 에미터전극(11)은 상기 즐형형상으로 된 콘택트홀을 통하여 즐형형상으로 된 면에서 상기 저항층(12)에 접속되는 것을 특징으로 하는 에미터 안정화 저항을 구비한 고주파 반도체 장치.
  4. 반도체기판(50)과, 상기 반도체기판(50)에 형성된 저항층(54)과, 상기 저항층 (54)에 접속되며 상기 저항층(54)내를 흐르는 에미터전류의 집중을 방지하기 위하여 전류를 적어도 2개의 흐름으로 분할하고서 또는 즐형의 면에서 상기 저항층(54)에 공급하는 에미터전극(55)과, 상기 저항층(54)에 접속되며 상기 에미터전극(55)에서 상기 저항층(54)으로 공급된 전류의 상기 저항층(54)내에 있어서의 집중을 방지하고 상기 저항층(54)의 실질적인 저항치를 작게 하도록 상기 전류를 받는 배선측 인출전극 (56)를 구비하는 것을 특징으로 하는 에미터 안정화 저항을 구비한 고주파 반도체 장치.
  5. 제4항에 있어서, 상기 반도체기판(50)에는 에미터층(51)이 형성되며, 상기 저항층(54)은 에미터 안정화 저항(ESR)으로서 동작하고, 상기 에미터전극(55)은 상기에미터층(51)과 상기 저항층(54)에 접속되며 상기 저항층(54)내를 흐르는 에미터전류의 집중을 방지하기 위하여 상기 에미터전류를 적어도 2개의 흐름으로 분할하고서 또는 상기 즐형의 상기 저항층(54)으로 공급하며, 상기 배선측 인출전극(56)은 금속배선층 (14)과 상기 저항층(54)으로 공급된 에미터전류의 상기 저항층(54)내에 있어서의 집중을 방지하도록 상기 에미터전류를 받는 것을 특징으로 하는 에미터 안정화 저항을 구비한 고주파 반도체 장치.
  6. 제5항에 있어서, 상기 저항층(54) 위에는 절연층이 형성되어 있고, 상기 절연층에는 콘택트홀이 형성되어 있으며, 상기 에미터전극(55)은 적어도 2개로 분할된 일단을 가지며, 상기 콘택트홀을 통하여 적어도 2면에서 상기 저항층(54)에 접속되는 것을 특징으로 하는 에미터 안정화 저항을 구비한 고주파 반도체 장치.
  7. 제5항에 있어서, 상기 저항층(12)위에는 절연층이 형성되어 있고, 상기 절연층에는 즐형상으로 된 콘택트홀(33, 44)이 형성되어 있으며, 상기 에미터전극(11)은 즐형형상의 콘택트홀을 통하여 즐형형상의 면에서 상기 저항층(12)에 접속되는 것을 특징으로 하는 에미터 안정화 저항을 구비한 고주파 반도체 장치.
  8. 제5항에 있어서, 상기 에미터층(51)은 물고기의 뼈구조 형상을 가지며, 상기 에미터전극(55)은 상기 에미터층(51)에 접속된 복수의 에미터전극(55)으로 되어 있고, 각 에미터전극(55)의 상기 저항층(54)에 접속된 부분은 즐형구조를 가지며, 상기 배선측 인출전극(56)의 상기 저항층(54)에 접속된 부분은 상기 에미터전극(55)의 즐형구조에 대응하는 즐형구조를 갖는 것을 특징으로 하는 에미터 안정화 저항을 구비한 고주파 반도체 장치.
  9. 상기 반도체기판(50)에 동일한 도전형, 동일한 불순물 농도, 동일한 접합깊이의 베이스접속용 고농도측(53)과 저항층(54)을 형성하는 고정, 상기 베이스접속용 고농도층(53)에 접속된 베이스층(52)을 형성하는 공정, 상기 반도체기판(50)내에 에미터층(51)을 형성하는 공정, 상기 에미터층(51)과 상기 저항층(54)에 접속된 에미터전극 (55)을 형성하는 공정-상기 에미터전극(55)의 상기 저항층(54)에 접속된 부분은 즐형구조를 가진다-, 상기 저항층(54)에 접속되며 상기 저항층(54)을 통하여 상기 에미터전극(55)에 접속된 배선측 인출전극(56)을 형성하는 공정-상기 배선측 인출전극 (56)의 상기 저항측(54)에 접속된 부분은 상기 에미터전극(55)의 상기 즐형구조와 이맞물림되도록 구성된 즐형구조를 가진다-,을 구비한 것을 특징으로 하는 에미터 안정화 저항을 구비한 고주파 반도체 제조 방법.
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