JPH06350032A - 半導体装置の配線構体 - Google Patents
半導体装置の配線構体Info
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- JPH06350032A JPH06350032A JP5136324A JP13632493A JPH06350032A JP H06350032 A JPH06350032 A JP H06350032A JP 5136324 A JP5136324 A JP 5136324A JP 13632493 A JP13632493 A JP 13632493A JP H06350032 A JPH06350032 A JP H06350032A
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Abstract
(57)【要約】
【目的】 半導体素子におけるＧＮＤパッドと素子の内
部回路を電気的に接続するのに、逆接続時の電流制限
と、正接続時に発生する消費電流増大に伴うグランド電
位の上昇を十分低く抑えることにより寄生素子の動作を
防止する点。 【構成】 本発明に係わる半導体素子の配線構体にあっ
ては、分離領域と内部海路のＧＮＤラインをＧＮＤパッ
ドを起点とする金属配線層で直接接続せず、抵抗を経て
接続する手法を採り、所定の素子特性を得るものであ
る。
部回路を電気的に接続するのに、逆接続時の電流制限
と、正接続時に発生する消費電流増大に伴うグランド電
位の上昇を十分低く抑えることにより寄生素子の動作を
防止する点。 【構成】 本発明に係わる半導体素子の配線構体にあっ
ては、分離領域と内部海路のＧＮＤラインをＧＮＤパッ
ドを起点とする金属配線層で直接接続せず、抵抗を経て
接続する手法を採り、所定の素子特性を得るものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、モスＩＣやＢｉ−ＣＭ
ＯＳなどの複合素子あるいはパワ素子と制御用ＩＣをモ
ノリシックに集積したパワーＩＣなどの改良に関する。
ＯＳなどの複合素子あるいはパワ素子と制御用ＩＣをモ
ノリシックに集積したパワーＩＣなどの改良に関する。
【０００２】
【従来の技術】個別半導体装置や集積回路などにあって
は、一般的な電気機器と同様にグランドラインを形成す
るのが通常であり、この構造を図６により説明する。
は、一般的な電気機器と同様にグランドラインを形成す
るのが通常であり、この構造を図６により説明する。
【０００３】即ち、半導体素子を形成するために、図示
していないＮ型即ち第１導電型の半導体基板を用意し、
ここにＰ型即ち第２導電型の領域１を設け、ここにいわ
ゆる島領域を設置するべくＰ+ 分離領域２を例えば拡散
法により形成する。Ｐ+ 分離領域２により得られる島領
域には、第１導電型の素子領域３を形成して半導体素子
としての機能を発揮する基とする。説明は極めて簡略化
したが、実際には、素子として必要な構成要素を形成す
るために、Ｐ+ 分離領域２や素子領域３の表面を被覆す
る絶縁物層４を拡散マスクまたはインプラマスクとして
利用して素子領域３を形成する。
していないＮ型即ち第１導電型の半導体基板を用意し、
ここにＰ型即ち第２導電型の領域１を設け、ここにいわ
ゆる島領域を設置するべくＰ+ 分離領域２を例えば拡散
法により形成する。Ｐ+ 分離領域２により得られる島領
域には、第１導電型の素子領域３を形成して半導体素子
としての機能を発揮する基とする。説明は極めて簡略化
したが、実際には、素子として必要な構成要素を形成す
るために、Ｐ+ 分離領域２や素子領域３の表面を被覆す
る絶縁物層４を拡散マスクまたはインプラマスクとして
利用して素子領域３を形成する。
【０００４】このようなプロセスで製造する半導体素子
の配線層５の一例を図６に示し、いわゆる素子上ボンデ
ィングを行うグランド（以後ＧＮＤと記載する）ボンデ
ィングパッド予定領域６が明らかにされている。配線層
５には、パッシベイション層例えばノンドープＣＶＤ層
７を被覆して外界から保護する。
の配線層５の一例を図６に示し、いわゆる素子上ボンデ
ィングを行うグランド（以後ＧＮＤと記載する）ボンデ
ィングパッド予定領域６が明らかにされている。配線層
５には、パッシベイション層例えばノンドープＣＶＤ層
７を被覆して外界から保護する。
【０００５】図６に明らかなように、ＧＮＤボンディン
グパッド予定領域（ＧＮＤパッドと略記する）６と素子
分離領域３間の電気的な接続は、配線層５によってお
り、半導体素子の内部回路用のＧＮＤラインも配線層５
によっている。
グパッド予定領域（ＧＮＤパッドと略記する）６と素子
分離領域３間の電気的な接続は、配線層５によってお
り、半導体素子の内部回路用のＧＮＤラインも配線層５
によっている。
【０００６】
【発明が解決しようとする課題】このような配線構造を
備える半導体素子を使用するに際して、ＧＮＤ端子にＧ
ＮＤ電位と違った電位特に正電位を印加（逆接続）する
と、図７に示すように、ＧＮＤ電位ＶA より低電位（図
でＶB ）の素子領域３に、ＰＮ接合順方向電流として多
大の電流が流れることにより、これを破壊したり、Ｂ点
から流出した電流が、同一半導体基板にモノリシックに
形成した他の半導体素子に流れ込んで破壊するなどの問
題がある。このような逆接続時に発生する流入電流の問
題は、図８に示すように抵抗体Ｒを介して内部回路ＧＮ
Ｄ及び分離領域と接続する手法が知られている。このよ
うな構造では、逆接続に対する電流制限という目的は達
成されるものの、新たな問題が生ずる。即ち、ＧＮＤ端
子がＧＮＤ電位になった時（正接続）においても、回路
の消費電流がＧＮＤピンに流出するために、抵抗体Ｒ部
分で電圧降下が発生して、ＶA ′＞ＶA ( ＧＮＤレベ
ル）となり、Ｐ+ 分離領域２の電位を上昇させるので寄
生素子動作がし易い状況となる。
備える半導体素子を使用するに際して、ＧＮＤ端子にＧ
ＮＤ電位と違った電位特に正電位を印加（逆接続）する
と、図７に示すように、ＧＮＤ電位ＶA より低電位（図
でＶB ）の素子領域３に、ＰＮ接合順方向電流として多
大の電流が流れることにより、これを破壊したり、Ｂ点
から流出した電流が、同一半導体基板にモノリシックに
形成した他の半導体素子に流れ込んで破壊するなどの問
題がある。このような逆接続時に発生する流入電流の問
題は、図８に示すように抵抗体Ｒを介して内部回路ＧＮ
Ｄ及び分離領域と接続する手法が知られている。このよ
うな構造では、逆接続に対する電流制限という目的は達
成されるものの、新たな問題が生ずる。即ち、ＧＮＤ端
子がＧＮＤ電位になった時（正接続）においても、回路
の消費電流がＧＮＤピンに流出するために、抵抗体Ｒ部
分で電圧降下が発生して、ＶA ′＞ＶA ( ＧＮＤレベ
ル）となり、Ｐ+ 分離領域２の電位を上昇させるので寄
生素子動作がし易い状況となる。
【０００７】更に、回路動作状態により、消費電流が変
化する場合や、サージなどの外来ノイズかＧＮＤに抜け
る場合ＶA ′が変動して一層寄生動作を誘発し易く誤動
作につながる。
化する場合や、サージなどの外来ノイズかＧＮＤに抜け
る場合ＶA ′が変動して一層寄生動作を誘発し易く誤動
作につながる。
【０００８】他の方法としては、図９にあるように抵抗
体Ｒの代わりに一方向性素子であるダイオードＤを挿入
する手段がある。この場合では、ダイオードの耐圧を逆
接続許容電圧以上に設定することにより、逆接続時の電
流制限が可能になるが、正接続時にダイオード順方向電
圧降下（ＶF ）分だけ常にＰ+ 分離領域２は高電位状態
（ＶA ′＝ＶA ＋ＶF ）となる。従って、図９に明らか
にしたように、寄生素子が動作して誤動作を引起こす。
体Ｒの代わりに一方向性素子であるダイオードＤを挿入
する手段がある。この場合では、ダイオードの耐圧を逆
接続許容電圧以上に設定することにより、逆接続時の電
流制限が可能になるが、正接続時にダイオード順方向電
圧降下（ＶF ）分だけ常にＰ+ 分離領域２は高電位状態
（ＶA ′＝ＶA ＋ＶF ）となる。従って、図９に明らか
にしたように、寄生素子が動作して誤動作を引起こす。
【０００９】本発明は、このような事情により成された
もので、特に、逆接続時の電流制限と、正接続時に生じ
る表皮電流増大によるグランド電位上昇を十分に低くす
ることにより、寄生素子の動作を防止する半導体素子の
配線構造を提供することを目的とするものである。
もので、特に、逆接続時の電流制限と、正接続時に生じ
る表皮電流増大によるグランド電位上昇を十分に低くす
ることにより、寄生素子の動作を防止する半導体素子の
配線構造を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】第１導電型の半導体基板
と，前記半導体基板表面から内部に向けて形成する第２
導電型の素子領域と，前記素子領域を囲んだ半導体基板
部分に形成する分離領域と，前記素子領域及び分離領域
を形成する半導体基板表面を被覆する絶縁物層と，前記
素子領域と分離領域に対応する絶縁物層部分に埋設する
抵抗層と，前記分離領域部分表面から半導体基板内部に
向けて形成する導体接続領域と，前記絶縁物層を被覆す
ると共に抵抗層に電気的に接続する配線層と，前記配線
層を覆う表面保護層と，前記表面保護層の一部を除去し
て露出する配線層部分に設けるグランドパッド部とに本
発明に係わる半導体装置の配線構体の特徴がある。
と，前記半導体基板表面から内部に向けて形成する第２
導電型の素子領域と，前記素子領域を囲んだ半導体基板
部分に形成する分離領域と，前記素子領域及び分離領域
を形成する半導体基板表面を被覆する絶縁物層と，前記
素子領域と分離領域に対応する絶縁物層部分に埋設する
抵抗層と，前記分離領域部分表面から半導体基板内部に
向けて形成する導体接続領域と，前記絶縁物層を被覆す
ると共に抵抗層に電気的に接続する配線層と，前記配線
層を覆う表面保護層と，前記表面保護層の一部を除去し
て露出する配線層部分に設けるグランドパッド部とに本
発明に係わる半導体装置の配線構体の特徴がある。
【００１１】また、第２導電型の領域に形成する第１導
電型の素子領域と，前記素子領域を囲んだ第２導電型の
領域に形成する分離領域と，前記素子領域及び分離領域
を被覆する絶縁物層と，前記素子領域と分離領域に対応
する絶縁物層部分に埋設する抵抗層と，前記分離領域部
分表面から内部に向けて形成する導体接続領域と，前記
絶縁物層を被覆すると共に抵抗層に電気的に接続する配
線層と，前記配線層を覆うパッド部と，前記分離領域に
電気的に直接接続する他の金属配線層とにも特徴があ
る。
電型の素子領域と，前記素子領域を囲んだ第２導電型の
領域に形成する分離領域と，前記素子領域及び分離領域
を被覆する絶縁物層と，前記素子領域と分離領域に対応
する絶縁物層部分に埋設する抵抗層と，前記分離領域部
分表面から内部に向けて形成する導体接続領域と，前記
絶縁物層を被覆すると共に抵抗層に電気的に接続する配
線層と，前記配線層を覆うパッド部と，前記分離領域に
電気的に直接接続する他の金属配線層とにも特徴があ
る。
【００１２】
【作用】本発明では、素子分離領域と内部回路のＧＮＤ
ラインは、ＧＮＤパッドから配線層により直接接続せ
ず、抵抗体を介して接続すると、所定の素子特性が得ら
れるとの事実を基に完成した。更にこのような配線層に
よる接続とは電気的に別の配線層により、半導体素子の
内部回路のＧＮＤラインを違った配線層に電気的に接続
し、従来のように両方を一体とすることによる弊害を除
去する。
ラインは、ＧＮＤパッドから配線層により直接接続せ
ず、抵抗体を介して接続すると、所定の素子特性が得ら
れるとの事実を基に完成した。更にこのような配線層に
よる接続とは電気的に別の配線層により、半導体素子の
内部回路のＧＮＤラインを違った配線層に電気的に接続
し、従来のように両方を一体とすることによる弊害を除
去する。
【００１３】
【実施例】本発明に係わる半導体素子の接続構体の一実
施例を図１乃至図４を参照して説明するが、図４に図１
の等値回路図を示した本発明の適用例として、バイポー
ラ型集積回路を図１に、自己分離法を利用するＣ／ＭＯ
Ｓ素子を図２に、更に半導体基板の縦方向を利用する素
子として、縦型ＩＧＢＴかＰｏｗｅｒＭＯＳ素子を図３
に示した。
施例を図１乃至図４を参照して説明するが、図４に図１
の等値回路図を示した本発明の適用例として、バイポー
ラ型集積回路を図１に、自己分離法を利用するＣ／ＭＯ
Ｓ素子を図２に、更に半導体基板の縦方向を利用する素
子として、縦型ＩＧＢＴかＰｏｗｅｒＭＯＳ素子を図３
に示した。
【００１４】図１に明らかにしたバイポーラ型集積回路
は、図に示していない半導体基板を利用しており、ここ
に堆積したＢを含むエピタキシャル層を以後第２導電型
の半導体基板１０と記載する。以後記載する不純物濃度
は、各領域の表面濃度である。
は、図に示していない半導体基板を利用しており、ここ
に堆積したＢを含むエピタキシャル層を以後第２導電型
の半導体基板１０と記載する。以後記載する不純物濃度
は、各領域の表面濃度である。
【００１５】第２導電型の半導体基板１０には、第１導
電型の素子領域１１などを形成してバイポーラ型集積回
路を形成するが、詳細な製造プロセスを省略して本発明
に関連する構造を主体とする説明に止どめる。
電型の素子領域１１などを形成してバイポーラ型集積回
路を形成するが、詳細な製造プロセスを省略して本発明
に関連する構造を主体とする説明に止どめる。
【００１６】第２導電型であるＢを含有する半導体基板
１０には、島領域を形成するために所定の位置にＢを含
んだＰ+ 素子分離領域１２を設置し、この中に前記した
第１導電型の素子領域１１を形成する。素子領域１１
は、不純物としてリンを含んでおり、Ｐ+ 素子分離領域
１２の一部には、導体接続領域１３を設ける。
１０には、島領域を形成するために所定の位置にＢを含
んだＰ+ 素子分離領域１２を設置し、この中に前記した
第１導電型の素子領域１１を形成する。素子領域１１
は、不純物としてリンを含んでおり、Ｐ+ 素子分離領域
１２の一部には、導体接続領域１３を設ける。
【００１７】この一連の工程前には、第２導電型の半導
体基板１０の表面に、絶縁物層１４を例えば熱酸化法に
より被覆するが、いわゆるフイールド（Ｆｉｅｌｄ）酸
化物層としても利用するので、厚さを５０００乃至１０
０００オングストローム程度とする。また、一連の工程
に際しては、絶縁物層１４を拡散またはインプラ（Ｉｏ
ｎ Ｉｍｐｌａｎｔａｔｉｏｎ）マスクとして利用する
ために、公知のフォトリソグラフィ工程を施して窓など
を形成するのは常法通りである。
体基板１０の表面に、絶縁物層１４を例えば熱酸化法に
より被覆するが、いわゆるフイールド（Ｆｉｅｌｄ）酸
化物層としても利用するので、厚さを５０００乃至１０
０００オングストローム程度とする。また、一連の工程
に際しては、絶縁物層１４を拡散またはインプラ（Ｉｏ
ｎ Ｉｍｐｌａｎｔａｔｉｏｎ）マスクとして利用する
ために、公知のフォトリソグラフィ工程を施して窓など
を形成するのは常法通りである。
【００１８】導体接続領域１４の形成は、第１導電型の
素子領域１１の形成工程と同時に行うことができるもの
でありまた、素子の種類によって第２導電型の半導体基
板１０の不純物濃度が異なるために導体接続領域１３に
更にオーミックコンタクトを図る上で高濃度領域１５を
形成することもある。図１のバイポーラ型集積回路素子
では、導体接続領域１３内に高濃度不純物領域１５を形
成して後述する配線層とのオーミックコンタクトに備え
る。ただし機種によっては、導体接続領域１３の不純物
濃度が違って、高濃度不純物領域１５を形成しなくても
良い（図３参照）。この高濃度不純物領域１５には、砒
素を導入拡散して幅をほぼ１６μｍに形成しており、そ
の両側は１４μｍとし、第１導電型の素子領域１１と導
体接続領域１３間の距離は６μｍ程度である。絶縁物層
１３は前記のように熱酸化法により設けるが、この上に
多結晶珪素層１６を常法である減圧気相成長法により厚
さ５０００オングストローム程度堆積して抵抗層として
（後はすべて抵抗層１６と記載する）利用する。
素子領域１１の形成工程と同時に行うことができるもの
でありまた、素子の種類によって第２導電型の半導体基
板１０の不純物濃度が異なるために導体接続領域１３に
更にオーミックコンタクトを図る上で高濃度領域１５を
形成することもある。図１のバイポーラ型集積回路素子
では、導体接続領域１３内に高濃度不純物領域１５を形
成して後述する配線層とのオーミックコンタクトに備え
る。ただし機種によっては、導体接続領域１３の不純物
濃度が違って、高濃度不純物領域１５を形成しなくても
良い（図３参照）。この高濃度不純物領域１５には、砒
素を導入拡散して幅をほぼ１６μｍに形成しており、そ
の両側は１４μｍとし、第１導電型の素子領域１１と導
体接続領域１３間の距離は６μｍ程度である。絶縁物層
１３は前記のように熱酸化法により設けるが、この上に
多結晶珪素層１６を常法である減圧気相成長法により厚
さ５０００オングストローム程度堆積して抵抗層として
（後はすべて抵抗層１６と記載する）利用する。
【００１９】図１では、２か所に設置するように見える
抵抗層１６は、図２の上面図に明らかなように連続して
おり、夫々の上面にも絶縁物層１４で覆われており、事
実上埋設状態となっている。実際には、抵抗層１６を公
知のフォトリソグラフィ技術によりパターニング後、ノ
ンドープのＣＶＤ層を厚さ１００００〜２００００オン
グストローム堆積して抵抗層１６を埋設状態として図１
の断面構造が得られる。
抵抗層１６は、図２の上面図に明らかなように連続して
おり、夫々の上面にも絶縁物層１４で覆われており、事
実上埋設状態となっている。実際には、抵抗層１６を公
知のフォトリソグラフィ技術によりパターニング後、ノ
ンドープのＣＶＤ層を厚さ１００００〜２００００オン
グストローム堆積して抵抗層１６を埋設状態として図１
の断面構造が得られる。
【００２０】次に抵抗層１６及び分離領域１２に対応す
る絶縁物層１４部分には、公知のフォトリソグラフィ技
術により窓を設けてから、スパッタリング法または真空
蒸着法によりＡｌまたはＡｌ合金（Ａｌ−Ｓｉ、Ａｌ−
Ｓｉ−Ｃｕ）を堆積し更に、公知のフォトリソグラフィ
技術によりパターニング工程を行って配線層１７を完成
する。
る絶縁物層１４部分には、公知のフォトリソグラフィ技
術により窓を設けてから、スパッタリング法または真空
蒸着法によりＡｌまたはＡｌ合金（Ａｌ−Ｓｉ、Ａｌ−
Ｓｉ−Ｃｕ）を堆積し更に、公知のフォトリソグラフィ
技術によりパターニング工程を行って配線層１７を完成
する。
【００２１】この配線層１７は、図１に示すように分離
領域にコンタクトする部分Ａと導体接続領域１３に接触
する部分Ｂに分けられる。即ち、Ｂは、ＧＮＤボンデイ
ングパッド予定地１８に電気的に接続する部分であり、
Ａが素子の内部回路に電気的に接続する部分である。ま
た、抵抗層１６に接する絶縁物層１４の部分にも前記の
公知のフォトリソグラフィ技術により窓を設けておき、
堆積する配線層１７と抵抗層１６を電気的に接続する。
領域にコンタクトする部分Ａと導体接続領域１３に接触
する部分Ｂに分けられる。即ち、Ｂは、ＧＮＤボンデイ
ングパッド予定地１８に電気的に接続する部分であり、
Ａが素子の内部回路に電気的に接続する部分である。ま
た、抵抗層１６に接する絶縁物層１４の部分にも前記の
公知のフォトリソグラフィ技術により窓を設けておき、
堆積する配線層１７と抵抗層１６を電気的に接続する。
【００２２】またＧＮＤパッド１８が第２導電型の素子
領域１１に対応する位置に設置されて、いわゆる素子上
ボンデイングが行われる形状であるが、必ずしもこの位
置に限定されるものでなく、配線層１６に接する場所で
あれば差支えないことを付記する。なお半導体素子とし
て完成するには、最終的にパッシベイション層としてノ
ンドープＣＶＤ層１９を配線層１６を被覆して形成す
る。
領域１１に対応する位置に設置されて、いわゆる素子上
ボンデイングが行われる形状であるが、必ずしもこの位
置に限定されるものでなく、配線層１６に接する場所で
あれば差支えないことを付記する。なお半導体素子とし
て完成するには、最終的にパッシベイション層としてノ
ンドープＣＶＤ層１９を配線層１６を被覆して形成す
る。
【００２３】このように、本発明に係わる半導体装置の
配線接続構体は、ＧＮＤパッド１８から半導体素子内部
回路のＧＮＤラインへの接続は、抵抗層１６を介して配
線層１７により行われ、配線層１７が素子領域１１を囲
んだ分離領域１２に電気的に接続する方式が採られてい
ることが図１により明らかである。
配線接続構体は、ＧＮＤパッド１８から半導体素子内部
回路のＧＮＤラインへの接続は、抵抗層１６を介して配
線層１７により行われ、配線層１７が素子領域１１を囲
んだ分離領域１２に電気的に接続する方式が採られてい
ることが図１により明らかである。
【００２４】図２は、前記のように自己分離法を利用す
る半導体素子の配線構体の適用例を示した。第１導電型
の半導体基板１０に第２導電型のＰウエル（Ｗｅｌｌ）
領域即ちＰ+ 素子分離領域１２を形成し、ここにＰ+ と
Ｎ+ の導体接続領域１３を形成する。なお、図には、素
子領域１１を割愛している。
る半導体素子の配線構体の適用例を示した。第１導電型
の半導体基板１０に第２導電型のＰウエル（Ｗｅｌｌ）
領域即ちＰ+ 素子分離領域１２を形成し、ここにＰ+ と
Ｎ+ の導体接続領域１３を形成する。なお、図には、素
子領域１１を割愛している。
【００２５】図３は、縦型のＩＧＢＴもしくはＭＯＳＩ
Ｃを示す。
Ｃを示す。
【００２６】図１、図２及び図３は、いずれもＧＮＤパ
ッド１８は、抵抗層１６を介して導体接続領域１３に配
線層１７により接続しており、素子領域１１にも配線層
１７により接続する構造となっている。
ッド１８は、抵抗層１６を介して導体接続領域１３に配
線層１７により接続しており、素子領域１１にも配線層
１７により接続する構造となっている。
【００２７】
【発明の効果】以上の配線接続構体を適用する半導体素
子は、従来技術欄で記載した難点はすべて解消できる。
子は、従来技術欄で記載した難点はすべて解消できる。
【００２８】図１に示した半導体素子の等価回路図であ
る図４により明らかにした素子の電流電圧特性を図５に
示した。即ち長破線は、図８の抵抗Ｒを取付けた素子の
Ｉ−Ｖ特性であり、破線は、図９のダイオードＤを設置
した素子のＩ−Ｖ特性であり、実線が、本発明を適用し
たＩ−Ｖ特性を表している。
る図４により明らかにした素子の電流電圧特性を図５に
示した。即ち長破線は、図８の抵抗Ｒを取付けた素子の
Ｉ−Ｖ特性であり、破線は、図９のダイオードＤを設置
した素子のＩ−Ｖ特性であり、実線が、本発明を適用し
たＩ−Ｖ特性を表している。
【００２９】この図５により本発明の効果を説明する
と、逆接続時の電流制限に関しては、ダイオードの逆方
向電流が極めて小さいことから、抵抗体のみの場合とほ
ぼ同程度のレベルの特性が得られる。しかし、正接続時
には、消費電流が小さい場合（図中ＩF 1 のライン）内
部回路ＧＮＤ電位は、ダイオードのみの際ＶF 1 ′ 、
ダイオードと抵抗を並列接続した時ＶF 1 となりＶF 1
＞ＶF 1 ′ となる。
と、逆接続時の電流制限に関しては、ダイオードの逆方
向電流が極めて小さいことから、抵抗体のみの場合とほ
ぼ同程度のレベルの特性が得られる。しかし、正接続時
には、消費電流が小さい場合（図中ＩF 1 のライン）内
部回路ＧＮＤ電位は、ダイオードのみの際ＶF 1 ′ 、
ダイオードと抵抗を並列接続した時ＶF 1 となりＶF 1
＞ＶF 1 ′ となる。
【００３０】これに対して消費電流が大きい場合（図中
ＩF 2 ライン）内部回路のＧＮＤ電位は、抵抗だけの際
ＶF 2 ′ 、ダイオードと抵抗を並列接続した場合Ｖ
F 2 となりＶF 2 ＜ＶF 2 ′ となる。更に電流が増大
した場合でもＶF 2 はＶF にほぼ等しくかつ一定であ
り、その上電位の上昇は一定値以下に押えられる。これ
により逆接続時の破壊防止と、消費電流変動に起因する
寄生素子動作を抑制することができる。
ＩF 2 ライン）内部回路のＧＮＤ電位は、抵抗だけの際
ＶF 2 ′ 、ダイオードと抵抗を並列接続した場合Ｖ
F 2 となりＶF 2 ＜ＶF 2 ′ となる。更に電流が増大
した場合でもＶF 2 はＶF にほぼ等しくかつ一定であ
り、その上電位の上昇は一定値以下に押えられる。これ
により逆接続時の破壊防止と、消費電流変動に起因する
寄生素子動作を抑制することができる。
【００３１】更に、ＧＮＤ端子のサージ耐量も向上す
る。つまり、サージ保護のために一般に保護抵抗と他の
素子が絶縁された形のまま、ＧＮＤパッドと内部回路の
間に介在する抵抗体例えばポリシリコン抵抗の電流容量
で耐量が制限されることひになる。しかし、ダイオード
を並列に接続する本発明では、ダイオードのブレ−クダ
ウンによりサージ電流の通路が新たに形成されるので、
同一寸法の抵抗を用いた場合にはサージ耐量が向上す
る。
る。つまり、サージ保護のために一般に保護抵抗と他の
素子が絶縁された形のまま、ＧＮＤパッドと内部回路の
間に介在する抵抗体例えばポリシリコン抵抗の電流容量
で耐量が制限されることひになる。しかし、ダイオード
を並列に接続する本発明では、ダイオードのブレ−クダ
ウンによりサージ電流の通路が新たに形成されるので、
同一寸法の抵抗を用いた場合にはサージ耐量が向上す
る。
【００３２】更にまた、同等のサージ耐量を売るのに
は、抵抗体の占有面積を少なくすることができる。
は、抵抗体の占有面積を少なくすることができる。
【図１】本発明に係わる一実施例の断面図である。
【図２】図１の一部を示す上面図である。
【図３】本発明に係わる他の実施例の断面図である。
【図４】本発明に係わる更に他の実施例の断面図であ
る。
る。
【図５】図１の等価回路図である。
【図６】図５の等価回路図で示した素子の電流電圧特性
である。
である。
【図７】半導体素子における従来の配線構体を明らかに
する断面図である。
する断面図である。
【図８】従来の配線構体の問題点を簡略に示す図であ
る。
る。
【図９】従来の配線構体の難点の解決策とその欠点を簡
略に示す図である。
略に示す図である。
１：第２導電型の領域、 ２、１２：分離領域、 ３、１１：第１導電型の素子領域、 ４、１４：絶縁物層、 ５、１７：配線層、 ６、１８：ボンディングパッド予定領域、 １０：半導体基板（第２導電型の領域）、 １３：導体接続領域、 １５：高濃度領域、 １６：多結晶珪素層（抵抗層）、 ７、１９：ＣＶＤ層。
Claims (2)
- 【請求項１】 第１導電型の半導体基板と，前記半導体
基板表面から内部に向けて形成する第２導電型の素子領
域と，前記素子領域を囲んだ半導体基板部分に形成する
分離領域と，前記素子領域及び分離領域を形成する半導
体基板表面を被覆する絶縁物層と，前記素子領域と分離
領域に対応する絶縁物層部分に埋設する抵抗層と，前記
分離領域部分表面から半導体基板内部に向けて形成する
導体接続領域と，前記絶縁物層を被覆すると共に抵抗層
に電気的に接続する配線層と，前記配線層を覆う表面保
護層と，前記表面保護層の一部を除去して露出する配線
層部分に設けるグランドパッド部とを具備することを特
徴とする半導体装置の配線構体 - 【請求項２】 第２導電型の領域に形成する第１導電型
の素子領域と，前記素子領域を囲んだ第２導電型の領域
に形成する分離領域と，前記素子領域及び分離領域を被
覆する絶縁物層と，前記素子領域と分離領域に対応する
絶縁物層部分に埋設する抵抗層と，前記分離領域部分表
面から内部に向けて形成する導体接続領域と，前記絶縁
物層を被覆すると共に抵抗層に電気的に接続する配線層
と，前記配線層を覆うパッド部と，前記分離領域に電気
的に直接接続する他の金属配線層とを具備することを特
徴とする半導体装置の配線構体
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5136324A JPH06350032A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の配線構体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5136324A JPH06350032A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の配線構体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350032A true JPH06350032A (ja) | 1994-12-22 |
Family
ID=15172568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5136324A Pending JPH06350032A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の配線構体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350032A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016039A (ja) * | 2008-10-20 | 2009-01-22 | Renesas Technology Corp | 半導体記憶装置 |
| US8264870B2 (en) | 2002-12-24 | 2012-09-11 | Renesas Electronics Corporation | Semiconductor memory device |
| DE102012218765A1 (de) | 2011-10-26 | 2013-05-02 | Mitsubishi Electric Corp. | Halbleitervorrichtung mit innerhalb desselben Halbleitersubstrats ausgebildetem Leistungselement und Schaltungselement |
-
1993
- 1993-06-08 JP JP5136324A patent/JPH06350032A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8264870B2 (en) | 2002-12-24 | 2012-09-11 | Renesas Electronics Corporation | Semiconductor memory device |
| US8867262B2 (en) | 2002-12-24 | 2014-10-21 | Renesas Electronics Corporation | Semiconductor memory device |
| US9922698B2 (en) | 2002-12-24 | 2018-03-20 | Renesas Electronics Corporation | Semiconductor memory device having a plurality of mosfets controlled to be in an active state or a standby state |
| US10446224B2 (en) | 2002-12-24 | 2019-10-15 | Renesas Electronics Corporation | Semiconductor SRAM circuit having a plurality of MOSFETS controlling ground potential |
| JP2009016039A (ja) * | 2008-10-20 | 2009-01-22 | Renesas Technology Corp | 半導体記憶装置 |
| DE102012218765A1 (de) | 2011-10-26 | 2013-05-02 | Mitsubishi Electric Corp. | Halbleitervorrichtung mit innerhalb desselben Halbleitersubstrats ausgebildetem Leistungselement und Schaltungselement |
| US8536655B2 (en) | 2011-10-26 | 2013-09-17 | Mitsubishi Electric Corporation | Semiconductor device with power element and circuit element formed within the same semiconductor substrate |
| DE102012218765B4 (de) | 2011-10-26 | 2019-02-07 | Mitsubishi Electric Corp. | Halbleitervorrichtung mit innerhalb desselben Halbleitersubstrats ausgebildetem Leistungselement und Schaltungselement |
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