JPS60236257A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60236257A JPS60236257A JP9233184A JP9233184A JPS60236257A JP S60236257 A JPS60236257 A JP S60236257A JP 9233184 A JP9233184 A JP 9233184A JP 9233184 A JP9233184 A JP 9233184A JP S60236257 A JPS60236257 A JP S60236257A
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- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- layer
- film
- resistor
- silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関し、高集積化が可能な半導体装
置における抵抗体の構造を提供するものである。
置における抵抗体の構造を提供するものである。
従来例の構成とその問題点
半導体装置に用いられる抵抗体には、多結晶シリコン膜
に砒素などの不純物をイオン注入あるいは拡散したもの
と、半導体基板に一導電型不純物層を拡散あるいはイオ
ン注入法により形成したものがある。上記いずれの抵抗
体も抵抗体自身の占有面積が大きく、高密度化の妨げと
なっている。
に砒素などの不純物をイオン注入あるいは拡散したもの
と、半導体基板に一導電型不純物層を拡散あるいはイオ
ン注入法により形成したものがある。上記いずれの抵抗
体も抵抗体自身の占有面積が大きく、高密度化の妨げと
なっている。
第１図に従来の多結晶シリコン抵抗体を示す。１は抵抗
体となる多結晶シリコン膜、２は拡散層よりなる一方の
配線、３は他方の配線、４は半導体基板、６，６は接続
領域、７，８は絶縁膜である。
体となる多結晶シリコン膜、２は拡散層よりなる一方の
配線、３は他方の配線、４は半導体基板、６，６は接続
領域、７，８は絶縁膜である。
第１図では接続領域６，６および抵抗体自身の占有面積
すなわちパターン巾Ｗおよびパターン長しを必要とし、
高密度化の妨げとなっている。
すなわちパターン巾Ｗおよびパターン長しを必要とし、
高密度化の妨げとなっている。
１だ、−上記抵抗体である多結晶シリコン膜１を、配線
層あるいはＭＯ８型半導体装置のゲート電極として用い
る多結晶／リコン膜と同時に形成した場合には、抵抗体
の抵抗値制御のだめの不純物拡散と配線層形成のだめの
高濃度不純物拡散が必要であり工程が複雑であるという
問題がある。
層あるいはＭＯ８型半導体装置のゲート電極として用い
る多結晶／リコン膜と同時に形成した場合には、抵抗体
の抵抗値制御のだめの不純物拡散と配線層形成のだめの
高濃度不純物拡散が必要であり工程が複雑であるという
問題がある。
捷だ、導体配線層として一般にアルミニウムなどの低融
点金属を用いるため、多結晶シリコン膜とのオーム性接
触を得るだめの熱処理によりアルミニウムが多結晶シリ
コン膜を拡散し、パターン長りが小さくなると導体配線
層２および３間が短絡するという欠点があった。
点金属を用いるため、多結晶シリコン膜とのオーム性接
触を得るだめの熱処理によりアルミニウムが多結晶シリ
コン膜を拡散し、パターン長りが小さくなると導体配線
層２および３間が短絡するという欠点があった。
また、別の従来例として第２図に多結晶シリコン抵抗体
を示す。１１は抵抗体となる多結晶シリコン膜、１２は
拡散層よりなる一方の配線、１３は高融点金属よりなる
他方の配線、１４は半導体基板、１５．１６は接続領域
、１７は絶縁膜である。第２図では、１１の多結晶シリ
コン抵抗体自身の占有面積が小さいため高密度化には適
するが、接続部１６のンリサイド化による体積変化や、
形成されたシリサイド層への不純物拡散によって、ハガ
し・“による断線やコンタクト抵抗の増大が生じ易いと
いう欠点があった。
を示す。１１は抵抗体となる多結晶シリコン膜、１２は
拡散層よりなる一方の配線、１３は高融点金属よりなる
他方の配線、１４は半導体基板、１５．１６は接続領域
、１７は絶縁膜である。第２図では、１１の多結晶シリ
コン抵抗体自身の占有面積が小さいため高密度化には適
するが、接続部１６のンリサイド化による体積変化や、
形成されたシリサイド層への不純物拡散によって、ハガ
し・“による断線やコンタクト抵抗の増大が生じ易いと
いう欠点があった。
発明の目的
本発明はこのような問題に鑑み、高密度化、高集積化が
可能な抵抗体を形成するものである。
可能な抵抗体を形成するものである。
発明の構成
第１．第２のシリサイド層間に、多結晶シリコン膜を形
成し、多結晶シリコン膜の膜厚方向を抵抗体として用い
る構造を特徴とするものである。
成し、多結晶シリコン膜の膜厚方向を抵抗体として用い
る構造を特徴とするものである。
実施例の説明
本発明を第３図に示した一実施例にもとづいて説明する
。第３図の構造の製造方法を述べると、捷ず半導体基板
２１に第１の導電体層として一導電型不純物たとえばボ
ロンをシリサイド層２２および下層の半導体層２３に拡
散した層を形成する。
。第３図の構造の製造方法を述べると、捷ず半導体基板
２１に第１の導電体層として一導電型不純物たとえばボ
ロンをシリサイド層２２および下層の半導体層２３に拡
散した層を形成する。
次に二酸化ケイ素膜などの絶縁体２４を一様に形成した
後、所定の開孔部２５を形成上ンリサイド層２２の一部
を露出する。次に露出したシリサイド層２２上に多結晶
シリコン膜を全面に例えば約５０ｏＯ人形成した後、写
真食刻法により、多結晶ノリコンパターン２６を形成す
る。この多結晶シリコン膜パターン２６の巾は前記開孔
部２５と等しいか、あるいは開孔部より大きく形成する
。
後、所定の開孔部２５を形成上ンリサイド層２２の一部
を露出する。次に露出したシリサイド層２２上に多結晶
シリコン膜を全面に例えば約５０ｏＯ人形成した後、写
真食刻法により、多結晶ノリコンパターン２６を形成す
る。この多結晶シリコン膜パターン２６の巾は前記開孔
部２５と等しいか、あるいは開孔部より大きく形成する
。
次にモリブデンシリサイドなどの第２のシリサイド層２
７を例えば約３０００ 人の厚さに形成し、前記不純物
であるボロンを導入する。第１のシリサイド層２２と第
２のシリサイド層２７間に形成された多結晶シリコン膜
２６を抵抗体として用いる。抵抗値は多結晶シリコン膜
２６の膜厚および多結晶シリコン膜２６への不純物導入
により制御する。不純物導入は、多結晶シリコン嘆形成
後表面から熱拡散あるいはイオン注入法により行なって
もよいが、高温熱処理により、第１１第２のシリサイド
層２２．２７の不純物を多結晶シリコン膜２６へ拡散す
ることにより行なうこともできる。
７を例えば約３０００ 人の厚さに形成し、前記不純物
であるボロンを導入する。第１のシリサイド層２２と第
２のシリサイド層２７間に形成された多結晶シリコン膜
２６を抵抗体として用いる。抵抗値は多結晶シリコン膜
２６の膜厚および多結晶シリコン膜２６への不純物導入
により制御する。不純物導入は、多結晶シリコン嘆形成
後表面から熱拡散あるいはイオン注入法により行なって
もよいが、高温熱処理により、第１１第２のシリサイド
層２２．２７の不純物を多結晶シリコン膜２６へ拡散す
ることにより行なうこともできる。
多結晶シリコン膜２６のパターンは、第３図＾およびΦ
）に示すように絶縁膜の開孔部中より大きくても開孔部
と等しい大きさでもよい。第３図（Ｂ）に示すように絶
縁膜２４と多結晶シリコン膜２６のパターン巾を等しく
することにより平坦化をはかることができる。
）に示すように絶縁膜の開孔部中より大きくても開孔部
と等しい大きさでもよい。第３図（Ｂ）に示すように絶
縁膜２４と多結晶シリコン膜２６のパターン巾を等しく
することにより平坦化をはかることができる。
本発明の第２の実施例を第４図にもとづいて説明する。
半導体基板３ｏ上に形成した絶縁膜３１上に一方の電極
となるシリサイド層パターン３２を形成した後、−導電
型不純物たとえばボロンを導入する。次に二酸化ケイ素
などの絶縁膜３３を一様に形成した後、所定の開孔部３
４を形成し、シリサイド層の一部を露出する。次に前記
第１の２つの実施例と同様の方法で多結晶シリコンパタ
ーン３５、他方の電極となるシリサイド層３６を形成し
、前記不純物であるボロンを導入する。
となるシリサイド層パターン３２を形成した後、−導電
型不純物たとえばボロンを導入する。次に二酸化ケイ素
などの絶縁膜３３を一様に形成した後、所定の開孔部３
４を形成し、シリサイド層の一部を露出する。次に前記
第１の２つの実施例と同様の方法で多結晶シリコンパタ
ーン３５、他方の電極となるシリサイド層３６を形成し
、前記不純物であるボロンを導入する。
上記第２の２つの実施例においても、シリサイド層間に
形成した多結晶シリコン膜３６を抵抗体として使用する
。抵抗値の制御は前述のように、多結晶シリコン膜３５
の膜厚および不純物導入により制御する。
形成した多結晶シリコン膜３６を抵抗体として使用する
。抵抗値の制御は前述のように、多結晶シリコン膜３５
の膜厚および不純物導入により制御する。
以上のように、第３．第４図の構造によれば、従来と異
な９抵抗体を導電体層の接続領域に形成するため、抵抗
体自身の占有面積を小さくすることができ、半導体装置
の高密度化、高集積化が可能となる。導電体層として多
結晶シリコン抵抗に導入している不純物と同じ導電型の
不純物を含むシリサイド層を用いているので、多結晶シ
リコン中の不純物が７リサイド中へ拡散して多結晶シリ
コンとシリサイドのコンタクト部２８ 、２９．３７゜
３８の抵抗が増大するということもない。
な９抵抗体を導電体層の接続領域に形成するため、抵抗
体自身の占有面積を小さくすることができ、半導体装置
の高密度化、高集積化が可能となる。導電体層として多
結晶シリコン抵抗に導入している不純物と同じ導電型の
不純物を含むシリサイド層を用いているので、多結晶シ
リコン中の不純物が７リサイド中へ拡散して多結晶シリ
コンとシリサイドのコンタクト部２８ 、２９．３７゜
３８の抵抗が増大するということもない。
また第２のシリサイド層２７．３８の一部、または全面
で、アルミまたはアルミ／リコンの合金とコンタクト部
を形成しても、従来のように低融点金属が多結晶シリコ
ン中を拡散し導電体層間が短絡することはない。
で、アルミまたはアルミ／リコンの合金とコンタクト部
を形成しても、従来のように低融点金属が多結晶シリコ
ン中を拡散し導電体層間が短絡することはない。
捷だ導電体層に用いているノリサイド層２２゜２７．３
２．３６は熱的に安定なため、体積変化によるコンタク
ト部２８．２９．３７．３８のノーガレや断線もない。
２．３６は熱的に安定なため、体積変化によるコンタク
ト部２８．２９．３７．３８のノーガレや断線もない。
第１．第２の実施例においては、第２の７リサイド層２
７．３６を形成後、高温熱処理時間を制御してノリサイ
ド層の不純物を多結晶シリコン中に導入することにより
抵抗値を制御することができるが、前もって多結晶／リ
コン、ンリサイド層の各々に抵抗値を制御するのに適切
な濃度の不純物を導入しておいてもよい。
７．３６を形成後、高温熱処理時間を制御してノリサイ
ド層の不純物を多結晶シリコン中に導入することにより
抵抗値を制御することができるが、前もって多結晶／リ
コン、ンリサイド層の各々に抵抗値を制御するのに適切
な濃度の不純物を導入しておいてもよい。
寸だ不純物の種類も多結晶シリコンとシリサイド層がオ
ーミック性の接触を取れるものなら何でもよいというこ
とは言う捷でもないことである。
ーミック性の接触を取れるものなら何でもよいというこ
とは言う捷でもないことである。
発明の効果
以上のように、本発明によれば微細な抵抗体の形成が可
能となり、高密度な半導体装置の実現に大きく寄与する
ものである。
能となり、高密度な半導体装置の実現に大きく寄与する
ものである。
第１図（Ａ）は従来の抵抗部分の要部概略平面図、回申
）は（８）の１−１′線構造断面図、第２図は従来の他
の抵抗部分の構造断面図、第３図（８）は本発明の一実
施例にかかる抵抗部分の構造断面図、同（Ｂ）は他の抵
抗の構造断面図、第４図（Ａは本発明の他の実施例の抵
抗の構造断面図、同（Ｂ）は他の抵抗の構造断面図であ
る。 ２１．３０ 半導体基板、２３ 拡散層、２６ 、３５
多結晶／リコン膜、２２ 、２７ 。 ３２ 、３６ ・・ノリサイド層よりなる導電体層パタ
ーン、２４，３１．３３ ・・絶縁体層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ］ ■ ？ 第２図 ５ 第３図
）は（８）の１−１′線構造断面図、第２図は従来の他
の抵抗部分の構造断面図、第３図（８）は本発明の一実
施例にかかる抵抗部分の構造断面図、同（Ｂ）は他の抵
抗の構造断面図、第４図（Ａは本発明の他の実施例の抵
抗の構造断面図、同（Ｂ）は他の抵抗の構造断面図であ
る。 ２１．３０ 半導体基板、２３ 拡散層、２６ 、３５
多結晶／リコン膜、２２ 、２７ 。 ３２ 、３６ ・・ノリサイド層よりなる導電体層パタ
ーン、２４，３１．３３ ・・絶縁体層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ］ ■ ？ 第２図 ５ 第３図
Claims (1)
- （１）第１のシリサイド層と第２のシリサイド層との接
続部に、多結晶シリコン膜からなる抵抗体を形成したこ
とを特徴とする半導体装置０（２）多結晶シリコン膜と
第１．第２のノリサイド層に同じ導電型の不純物を導入
したことを特徴とする特許請求の範囲第１項に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9233184A JPS60236257A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9233184A JPS60236257A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236257A true JPS60236257A (ja) | 1985-11-25 |
Family
ID=14051403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9233184A Pending JPS60236257A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236257A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167522A (ja) * | 1990-10-31 | 1992-06-15 | Nec Corp | 半導体デバイスおよびその製造方法 |
| US5151376A (en) * | 1990-05-31 | 1992-09-29 | Sgs-Thomson Microelectronics, Inc. | Method of making polycrystalline silicon resistors for integrated circuits |
| JPH07193024A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627923A (en) * | 1979-08-15 | 1981-03-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5858752A (ja) * | 1981-10-02 | 1983-04-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1984
- 1984-05-09 JP JP9233184A patent/JPS60236257A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627923A (en) * | 1979-08-15 | 1981-03-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5858752A (ja) * | 1981-10-02 | 1983-04-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151376A (en) * | 1990-05-31 | 1992-09-29 | Sgs-Thomson Microelectronics, Inc. | Method of making polycrystalline silicon resistors for integrated circuits |
| JPH04167522A (ja) * | 1990-10-31 | 1992-06-15 | Nec Corp | 半導体デバイスおよびその製造方法 |
| JPH07193024A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置およびその製造方法 |
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