JPS6025254A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPS6025254A JPS6025254A JP13332983A JP13332983A JPS6025254A JP S6025254 A JPS6025254 A JP S6025254A JP 13332983 A JP13332983 A JP 13332983A JP 13332983 A JP13332983 A JP 13332983A JP S6025254 A JPS6025254 A JP S6025254A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路の配線方法に閣し、更に詳しくは基板
面に垂直に設けた電（菰や配線に対し−Ｃ％気的に接続
を行なう集積回路の配線方法に関するものである。
面に垂直に設けた電（菰や配線に対し−Ｃ％気的に接続
を行なう集積回路の配線方法に関するものである。
従来の絶縁ゲート電界効果型トランジスタは一般ｌこソ
ース・ドレイン領域、チャネル又はゲート電極領域、チ
ャネルストッパー領域がそれぞれ平面的に配置されてい
た。このためそれぞれの領域を微細化することによって
素子集積密度を高Ｍ）ではいるものの、例えはチャネル
長が短かくなると素子のしきい値電圧値が低下する短チ
ヤネル効果か顕著となったり、パンチスルーを圧が低下
したりしてより高密度化することは困難ｌこなってきた
。
ース・ドレイン領域、チャネル又はゲート電極領域、チ
ャネルストッパー領域がそれぞれ平面的に配置されてい
た。このためそれぞれの領域を微細化することによって
素子集積密度を高Ｍ）ではいるものの、例えはチャネル
長が短かくなると素子のしきい値電圧値が低下する短チ
ヤネル効果か顕著となったり、パンチスルーを圧が低下
したりしてより高密度化することは困難ｌこなってきた
。
第１図は従来多用されできたＭＯ８電界効果トランジス
タの模式的断面図であり、１はｐ ９９シリコン基板、
２はチャネルストッパー領域、３は厚いフィールド酸化
に、４はゲート酸化膜、５はしきい値電圧を制御するた
めの不ｒＵ物注入層、６はソース・ドレイン領域、７は
ゲート′山極、８は漸間絶縁展、９はソース・トレイン
電＠を形成するためのコンタクト穴である。
タの模式的断面図であり、１はｐ ９９シリコン基板、
２はチャネルストッパー領域、３は厚いフィールド酸化
に、４はゲート酸化膜、５はしきい値電圧を制御するた
めの不ｒＵ物注入層、６はソース・ドレイン領域、７は
ゲート′山極、８は漸間絶縁展、９はソース・トレイン
電＠を形成するためのコンタクト穴である。
このようζこ素子分離領域、ゲート領域、ソース・ドレ
イン領域は平面的に配置されているため、それぞれ８餓
細化しないと高集積化の効果は少ない。しかるに例えば
素子分離にはシリコン窒化膜をマスクとした選択酸化法
（ＬＯＯＯ８）が用いられているので、フィールド酸化
膜の周囲に酸化による広がり（ｂｉｒｄ’ ｓ ｂｅａ
ｋ）が生じて、微細化に支障をきたしていた。
イン領域は平面的に配置されているため、それぞれ８餓
細化しないと高集積化の効果は少ない。しかるに例えば
素子分離にはシリコン窒化膜をマスクとした選択酸化法
（ＬＯＯＯ８）が用いられているので、フィールド酸化
膜の周囲に酸化による広がり（ｂｉｒｄ’ ｓ ｂｅａ
ｋ）が生じて、微細化に支障をきたしていた。
この従来構造の欠点を改善する新しい半導体装置の構造
を本発明者は提案している。Ｔなわち第２図に示される
ようにゲート電極とソース・ドレイン領域が基板表面に
対して垂直にＳ成されているものである。第２図はこの
提案された構造の一例を第１図に対比して示した模式的
斜視断面図で、図中２１は低抵抗ｎ型シリコン基板、２
２は厚いシリコン酸化膜、２：３は高濃度ｎ型拡散層の
ソース領域、２４は導電性多結晶シリコンゲート電極、
２５はゲートシリコン酸化膜、２６はシリコン単結晶領
域、２７は高柳度ｎ型拡散層のドレイン領域をそれぞれ
示している。
を本発明者は提案している。Ｔなわち第２図に示される
ようにゲート電極とソース・ドレイン領域が基板表面に
対して垂直にＳ成されているものである。第２図はこの
提案された構造の一例を第１図に対比して示した模式的
斜視断面図で、図中２１は低抵抗ｎ型シリコン基板、２
２は厚いシリコン酸化膜、２：３は高濃度ｎ型拡散層の
ソース領域、２４は導電性多結晶シリコンゲート電極、
２５はゲートシリコン酸化膜、２６はシリコン単結晶領
域、２７は高柳度ｎ型拡散層のドレイン領域をそれぞれ
示している。
このように第２図に示された半導体装置の構造はゲート
電極とソース・ドレイン領域が基板表面に対して垂１■
に設けられていることを特徴とじている。丁なわち単位
トランジスタのチャネル長は絶縁膜の膜厚に大よそ和尚
する寸法であり、チャネル幅は絶縁膜に囲まれた単結晶
シリコン領域の周囲長に和尚する寸法になる。このため
トランジスタの単位寸法は使用する写真蝕刻技術で制限
される程度韮で微細化でき、しかも素子分離領域は絶縁
膜パターンを形成するためのマスク寸法だけで決まり、
プロセス中に変化することがなく、またチャネルストッ
パー拡散層は不要となり、素子の微細化にとって極めて
有効になる。しかし、本構造のゲート電極は基板表面に
対して垂直に形成されているので、ゲート電極に刻して
電気的な接続そすることが困難である。更に一般に基板
表面に対して垂直に形成された電極や配線に対して電気
的な接続を行なうことは困難である。
電極とソース・ドレイン領域が基板表面に対して垂１■
に設けられていることを特徴とじている。丁なわち単位
トランジスタのチャネル長は絶縁膜の膜厚に大よそ和尚
する寸法であり、チャネル幅は絶縁膜に囲まれた単結晶
シリコン領域の周囲長に和尚する寸法になる。このため
トランジスタの単位寸法は使用する写真蝕刻技術で制限
される程度韮で微細化でき、しかも素子分離領域は絶縁
膜パターンを形成するためのマスク寸法だけで決まり、
プロセス中に変化することがなく、またチャネルストッ
パー拡散層は不要となり、素子の微細化にとって極めて
有効になる。しかし、本構造のゲート電極は基板表面に
対して垂直に形成されているので、ゲート電極に刻して
電気的な接続そすることが困難である。更に一般に基板
表面に対して垂直に形成された電極や配線に対して電気
的な接続を行なうことは困難である。
本発明の目的は、このように基板に対して垂直に形成さ
れた電極や配線に対して電気的に接続を簡単に行なうこ
とができ、しかも配線を高密度化することができる集積
回路の配線方法を提供することにある。
れた電極や配線に対して電気的に接続を簡単に行なうこ
とができ、しかも配線を高密度化することができる集積
回路の配線方法を提供することにある。
本発明によれは絶縁膜の開口部の側壁に形成される電極
あるいは配線に対して電気的に接続を行なう集積回路の
配線方法であって、前記絶縁膜を少くとも２層に構成し
、各層の間に導電性を有するシリコンもしくは金属もし
くは金属シリサイドの配線パターンを設けておき、次に
所望の部分の前記絶縁膜と前記配線パターンをエツチン
グ除去し、露出した側壁に前記ｖ極あるいは配線を形成
することを特徴と下る集積回路の配線方法が得ら２１、
る。
あるいは配線に対して電気的に接続を行なう集積回路の
配線方法であって、前記絶縁膜を少くとも２層に構成し
、各層の間に導電性を有するシリコンもしくは金属もし
くは金属シリサイドの配線パターンを設けておき、次に
所望の部分の前記絶縁膜と前記配線パターンをエツチン
グ除去し、露出した側壁に前記ｖ極あるいは配線を形成
することを特徴と下る集積回路の配線方法が得ら２１、
る。
本発明の方法を用いると、平面に対して垂直に形）５層
ルた電極や配線に対して而単に電気的接続を行なうこと
ができ、しかもそのための配線が絶縁膜の中に埋め込ま
れて無理なく形成されるため配線の高密度化が可能にな
る利点がある。
ルた電極や配線に対して而単に電気的接続を行なうこと
ができ、しかもそのための配線が絶縁膜の中に埋め込ま
れて無理なく形成されるため配線の高密度化が可能にな
る利点がある。
次に本発明の一実施例を図を用いて説明する。
用３図（ａ）〜（ｆ）はｎチャネルＭＯ８電界効果型ト
ランジスタを配線して形成した集積回路の一部を製造工
桿順に示した模式的断面図である。
ランジスタを配線して形成した集積回路の一部を製造工
桿順に示した模式的断面図である。
まず例えは結晶面（１００）、比抵抗０．０１０儂のｎ
型シリコン基板３１の表面に絶縁体層３２を約１μｍの
厚さ！こ形成Ｔる。この絶縁体層３２は、ＳｉＯ２が適
当であるが、他の酸化物等の絶縁体例えはアルミナ、５
ｉｉｉＮ４等でも選択エツチングが可能であれは使用で
きる。続いて高濃度にリンがドープされた多結晶シリコ
ン３３％ＯＶＤ法で厚さ約０．３μｍ堆積し、ゲート電
極に対する配線（以下ゲート配線と呼ぶ）を通常の写真
蝕刻技術を用いて形成し、さらにＯＶＤ法によってシリ
コン酸化膜３４を厚さ約１μｍ堆積すると第３図（ａ）
が得られる。
型シリコン基板３１の表面に絶縁体層３２を約１μｍの
厚さ！こ形成Ｔる。この絶縁体層３２は、ＳｉＯ２が適
当であるが、他の酸化物等の絶縁体例えはアルミナ、５
ｉｉｉＮ４等でも選択エツチングが可能であれは使用で
きる。続いて高濃度にリンがドープされた多結晶シリコ
ン３３％ＯＶＤ法で厚さ約０．３μｍ堆積し、ゲート電
極に対する配線（以下ゲート配線と呼ぶ）を通常の写真
蝕刻技術を用いて形成し、さらにＯＶＤ法によってシリ
コン酸化膜３４を厚さ約１μｍ堆積すると第３図（ａ）
が得られる。
次に光学露光技術等を用いてゲート配線パターン上にレ
ジストパターンを形成し、それをマスクとしてＯＶＤ酸
化膜３４、多結晶シリコン３３、シリコン酸化膜３２を
ドライエツチング法を用いて垂直側壁をもつようにエツ
チングし、さらに砒素のイオン注入によってｎ型拡散層
を形成し、ソース３５とすると第３図（ｂ）が得られる
。ソースを絶縁するための熱酸化膜３６７ｊ：露出した
基板の表面に形成した後、抵抗を低くするためｎ型導電
性を有する多結晶シリコン３７をＯＶＤ法で堆積し、多
結晶シリコン含熱酸化してゲート酸化膜３８を設ける。
ジストパターンを形成し、それをマスクとしてＯＶＤ酸
化膜３４、多結晶シリコン３３、シリコン酸化膜３２を
ドライエツチング法を用いて垂直側壁をもつようにエツ
チングし、さらに砒素のイオン注入によってｎ型拡散層
を形成し、ソース３５とすると第３図（ｂ）が得られる
。ソースを絶縁するための熱酸化膜３６７ｊ：露出した
基板の表面に形成した後、抵抗を低くするためｎ型導電
性を有する多結晶シリコン３７をＯＶＤ法で堆積し、多
結晶シリコン含熱酸化してゲート酸化膜３８を設ける。
続いてマスクなしで反応性イオンエツチング等ヲ適用し
て垂１ｉ方向Ｏこエツチングを行うと、絶縁膜側壁のゲ
ート’に極少結晶シリコン３７およびゲート酸化膜３８
のみを残して基板表面に平行に堆積された領域はエツチ
ング除去され、第３図（Ｃ）が得られる。
て垂１ｉ方向Ｏこエツチングを行うと、絶縁膜側壁のゲ
ート’に極少結晶シリコン３７およびゲート酸化膜３８
のみを残して基板表面に平行に堆積された領域はエツチ
ング除去され、第３図（Ｃ）が得られる。
窒素雰囲気中で熱処理してエツチング除去を回復させた
後、例えはジクロルンラン＜ ８ｉＨ２（１２）をソー
スガス、水素をキャリヤーガスさらに塩化水素を水素に
対して０．０２〜０．５容１＃％の範囲で適量加えて９
５０ ’Ｃ程度で５０Ｔｏｒｒの減圧下で成長すると、
非晶實゛絶縁膜表面には成長しないで露出単結晶シリコ
ン基板上のみに選択的にエピタキシャル膜３９が形成さ
れる。成長中Ｏこは載板のｎ型不純物がエピタキシャル
膜中にわずかに導入されるのでエピタキシャルソリコン
層は低濃度のｎ型導電性を呈する。−次にＦＪｆ定のド
ーズ坩のボロンを深くイオン注入し、更に砒素等のｎ型
不純物を浅（高濃度にイオン注入し、それぞれチャネル
領域４０とドレイン領域４１が形＊される。こうして第
３図（ｄ）が得られる。このように深いｐ型層の中に浅
いｎ型層が形成される構造ｆＤ ８ Ａ （Ｄｉ ｆ
ｆｕｓ １ｏｎＳｅ ｌ ｆ−Ａｌ ｉ ｇｎ ） と
呼ばれ、ｐ型層の濃度によってトランジスタの“オン”
および“オフ”状態のしきい値電圧値が制御される。こ
のＤＳ’Ａｉ造は平面型トランジスタで適用され、それ
イ゛目当の効果を得ているが、本発明構造ではチャネル
領域が基板に対して垂直方向に存在するので、チャネル
領域全体を同一しきい値電圧値に制御することは困難で
あり、このＤ８Ａ構造を用いることによってこの困Ｎｙ
ｉ解決している。
後、例えはジクロルンラン＜ ８ｉＨ２（１２）をソー
スガス、水素をキャリヤーガスさらに塩化水素を水素に
対して０．０２〜０．５容１＃％の範囲で適量加えて９
５０ ’Ｃ程度で５０Ｔｏｒｒの減圧下で成長すると、
非晶實゛絶縁膜表面には成長しないで露出単結晶シリコ
ン基板上のみに選択的にエピタキシャル膜３９が形成さ
れる。成長中Ｏこは載板のｎ型不純物がエピタキシャル
膜中にわずかに導入されるのでエピタキシャルソリコン
層は低濃度のｎ型導電性を呈する。−次にＦＪｆ定のド
ーズ坩のボロンを深くイオン注入し、更に砒素等のｎ型
不純物を浅（高濃度にイオン注入し、それぞれチャネル
領域４０とドレイン領域４１が形＊される。こうして第
３図（ｄ）が得られる。このように深いｐ型層の中に浅
いｎ型層が形成される構造ｆＤ ８ Ａ （Ｄｉ ｆ
ｆｕｓ １ｏｎＳｅ ｌ ｆ−Ａｌ ｉ ｇｎ ） と
呼ばれ、ｐ型層の濃度によってトランジスタの“オン”
および“オフ”状態のしきい値電圧値が制御される。こ
のＤＳ’Ａｉ造は平面型トランジスタで適用され、それ
イ゛目当の効果を得ているが、本発明構造ではチャネル
領域が基板に対して垂直方向に存在するので、チャネル
領域全体を同一しきい値電圧値に制御することは困難で
あり、このＤ８Ａ構造を用いることによってこの困Ｎｙ
ｉ解決している。
ゲート電極とドレイン領域との絶縁性をより改善するた
めエピタキシャルシリコン層の表面ヲ淳さ約１０００Ａ
程度の熱酸化膜４２を形成した後、層間絶縁膜として例
えばＯＶＤ法によりシリコン酸化膜４３そ堆積すると第
３図（ｅ）を得る。ドレインおよびゲート電極の領域に
コンタクト穴を通常の写真蝕刻技術を用いて形成し、２
％程度のシリコンを混入したアルミニウム４４ヲマクネ
トロン型スパツタリング法壷こよって堆積し、電極配線
パターンを形成する。その後４５０℃程度の加熱処理を
行ない、コンタクト界面を合金化する。こうして第３図
（ｆ）を得、この場合ソース電極は低抵抗基板３１で、
各素子共通して用いられ、通常接地電圧にすれは極めて
都合が良い。
めエピタキシャルシリコン層の表面ヲ淳さ約１０００Ａ
程度の熱酸化膜４２を形成した後、層間絶縁膜として例
えばＯＶＤ法によりシリコン酸化膜４３そ堆積すると第
３図（ｅ）を得る。ドレインおよびゲート電極の領域に
コンタクト穴を通常の写真蝕刻技術を用いて形成し、２
％程度のシリコンを混入したアルミニウム４４ヲマクネ
トロン型スパツタリング法壷こよって堆積し、電極配線
パターンを形成する。その後４５０℃程度の加熱処理を
行ない、コンタクト界面を合金化する。こうして第３図
（ｆ）を得、この場合ソース電極は低抵抗基板３１で、
各素子共通して用いられ、通常接地電圧にすれは極めて
都合が良い。
以上舷明し１こように本発明では基板表面に垂直に力多
成された電極や配線に対して而単に電気的接続を行なう
ことができるようになり、また接続をイ１°なうｆ二め
の配線が少くとも２つの絶純膜間に埋込まれて形ｈン、
されるので、配線を高密度に設計できる利点がある。ま
た前記実施例では多結晶シリコンｆ配線材料として用い
たが、Ｍｏ 等の金属や、Ｍｏンリサイド、Ｔｉ シリ
サイド等の金属シリサイｌ−’苓−用いてもよい。
成された電極や配線に対して而単に電気的接続を行なう
ことができるようになり、また接続をイ１°なうｆ二め
の配線が少くとも２つの絶純膜間に埋込まれて形ｈン、
されるので、配線を高密度に設計できる利点がある。ま
た前記実施例では多結晶シリコンｆ配線材料として用い
たが、Ｍｏ 等の金属や、Ｍｏンリサイド、Ｔｉ シリ
サイド等の金属シリサイｌ−’苓−用いてもよい。
第１図は従来のＭＯ８電界効果型トランジスタイ′ｌｔ
・造を模式的に示した断面図で、第２図は本発明構造を
第１図に対比して示した模式的斜視断面図て′ある。才
たＭ ３ 図１ （ａ）、（ｂ）、（Ｃ）、（ｄ）、（
ｅ）、（ｆ）はｎｌ・・・・・・シリコン基板、２・・
・・・・チャネルストッパー領域、３・・・・・・フィ
ールド酸化膜、４・・・・・・ゲート酸化膜、５・・・
・・・しきい値化圧制御用不純物層、６・・・・°・ソ
ース・ドレイン領域、７・・−・・・ゲート電極、８−
・・・・・層間絶縁膜、９・・・・・・コンタクト穴、
２１．３１・・・・・・ｎ型シリコン基板、２２．３２
・・・・・・厚いシリコン酸化ＩＬ’４、ｎ１３５・・
・・・・ｎ型拡散層ソース領域、３３・・・・・・配線
用リンドープ多結晶シリコン、３６・・・・・・薄いシ
リコン酸化膜、２４．３７・・・・・・ゲート電極用多
結晶シリコン、２５．３８・・・・・・ゲート酸化膜、
２６．３９・・・・・・ｎ型エピタキシャルシリコン膜
、４０・・・・・・ｐ型不純物層、 ２７．４１・・・・・・ｎ型拡散層ドレイン領域、４２
・・・・・・シリコン熱ｊ−（化膜、４３、−９−９層
間絶縁膜、４４・−・・・・アルミニウム電極をそれぞ
れ示す。 オ １ 図 第２図 第３図 ３
・造を模式的に示した断面図で、第２図は本発明構造を
第１図に対比して示した模式的斜視断面図て′ある。才
たＭ ３ 図１ （ａ）、（ｂ）、（Ｃ）、（ｄ）、（
ｅ）、（ｆ）はｎｌ・・・・・・シリコン基板、２・・
・・・・チャネルストッパー領域、３・・・・・・フィ
ールド酸化膜、４・・・・・・ゲート酸化膜、５・・・
・・・しきい値化圧制御用不純物層、６・・・・°・ソ
ース・ドレイン領域、７・・−・・・ゲート電極、８−
・・・・・層間絶縁膜、９・・・・・・コンタクト穴、
２１．３１・・・・・・ｎ型シリコン基板、２２．３２
・・・・・・厚いシリコン酸化ＩＬ’４、ｎ１３５・・
・・・・ｎ型拡散層ソース領域、３３・・・・・・配線
用リンドープ多結晶シリコン、３６・・・・・・薄いシ
リコン酸化膜、２４．３７・・・・・・ゲート電極用多
結晶シリコン、２５．３８・・・・・・ゲート酸化膜、
２６．３９・・・・・・ｎ型エピタキシャルシリコン膜
、４０・・・・・・ｐ型不純物層、 ２７．４１・・・・・・ｎ型拡散層ドレイン領域、４２
・・・・・・シリコン熱ｊ−（化膜、４３、−９−９層
間絶縁膜、４４・−・・・・アルミニウム電極をそれぞ
れ示す。 オ １ 図 第２図 第３図 ３
Claims (1)
- 絶縁膜の開口部の側壁に形成される電極あるいは配線に
対して電気的に接続を行なう集積回路の配線方法であっ
て、前記絶縁膜を少くとも２層に構屈し、各層の間に導
電性を有するシリコンもしくは金属もしくは金属シリサ
イドの配線パターンを設けておき、次に所望の部分の前
記絶紅膜と前記配線パターンをエツチング除去し、露出
した側壁に前記゛電極あるいは配線を形成することを特
徴とする集積回路の配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13332983A JPS6025254A (ja) | 1983-07-21 | 1983-07-21 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13332983A JPS6025254A (ja) | 1983-07-21 | 1983-07-21 | 集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6025254A true JPS6025254A (ja) | 1985-02-08 |
| JPH0582071B2 JPH0582071B2 (ja) | 1993-11-17 |
Family
ID=15102164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13332983A Granted JPS6025254A (ja) | 1983-07-21 | 1983-07-21 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321289A (ja) * | 1996-05-30 | 1997-12-12 | Nec Yamagata Ltd | 縦型電界効果トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128966A (en) * | 1981-02-02 | 1982-08-10 | Seiko Epson Corp | Mis type semiconductor device |
-
1983
- 1983-07-21 JP JP13332983A patent/JPS6025254A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128966A (en) * | 1981-02-02 | 1982-08-10 | Seiko Epson Corp | Mis type semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321289A (ja) * | 1996-05-30 | 1997-12-12 | Nec Yamagata Ltd | 縦型電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0582071B2 (ja) | 1993-11-17 |
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