JPH09321289A - 縦型電界効果トランジスタ - Google Patents
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Abstract
(57)【要約】
【課題】縦型電界効果トランジスタにおいてゲート絶縁
膜の信頼性を高めると共に縦型電界効果トランジスタの
駆動能力を向上させる。 【解決手段】一導電型の高濃度不純物を含有する半導体
基体と、前記半導体基体上に形成された同導電型の低濃
度不純物を含有する第１の半導体層と、前記第１の半導
体層の所定の領域に形成された素子分離絶縁膜層とを有
し、前記第１の半導体層上に選択的に逆導電型の第２の
半導体層が形成され、前記第２の半導体層上に同導電型
の高濃度不純物を含有する第３の半導体層が形成され、
前記第２の半導体層の側壁面に形成されたゲート絶縁膜
および前記素子分離絶縁膜を被覆するようにゲート電極
が形成されている縦型電界効果トランジスタ。
膜の信頼性を高めると共に縦型電界効果トランジスタの
駆動能力を向上させる。 【解決手段】一導電型の高濃度不純物を含有する半導体
基体と、前記半導体基体上に形成された同導電型の低濃
度不純物を含有する第１の半導体層と、前記第１の半導
体層の所定の領域に形成された素子分離絶縁膜層とを有
し、前記第１の半導体層上に選択的に逆導電型の第２の
半導体層が形成され、前記第２の半導体層上に同導電型
の高濃度不純物を含有する第３の半導体層が形成され、
前記第２の半導体層の側壁面に形成されたゲート絶縁膜
および前記素子分離絶縁膜を被覆するようにゲート電極
が形成されている縦型電界効果トランジスタ。
Description
【０００１】
【発明の属する技術分野】本発明は縦型電界効果トラン
ジスタに関し、特にその特性を改善するための縦型電界
効果トランジスタの構造に関する。
ジスタに関し、特にその特性を改善するための縦型電界
効果トランジスタの構造に関する。
【０００２】
【従来の技術】従来、縦型電界効果トランジスタではオ
ン抵抗を低減するため、半導体基板の表面に溝が形成さ
れこの溝の側面がチャネル領域として用いられる。この
ようにして、単位面積当たりのチャネル幅が大きくさ
れ、縦型電界効果トランジスタの駆動能力が増大するよ
うになる。
ン抵抗を低減するため、半導体基板の表面に溝が形成さ
れこの溝の側面がチャネル領域として用いられる。この
ようにして、単位面積当たりのチャネル幅が大きくさ
れ、縦型電界効果トランジスタの駆動能力が増大するよ
うになる。
【０００３】以下、図５に基づいて従来の技術を説明す
る。図５は、従来の技術の縦型電界効果トランジスタの
断面図である。図５に示すように、Ｎ+ 型半導体基体２
１上にエピタキシャル成長によりＮ- 型半導体層２２が
形成される。そして、このＮ- 型半導体層２２の上層部
がＰ型導電層に変えられ、Ｐ型ベース領域２３が形成さ
れている。さらに、このＰ型ベース領域２３の表面領域
にＮ+ 型ソース領域２４が形成されている。
る。図５は、従来の技術の縦型電界効果トランジスタの
断面図である。図５に示すように、Ｎ+ 型半導体基体２
１上にエピタキシャル成長によりＮ- 型半導体層２２が
形成される。そして、このＮ- 型半導体層２２の上層部
がＰ型導電層に変えられ、Ｐ型ベース領域２３が形成さ
れている。さらに、このＰ型ベース領域２３の表面領域
にＮ+ 型ソース領域２４が形成されている。
【０００４】そして、このＮ+ 型ソース領域２４および
Ｐ型ベース領域２３がドライエッチングされ、溝２５が
形成される。この溝２５の側壁にゲート絶縁膜２６とゲ
ート電極２７とが形成されている。このゲート電極２７
を被覆するように層間絶縁膜２８が形成されている。こ
の層間絶縁膜２８のＰ型ベース領域２３の表面およびＮ
+ 型ソース領域２４が露出され、これらと電気的に接続
するソース電極２９が形成されている。また、Ｎ+ 型半
導体基板２１の裏面には、ドレイン電極３０が形成され
ている。
Ｐ型ベース領域２３がドライエッチングされ、溝２５が
形成される。この溝２５の側壁にゲート絶縁膜２６とゲ
ート電極２７とが形成されている。このゲート電極２７
を被覆するように層間絶縁膜２８が形成されている。こ
の層間絶縁膜２８のＰ型ベース領域２３の表面およびＮ
+ 型ソース領域２４が露出され、これらと電気的に接続
するソース電極２９が形成されている。また、Ｎ+ 型半
導体基板２１の裏面には、ドレイン電極３０が形成され
ている。
【０００５】
【発明が解決しようとする課題】上述した従来技術であ
る溝構造の縦型電界効果トランジスタでは、溝の形成が
ドライエッチングで行われるため、溝側壁に結晶欠陥が
残留したり金属汚染が生じやすくなり、この溝側壁に形
成されるゲート絶縁膜２６の絶縁耐圧が低下するように
なる。このような縦型電界効果トランジスタは、１００
Ｖ程度の高耐圧動作される。このため、ゲート絶縁膜の
わずかな耐圧劣化が縦型電界効果トランジスタの信頼性
を大きく損なうようになる。
る溝構造の縦型電界効果トランジスタでは、溝の形成が
ドライエッチングで行われるため、溝側壁に結晶欠陥が
残留したり金属汚染が生じやすくなり、この溝側壁に形
成されるゲート絶縁膜２６の絶縁耐圧が低下するように
なる。このような縦型電界効果トランジスタは、１００
Ｖ程度の高耐圧動作される。このため、ゲート絶縁膜の
わずかな耐圧劣化が縦型電界効果トランジスタの信頼性
を大きく損なうようになる。
【０００６】また、この従来の技術では、縦型電界効果
トランジスタのオン抵抗が大きくばらつくようになる。
これは上述したように、ドライエッチングにより形成さ
れる溝の深さがばらつき易く、チャネル長の制御が難し
くなるためである。特に、この縦型電界効果トランジス
タのオン抵抗はチャネル長に敏感であるため、通常のド
ライエッチング技術でのエッチング制御では対応できな
い。
トランジスタのオン抵抗が大きくばらつくようになる。
これは上述したように、ドライエッチングにより形成さ
れる溝の深さがばらつき易く、チャネル長の制御が難し
くなるためである。特に、この縦型電界効果トランジス
タのオン抵抗はチャネル長に敏感であるため、通常のド
ライエッチング技術でのエッチング制御では対応できな
い。
【０００７】本発明の目的は、高耐圧用の縦型電界効果
トランジスタにおいてゲート絶縁膜の信頼性を高めると
共に、縦型電界効果トランジスタの駆動能力およびその
安定性を向上させることにある。
トランジスタにおいてゲート絶縁膜の信頼性を高めると
共に、縦型電界効果トランジスタの駆動能力およびその
安定性を向上させることにある。
【０００８】
【課題を解決するための手段】このために、本発明の縦
型電界効果トランジスタでは、一導電型の高濃度不純物
を含有する半導体基体と、前記半導体基体上に形成され
た同導電型の低濃度不純物を含有する第１の半導体層
と、前記第１の半導体層の所定の領域に形成された素子
分離絶縁膜層とを有し、前記第１の半導体層上に選択的
に逆導電型の第２の半導体層が形成され、前記第２の半
導体層上に同導電型の高濃度不純物を含有する第３の半
導体層が形成され、前記第２の半導体層の側壁面に形成
されたゲート絶縁膜および前記素子分離絶縁膜を被覆す
るようにゲート電極が形成されている。
型電界効果トランジスタでは、一導電型の高濃度不純物
を含有する半導体基体と、前記半導体基体上に形成され
た同導電型の低濃度不純物を含有する第１の半導体層
と、前記第１の半導体層の所定の領域に形成された素子
分離絶縁膜層とを有し、前記第１の半導体層上に選択的
に逆導電型の第２の半導体層が形成され、前記第２の半
導体層上に同導電型の高濃度不純物を含有する第３の半
導体層が形成され、前記第２の半導体層の側壁面に形成
されたゲート絶縁膜および前記素子分離絶縁膜を被覆す
るようにゲート電極が形成されている。
【０００９】高耐圧用の縦型電界効果トランジスタで
は、前記半導体基体および第１の半導体層がドレイン領
域となり、前記第２の半導体層がベース領域となり、前
記第３の半導体層がソース領域となるように形成されて
いる。
は、前記半導体基体および第１の半導体層がドレイン領
域となり、前記第２の半導体層がベース領域となり、前
記第３の半導体層がソース領域となるように形成されて
いる。
【００１０】また、本発明の縦型電界効果トランジスタ
では、前記素子分離絶縁膜が前記第１の半導体層に埋設
され、前記素子分離絶縁膜の表面が前記第１の半導体層
の表面と同一平面になるように形成されている。
では、前記素子分離絶縁膜が前記第１の半導体層に埋設
され、前記素子分離絶縁膜の表面が前記第１の半導体層
の表面と同一平面になるように形成されている。
【００１１】ここで、前記第２の半導体層および第３の
半導体層が分子線エピタキシャル成長法で形成される。
半導体層が分子線エピタキシャル成長法で形成される。
【００１２】あるいは、前記第２の半導体層が化学的気
相成長法で形成されいる。
相成長法で形成されいる。
【００１３】あるいは、前記第２の半導体層の側壁面は
前記素子分離絶縁膜の表面に対し垂直になるように形成
され、前記ゲート電極が導電体材の反応性イオンエッチ
ングによるエッチバックで前記第２の半導体層の側壁部
に形成されている。
前記素子分離絶縁膜の表面に対し垂直になるように形成
され、前記ゲート電極が導電体材の反応性イオンエッチ
ングによるエッチバックで前記第２の半導体層の側壁部
に形成されている。
【００１４】本発明では、縦型電界効果トランジスタの
チャネル領域あるいはベース領域になる第２の半導体層
が第１の半導体層上に選択的に所定の膜厚になるように
堆積される。このため、形成された第２の半導体層の側
壁面の結晶性品質は高く、この側壁面の清浄度も非常に
よくなる。また、第２の半導体層の膜厚の制御性も非常
に高い。
チャネル領域あるいはベース領域になる第２の半導体層
が第１の半導体層上に選択的に所定の膜厚になるように
堆積される。このため、形成された第２の半導体層の側
壁面の結晶性品質は高く、この側壁面の清浄度も非常に
よくなる。また、第２の半導体層の膜厚の制御性も非常
に高い。
【００１５】このために、ゲート絶縁膜の品質が大幅に
向上するようになる。また、縦型電界効果トランジスタ
の性能は向上しそのバラツキが低減するようになる。
向上するようになる。また、縦型電界効果トランジスタ
の性能は向上しそのバラツキが低減するようになる。
【００１６】また、ゲート電極はドレイン領域となるＮ
+ 型半導体基体上に厚い絶縁膜を介して形成される。
+ 型半導体基体上に厚い絶縁膜を介して形成される。
【００１７】このため、縦型電界効果トランジスタのゲ
ートとドレイン間の寄生容量が低減し縦型電界効果トラ
ンジスタの駆動能力が大幅に向上する。
ートとドレイン間の寄生容量が低減し縦型電界効果トラ
ンジスタの駆動能力が大幅に向上する。
【００１８】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１に基づいて説明する。図１は本発明の縦型電界効
果トランジスタの断面構造図である。
を図１に基づいて説明する。図１は本発明の縦型電界効
果トランジスタの断面構造図である。
【００１９】図１に示すように、Ｎ+ 型半導体基体１の
表面にエピタキシャル成長法により、第１の半導体層と
してＮ- 型半導体層２が形成されている。そして、素子
分離絶縁膜３が複数のＮ- 型半導体層２間に形成され
る。このＮ- 型半導体層２表面に選択的に第１の半導体
層としてＰ型ベース領域４が形成されている。さらに、
このＰ型ベース領域４上に第３の半導体層としてＮ++型
ソース領域５が形成されている。ここで、これらのＰ型
ベース領域４とＮ++型ソース領域５とは、Ｎ- 型半導体
層２面に対して垂直になるように形成されている。ここ
で、このＰ型ベース領域４とＮ++型ソース領域５とは分
子線エピタキシャル成長法すなわちＭＢＥ（Ｍｏｌｅｃ
ｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法でＮ- 型半導
体層２上に選択的に成長されたものである。
表面にエピタキシャル成長法により、第１の半導体層と
してＮ- 型半導体層２が形成されている。そして、素子
分離絶縁膜３が複数のＮ- 型半導体層２間に形成され
る。このＮ- 型半導体層２表面に選択的に第１の半導体
層としてＰ型ベース領域４が形成されている。さらに、
このＰ型ベース領域４上に第３の半導体層としてＮ++型
ソース領域５が形成されている。ここで、これらのＰ型
ベース領域４とＮ++型ソース領域５とは、Ｎ- 型半導体
層２面に対して垂直になるように形成されている。ここ
で、このＰ型ベース領域４とＮ++型ソース領域５とは分
子線エピタキシャル成長法すなわちＭＢＥ（Ｍｏｌｅｃ
ｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法でＮ- 型半導
体層２上に選択的に成長されたものである。
【００２０】このようにして形成されたＰ型ベース領域
４とＮ++型ソース領域５の側壁にゲート絶縁膜６が形成
されている。そして、ゲート電極７が素子分離絶縁膜３
上に形成されている。また、このゲート電極７はゲート
絶縁膜６を被覆している。
４とＮ++型ソース領域５の側壁にゲート絶縁膜６が形成
されている。そして、ゲート電極７が素子分離絶縁膜３
上に形成されている。また、このゲート電極７はゲート
絶縁膜６を被覆している。
【００２１】このゲート電極７を被覆するように層間絶
縁膜８が形成されている。この層間絶縁膜８のＮ++型ソ
ース領域５が露出され、これらと電気的に接続するソー
ス電極９が形成されている。また、Ｎ+ 型半導体基板１
の裏面には、ドレイン電極１０が形成されている。
縁膜８が形成されている。この層間絶縁膜８のＮ++型ソ
ース領域５が露出され、これらと電気的に接続するソー
ス電極９が形成されている。また、Ｎ+ 型半導体基板１
の裏面には、ドレイン電極１０が形成されている。
【００２２】次に、本発明の第１の実施の形態の縦型電
界効果トランジスタの製造方法を図２と図３に基づいて
説明する。
界効果トランジスタの製造方法を図２と図３に基づいて
説明する。
【００２３】図２（ａ）に示すように、結晶面が（１０
０）面のＮ+ 型シリコン基体のようなＮ+ 型半導体基体
１上に膜厚が２μｍ程度のシリコンのエピタキシャル層
が形成され，Ｎ- 型半導体層２が設けられる。このＮ-
型半導体層２が第１の半導体層である。
０）面のＮ+ 型シリコン基体のようなＮ+ 型半導体基体
１上に膜厚が２μｍ程度のシリコンのエピタキシャル層
が形成され，Ｎ- 型半導体層２が設けられる。このＮ-
型半導体層２が第１の半導体層である。
【００２４】次に、このＮ- 型半導体層２の所定の領域
がエッチングされ、さらに、このエッチングされた領域
が選択的に酸化される。そして、Ｎ+ 型半導体基体１に
達する厚いシリコン酸化膜が形成される。次に、この厚
いシリコン酸化膜の表面は、化学的機械研磨（ＣＭＰ）
の方法で研削される。このＣＭＰ法で平坦化された素子
分離絶縁膜３が形成される。ここで、素子分離絶縁膜３
の表面はＮ- 型半導体層２の表面と同一平面になるよう
に機械研磨される。
がエッチングされ、さらに、このエッチングされた領域
が選択的に酸化される。そして、Ｎ+ 型半導体基体１に
達する厚いシリコン酸化膜が形成される。次に、この厚
いシリコン酸化膜の表面は、化学的機械研磨（ＣＭＰ）
の方法で研削される。このＣＭＰ法で平坦化された素子
分離絶縁膜３が形成される。ここで、素子分離絶縁膜３
の表面はＮ- 型半導体層２の表面と同一平面になるよう
に機械研磨される。
【００２５】次に、図２（ｂ）に示すように、導電型が
Ｐ型のシリコン膜がＮ- 型半導体層２上にＭＢＥ法で選
択成長される。このＰ型のシリコン膜が第２の半導体層
となる。そして、膜厚が２μｍ程度のこのＰ型のシリコ
ン膜がＰ型ベース領域４となる。ここで、このＰ型ベー
ス領域４は、素子分離絶縁膜３の表面に対し垂直になる
ように形成される。すなわち、（１００）面と同価な面
が形成される。また、このＰ型のシリコン膜の選択成長
では、横方向への結晶成長は抑制される。すなわち、Ｐ
型ベース領域４の素子分離絶縁膜３上へのせり出しはほ
とんど生じないことになる。
Ｐ型のシリコン膜がＮ- 型半導体層２上にＭＢＥ法で選
択成長される。このＰ型のシリコン膜が第２の半導体層
となる。そして、膜厚が２μｍ程度のこのＰ型のシリコ
ン膜がＰ型ベース領域４となる。ここで、このＰ型ベー
ス領域４は、素子分離絶縁膜３の表面に対し垂直になる
ように形成される。すなわち、（１００）面と同価な面
が形成される。また、このＰ型のシリコン膜の選択成長
では、横方向への結晶成長は抑制される。すなわち、Ｐ
型ベース領域４の素子分離絶縁膜３上へのせり出しはほ
とんど生じないことになる。
【００２６】続いて、ＭＢＥ法で第３の半導体層が形成
される。この第３の半導体層にＮ++ソース領域５が形成
される。ここで、このＮ++ソース領域５の膜厚は１μｍ
に設定される。また、この場合には、砒素不純物が固溶
限界以上に含まれ、通常の場合よりこの領域の電気抵抗
は小さくなる。
される。この第３の半導体層にＮ++ソース領域５が形成
される。ここで、このＮ++ソース領域５の膜厚は１μｍ
に設定される。また、この場合には、砒素不純物が固溶
限界以上に含まれ、通常の場合よりこの領域の電気抵抗
は小さくなる。
【００２７】次に、全面が熱酸化されゲート絶縁膜６が
形成される。ここで、このゲート絶縁膜６の膜厚は５０
ｎｍ程度に設定される。
形成される。ここで、このゲート絶縁膜６の膜厚は５０
ｎｍ程度に設定される。
【００２８】次に、図２（ｃ）に示すように、全面にリ
ン不純物を含有する多結晶シリコン膜１１が化学気相成
長（ＣＶＤ）法で堆積される。ここで、この多結晶シリ
コン膜１１の膜厚は３μｍ程度である。
ン不純物を含有する多結晶シリコン膜１１が化学気相成
長（ＣＶＤ）法で堆積される。ここで、この多結晶シリ
コン膜１１の膜厚は３μｍ程度である。
【００２９】次に、反応性イオンエッチング（以下、Ｒ
ＩＥという）で全面の異方性エッチングが行われる。す
なわち、多結晶シリコン膜１１のエッチバックが施され
る。このエッチバックにより、Ｎ++型ソース領域５上の
多結晶シリコン膜はエッチング除去される。そして、図
３（ａ）に示すように、サイドウォール状のゲート電極
７がＰ型ベース領域４とＮ++型ソース領域５の側壁に形
成される。なお、このゲート電極７は素子分離絶縁膜３
上にも形成される。
ＩＥという）で全面の異方性エッチングが行われる。す
なわち、多結晶シリコン膜１１のエッチバックが施され
る。このエッチバックにより、Ｎ++型ソース領域５上の
多結晶シリコン膜はエッチング除去される。そして、図
３（ａ）に示すように、サイドウォール状のゲート電極
７がＰ型ベース領域４とＮ++型ソース領域５の側壁に形
成される。なお、このゲート電極７は素子分離絶縁膜３
上にも形成される。
【００３０】次に、図３（ｂ）に示すように、ゲート電
極７を被覆するように層間絶縁膜８が形成される。ここ
で、この層間絶縁膜８は、ＣＶＤ法で堆積される膜厚が
１μｍ程度のＰＳＧ（リンガラスを含むシリコン酸化
膜）である。そして、Ｎ++型ソース領域５上の層間絶縁
膜８にコンタクト孔が設けられる。次に、コンタクト孔
を通してＮ++型ソース領域５に電気接続するソース電極
９が形成される。このソース電極９は、膜厚が３μｍ程
度のアルミニウム金属である。
極７を被覆するように層間絶縁膜８が形成される。ここ
で、この層間絶縁膜８は、ＣＶＤ法で堆積される膜厚が
１μｍ程度のＰＳＧ（リンガラスを含むシリコン酸化
膜）である。そして、Ｎ++型ソース領域５上の層間絶縁
膜８にコンタクト孔が設けられる。次に、コンタクト孔
を通してＮ++型ソース領域５に電気接続するソース電極
９が形成される。このソース電極９は、膜厚が３μｍ程
度のアルミニウム金属である。
【００３１】最後に、ドレイン電極がＮ+ 型半導体基体
１の裏面に形成され、図１で説明した本発明の縦型電界
効果トランジスタが形成される。
１の裏面に形成され、図１で説明した本発明の縦型電界
効果トランジスタが形成される。
【００３２】本発明の縦型電界効果トランジスタでは、
Ｐ型ベース領域４あるいはＮ++型ソース領域５がドライ
エッチングの方法でなく、ＭＢＥによる半導体膜の選択
成長で行われる。このため、Ｐ型ベース領域４の側壁に
は結晶欠陥はなく、また金属汚染もない。そして、側壁
に形成されるゲート絶縁膜６の絶縁耐圧は大幅に向上す
るようになる。
Ｐ型ベース領域４あるいはＮ++型ソース領域５がドライ
エッチングの方法でなく、ＭＢＥによる半導体膜の選択
成長で行われる。このため、Ｐ型ベース領域４の側壁に
は結晶欠陥はなく、また金属汚染もない。そして、側壁
に形成されるゲート絶縁膜６の絶縁耐圧は大幅に向上す
るようになる。
【００３３】また、本発明の場合では、縦型電界効果ト
ランジスタのオン抵抗のバラツキが非常に小さくなる。
これは上述したように、Ｐ型ベース領域を形成するＭＢ
Ｅ法はその膜厚制御に非常に優れているためである。
ランジスタのオン抵抗のバラツキが非常に小さくなる。
これは上述したように、Ｐ型ベース領域を形成するＭＢ
Ｅ法はその膜厚制御に非常に優れているためである。
【００３４】また、本発明ではゲート電極が膜厚の厚い
素子分離絶縁膜上に形成されるため、縦型電界効果トラ
ンジスタのゲートとドレイン間の寄生容量が大幅に低減
するようになる。この寄生容量の値は、従来の場合の１
／２０程度に減少する。このため、縦型電界効果トラン
ジスタの動作時の帰還容量が低減し、スイッチ速度が大
幅に向上するようになる。
素子分離絶縁膜上に形成されるため、縦型電界効果トラ
ンジスタのゲートとドレイン間の寄生容量が大幅に低減
するようになる。この寄生容量の値は、従来の場合の１
／２０程度に減少する。このため、縦型電界効果トラン
ジスタの動作時の帰還容量が低減し、スイッチ速度が大
幅に向上するようになる。
【００３５】次に、本発明の第２の実施の形態を図４に
基づいて説明する。図４は、第２の実施の形態の縦型電
界効果トランジスタの断面図である。
基づいて説明する。図４は、第２の実施の形態の縦型電
界効果トランジスタの断面図である。
【００３６】この第２の実施の形態では、Ｐ型ベース領
域の側壁面が素子分離絶縁膜に対し傾斜するように形成
される。他は第１の実施の形態で説明したのとほぼ同一
である。すなわち、図４に示すように、結晶面が（１０
０）のＮ+ 型半導体基体１の表面にエピタキシャル成長
法によりＮ- 型半導体層２が形成されている。そして、
素子分離絶縁膜３が複数のＮ- 型半導体層２間に形成さ
れる。このＮ- 型半導体層２表面に選択的にＰ型ベース
領域４ａが形成されている。さらに、このＰ型ベース領
域４ａ上にＮ+ 型ソース領域５ａが形成される。ここ
で、これらのＰ型ベース領域４ａとＮ+ 型ソース領域５
ａとは、素子分離絶縁膜３あるいはＮ- 型半導体層２面
に対して一定の傾斜角度を有するように形成される。こ
こで、このＰ型ベース領域４ａとＮ+ 型ソース領域５ａ
とは選択ＣＶＤ法でＮ- 型半導体層２上に選択的に成長
されたものである。
域の側壁面が素子分離絶縁膜に対し傾斜するように形成
される。他は第１の実施の形態で説明したのとほぼ同一
である。すなわち、図４に示すように、結晶面が（１０
０）のＮ+ 型半導体基体１の表面にエピタキシャル成長
法によりＮ- 型半導体層２が形成されている。そして、
素子分離絶縁膜３が複数のＮ- 型半導体層２間に形成さ
れる。このＮ- 型半導体層２表面に選択的にＰ型ベース
領域４ａが形成されている。さらに、このＰ型ベース領
域４ａ上にＮ+ 型ソース領域５ａが形成される。ここ
で、これらのＰ型ベース領域４ａとＮ+ 型ソース領域５
ａとは、素子分離絶縁膜３あるいはＮ- 型半導体層２面
に対して一定の傾斜角度を有するように形成される。こ
こで、このＰ型ベース領域４ａとＮ+ 型ソース領域５ａ
とは選択ＣＶＤ法でＮ- 型半導体層２上に選択的に成長
されたものである。
【００３７】以下、Ｐ型ベース領域４ａとＮ+ 型ソース
領域５ａの側壁にゲート絶縁膜６が形成されている。そ
して、ゲート電極７ａがこのゲート絶縁膜６および素子
分離絶縁膜３を被覆するように形成されている。ここ
で、このゲート電極７ａは凹部全体を埋設するように形
成される。
領域５ａの側壁にゲート絶縁膜６が形成されている。そ
して、ゲート電極７ａがこのゲート絶縁膜６および素子
分離絶縁膜３を被覆するように形成されている。ここ
で、このゲート電極７ａは凹部全体を埋設するように形
成される。
【００３８】そして、このゲート電極７ａを被覆するよ
うに層間絶縁膜８が形成されている。この層間絶縁膜８
のＮ+ 型ソース領域５ａが露出され、これらと電気的に
接続するソース電極９が形成されている。また、Ｎ+ 型
半導体基板１の裏面には、ドレイン電極１０が形成され
ている。
うに層間絶縁膜８が形成されている。この層間絶縁膜８
のＮ+ 型ソース領域５ａが露出され、これらと電気的に
接続するソース電極９が形成されている。また、Ｎ+ 型
半導体基板１の裏面には、ドレイン電極１０が形成され
ている。
【００３９】この第２の実施の形態では、Ｐ型ベース領
域４ａの側壁面が（１１１）あるいは（３１１）等とな
り（１００）から傾斜した面になる。このため、チャネ
ル領域の電子の易動度が向上し、縦型電界効果トランジ
スタの動作速度が高まるようになる。
域４ａの側壁面が（１１１）あるいは（３１１）等とな
り（１００）から傾斜した面になる。このため、チャネ
ル領域の電子の易動度が向上し、縦型電界効果トランジ
スタの動作速度が高まるようになる。
【００４０】さらに、 Ｐ型ベース領域４ａの側壁面と
素子分離絶縁膜３表面との間の接触角度は９０度以上に
なるので、ゲート絶縁膜６がＰ型ベース領域４ａ面に均
一に形成されるようになる。通常、このゲート絶縁膜は
熱酸化で形成されるが、上記の接触角度が小さい場合に
は、酸化されるＰ型ベース領域４ａ表面の素子分離絶縁
膜３との接触部での酸化が抑制される。このため、この
接触部のゲート絶縁膜厚が小さくなる。
素子分離絶縁膜３表面との間の接触角度は９０度以上に
なるので、ゲート絶縁膜６がＰ型ベース領域４ａ面に均
一に形成されるようになる。通常、このゲート絶縁膜は
熱酸化で形成されるが、上記の接触角度が小さい場合に
は、酸化されるＰ型ベース領域４ａ表面の素子分離絶縁
膜３との接触部での酸化が抑制される。このため、この
接触部のゲート絶縁膜厚が小さくなる。
【００４１】上記の実施の形態では、縦型電界効果トラ
ンジスタがＮチャネル型の場合が説明された。本発明は
Ｎチャネル型に限定されるものでなく、Ｐチャネル型で
も同様に形成されるものである。
ンジスタがＮチャネル型の場合が説明された。本発明は
Ｎチャネル型に限定されるものでなく、Ｐチャネル型で
も同様に形成されるものである。
【００４２】
【発明の効果】以上に説明したように、本発明の縦型電
界効果トランジスタでは、Ｐ型ベース領域４あるいはＮ
++型ソース領域５がドライエッチングの方法でなく、分
子線エピタキシャル成長法あるいは化学的気相成長法に
よる半導体膜の選択成長で行われる。
界効果トランジスタでは、Ｐ型ベース領域４あるいはＮ
++型ソース領域５がドライエッチングの方法でなく、分
子線エピタキシャル成長法あるいは化学的気相成長法に
よる半導体膜の選択成長で行われる。
【００４３】このため、Ｐ型ベース領域の側壁には結晶
欠陥はなく、また金属汚染もない。そして、側壁に形成
されるゲート絶縁膜の絶縁耐圧は大幅に向上する。
欠陥はなく、また金属汚染もない。そして、側壁に形成
されるゲート絶縁膜の絶縁耐圧は大幅に向上する。
【００４４】また、本発明の場合では、縦型電界効果ト
ランジスタのオン抵抗のバラツキが非常に小さくなる。
これは上述したように、Ｐ型ベース領域を結晶成長させ
る方法はその膜厚制御に非常に優れているためである。
その中でも特に分子線エピタキシャル成長法では、オン
抵抗のバラツキは従来の１／１０以下になる。
ランジスタのオン抵抗のバラツキが非常に小さくなる。
これは上述したように、Ｐ型ベース領域を結晶成長させ
る方法はその膜厚制御に非常に優れているためである。
その中でも特に分子線エピタキシャル成長法では、オン
抵抗のバラツキは従来の１／１０以下になる。
【００４５】また、本発明ではゲート電極が膜厚の厚い
素子分離絶縁膜上に形成されるため、縦型電界効果トラ
ンジスタのゲートとドレイン間の寄生容量が大幅に低減
するようになる。このため、縦型電界効果トランジスタ
の動作時の帰還容量が低減し、スイッチ速度が大幅に向
上するようになる。
素子分離絶縁膜上に形成されるため、縦型電界効果トラ
ンジスタのゲートとドレイン間の寄生容量が大幅に低減
するようになる。このため、縦型電界効果トランジスタ
の動作時の帰還容量が低減し、スイッチ速度が大幅に向
上するようになる。
【図１】本発明の第１の実施の形態の縦型電界効果トラ
ンジスタの断面図である
ンジスタの断面図である
【図２】上記縦型電界効果トランジスタの製造工程順の
断面図である。
断面図である。
【図３】上記縦型電界効果トランジスタの製造工程順の
断面図である。
断面図である。
【図４】本発明の第２の実施の形態の縦型電界効果トラ
ンジスタの断面図である
ンジスタの断面図である
【図５】従来の技術を説明する縦型電界効果トランジス
タの断面図である。
タの断面図である。
１，２１ Ｎ+ 型半導体基体 ２，２２ Ｎ- 型半導体層 ３ 素子分離絶縁膜 ４，４ａ，２３ Ｐ型ベース領域 ５ Ｎ++型ソース領域 ５ａ，２４ Ｎ+ 型ソース領域 ６，２６ ゲート絶縁膜 ７，７ａ，２７ ゲート電極 ８，２８ 層間絶縁膜 ９，２９ ソース電極 １０，３０ ドレイン電極 １１ 多結晶シリコン膜 ２５ 溝
Claims (6)
- 【請求項１】 一導電型の高濃度不純物を含有する半導
体基体と、前記半導体基体上に形成された同導電型の低
濃度不純物を含有する第１の半導体層と、前記第１の半
導体層の所定の領域に形成された素子分離絶縁膜層とを
有し、前記第１の半導体層上に選択的に逆導電型の第２
の半導体層が形成され、前記第２の半導体層上に同導電
型の高濃度不純物を含有する第３の半導体層が形成さ
れ、前記第２の半導体層の側壁面に形成されたゲート絶
縁膜および前記素子分離絶縁膜を被覆するようにゲート
電極が形成されていることを特徴とする縦型電界効果ト
ランジスタ。 - 【請求項２】 前記半導体基体および第１の半導体層が
ドレイン領域であり、前記第２の半導体層がベース領域
であり、前記第３の半導体層がソース領域であることを
特徴とする高耐圧用の縦型電界効果トランジスタ。 - 【請求項３】 前記素子分離絶縁膜が前記第１の半導体
層に埋設され、前記素子分離絶縁膜の表面が前記第１の
半導体層の表面と同一平面になるように形成されている
ことを特徴とする請求項１または請求項２記載の縦型電
界効果トランジスタ。 - 【請求項４】 前記第２の半導体層および第３の半導体
層が分子線エピタキシャル成長法で形成されていること
を特徴とする請求項１、請求項２または請求項３記載の
縦型電界効果トランジスタ。 - 【請求項５】 前記第２の半導体層が化学的気相成長法
で形成されていることを特徴とする請求項１、請求項２
または請求項３記載の縦型電界効果トランジスタ。 - 【請求項６】 前記第２の半導体層の側壁面は前記素子
分離絶縁膜の表面に対し垂直になるように形成され、前
記ゲート電極が導電体材の反応性イオンエッチングによ
るエッチバックで前記第２の半導体層の側壁部に形成さ
れていることを特徴とする請求項３記載の縦型電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136685A JP2891932B2 (ja) | 1996-05-30 | 1996-05-30 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136685A JP2891932B2 (ja) | 1996-05-30 | 1996-05-30 | 縦型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321289A true JPH09321289A (ja) | 1997-12-12 |
| JP2891932B2 JP2891932B2 (ja) | 1999-05-17 |
Family
ID=15181088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8136685A Expired - Fee Related JP2891932B2 (ja) | 1996-05-30 | 1996-05-30 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2891932B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057331A (ja) * | 2000-08-11 | 2002-02-22 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7799591B2 (en) | 2007-12-12 | 2010-09-21 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
| US8003465B2 (en) | 2009-10-13 | 2011-08-23 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025254A (ja) * | 1983-07-21 | 1985-02-08 | Nec Corp | 集積回路の製造方法 |
| JPH01192174A (ja) * | 1988-01-27 | 1989-08-02 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0360076A (ja) * | 1989-07-27 | 1991-03-15 | Seiko Instr Inc | 縦型電界効果トランジスタの製造方法 |
| JPH05218338A (ja) * | 1992-01-31 | 1993-08-27 | Ricoh Co Ltd | 半導体装置とその製造方法 |
-
1996
- 1996-05-30 JP JP8136685A patent/JP2891932B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| US8003465B2 (en) | 2009-10-13 | 2011-08-23 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2891932B2 (ja) | 1999-05-17 |
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