KR20050112400A - 채널층을 갖는 반도체 장치 및 이를 제조하는 방법 - Google Patents

채널층을 갖는 반도체 장치 및 이를 제조하는 방법 Download PDF

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Abstract

채널층을 갖는 반도체 장치와 이를 제조하는 방법에 있어서, 상기 채널층은 반도체 기판의 표면 상에 형성되며, 캐리어 이동도를 향상시킬 수 있는 물질로 이루어진다. 상기 채널층은 에피택시얼 성장 방법으로 형성될 수 있으며, 실리콘 게르마늄, 게르마늄, 실리콘 카바이드 또는 이들의 혼합물로 이루어질 수 있다. 상기 채널층 상에는 게이트 절연층과 게이트 전극이 형성되어 있다. 따라서, 반도체 장치는 향상된 전류 구동 능력과 동작 특성을 갖는다.

Description

채널층을 갖는 반도체 장치 및 이를 제조하는 방법{Semiconductor device having a channel layer and method of manufacturing the same}
본 발명은 채널층을 갖는 반도체 장치와 이를 제조하는 방법에 관한 것이다. 보다 상세하게는, 반도체 기판 상에 형성된 전계 효과 트랜지스터(Field Effect Transistor; FET)와 같은 반도체 장치와 이를 제조하는 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 소자형성영역, 즉 액티브 영역의 크기가 감소하게 되었고, 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 줄어들게 되었다. MOS 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소스 및 드레인의 영향이 현저해지는데 이러한 현상을 단채널 효과(short channel effect)라 한다. 또한, 액티브 영역의 축소에 따라 채널의 폭도 감소하게 되어 문턱 전압(threshold voltage)이 증가하는 협채널 효과(narrow channel effect) 또는 협폭 효과(narrow width effect)가 나타난다. 또한, 트랜지스터의 캐리어 이동도(carrier mobility)가 저하되며, 이로 인한 전류 구동능력(current drivability)의 감소는 트랜지스터의 동작 성능을 저하시킨다.
따라서, 기판 상에 형성되는 소자들의 크기를 축소시키면서 소자의 성능을 극대화시키기 위한 여러 가지 방법들이 연구 개발되고 있다. 그 대표적인 것으로, 핀(fin) 구조, DELTA(fully Depleted Lean-channel Transistor) 구조, GAA(Gate All Around) 구조와 같은 수직형 트랜지스터(vertical transistor) 구조를 들 수 있다.
예를 들면, 미합중국 특허 제6,413,802호에는 평행한 복수개의 얇은 채널 핀(fin)이 소스/드레인 영역 사이에 제공되고 상기 채널의 상면 및 측벽 상으로 게이트 전극이 확장되는 구조의 핀형 MOS 트랜지스터가 개시되어 있다. 상기 핀형 MOS 트랜지스터에 의하면, 채널 핀의 양 측면 상에 게이트 전극이 형성되어 상기 양 측면으로부터 게이트 제어가 이루어짐으로써 단채널 효과(short-channel effect)를 감소시킬 있다. 그러나, 핀형 MOS 트랜지스터는 복수개의 채널 핀이 게이트의 폭 방향을 따라 평행하게 형성되기 때문에 채널 영역 및 소스/드레인 영역이 차지하는 면적이 커지게 되고, 채널 수가 늘어남에 따라 소스/드레인 접합 커패시턴스(junction capacitance)가 증가하는 문제가 있다.
DELTA 구조의 MOS 트랜지스터 예는 미합중국 특허공보 제4,996,574호 등에 개시되어 있다. DELTA 구조에서는 채널을 형성하는 액티브층이 일정 폭을 가지고 수직으로 돌출되도록 형성된다. 또한, 게이트 전극이 수직으로 돌출된 채널 영역을 감싸도록 형성된다. 따라서, 돌출된 부분의 높이가 채널의 폭을 이루고, 돌출된 부분의 폭이 채널층의 두께가 형성된다. 이렇게 형성된 채널에서는 돌출된 부분의 양면을 모두 이용할 수 있으므로, 채널의 폭이 두 배로 되는 효과를 얻을 수 있어 협채널 효과를 방지할 수 있다. 또한, 돌출된 부분의 폭을 줄일 경우, 양면에 형성되는 채널의 공핍층이 서로 겹치도록 만들어 채널 도전성을 증가시킬 수 있다.
그러나, 이러한 DELTA 구조의 MOS 트랜지스터를 벌크형 실리콘 기판에 구현하는 경우, 기판에 채널을 이루게 될 부분이 돌출되도록 기판을 가공하고 돌출된 부분을 산화 방지막으로 덮은 상태에서 기판 산화를 실시하여야 한다. 이때, 산화를 과도하게 실시하면 채널을 이룰 돌출부와 기판 본체를 연결하는 부분이 산화 방지막으로 보호되지 않은 부분으로부터 측면 확산된 산소에 의해 산화됨으로써, 채널과 기판 본체가 격리된다. 이와 같이 과도한 산화에 의해 채널 격리가 이루어지면서 연결부쪽 채널의 두께가 좁아지고, 단결정층이 산화 과정에서 응력을 받아 손상을 입는 문제가 발생한다.
반면에, 이러한 DELTA 구조의 MOS 트랜지스터를 SOI(Silicon-On-Insulator)형 기판에 형성할 경우에는 SOI층을 좁은 폭을 갖도록 식각하여 채널 영역을 형성하므로 벌크형 기판을 사용할 때의 과도한 산화로 인한 문제가 없어진다. 그러나, SOI형 기판을 사용하면 채널의 폭이 SOI층의 두께에 의해 제한되는데, 완전 공핍 방식(fully depletion type)의 SOI형 기판은 SOI층의 두께가 수백 Å에 불과하므로 사용에 제한이 따르게 된다.
한편, GAA 구조의 MOS 트랜지스터 예는 미합중국 특허공보 제5,497,019호 등에 개시되어 있다. 상기 GAA 구조의 MOS 트랜지스터에서는, 통상적으로 SOI층으로 액티브 패턴을 형성하고 그 표면이 게이트 절연막으로 덮인 액티브 패턴의 채널 영역을 게이트 전극이 둘러싸도록 형성한다. 따라서, DELTA 구조에서 언급한 효과와 유사한 효과를 얻을 수 있다.
그러나, GAA 구조를 구현하기 위해서는 게이트 전극이 채널 영역에서 액티브 패턴을 둘러싸도록 형성하기 위해 액티브 패턴 아래쪽의 매몰 산화막을 등방성 식각의 언더 컷 현상을 이용하여 식각한다. 이때, 상기 SOI층이 그대로 채널 영역 및 소스/드레인 영역으로 이용되기 때문에, 이러한 등방성 식각 과정 동안 채널 영역의 하부뿐만 아니라 소스/드레인 영역의 하부도 상당 부분 제거된다. 따라서, 게이트 전극용 도전막을 증착할 때 채널 영역뿐만 아니라 소스/드레인 영역의 하부에도 게이트 전극이 형성됨으로써 기생 커패시턴스(parasitic capacitance)가 커지는 문제가 있다.
또한, 등방성 식각 과정에서 채널 영역의 하부가 수평 식각되어 후속 공정에서 게이트 전극으로 매립되어질 터널의 수평 길이(또는 폭)가 커지게 된다. 즉, 이 방법에 의하면 채널의 폭보다 작은 게이트 길이를 갖는 MOS 트랜지스터를 제조하는 것이 불가능해지고, 게이트 길이를 축소하는데 한계가 있다.
상기와 같은 다양한 시도들에도 불구하고 여전히 종래의 반도체 장치의 크기 축소(scaling-down)에 따른 문제점들을 해결할 수 있는 반도체 장치의 제조 방법에 대한 요구가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1목적은 캐리어 이동도를 향상시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 제2목적은 상술한 바와 같은 반도체 장치를 제조하는 방법을 제공하는데 있다.
상기 제1목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치는 반도체 기판으로부터 돌출되며 상기 반도체 기판과 평행한 제1방향으로 연장된 핀 바디와, 상기 핀 바디의 상부면 및 상기 제1방향과 실질적으로 수직하는 제2방향으로 서로 대향하는 상기 핀 바디의 제1측면과 제2측면 상에 형성된 채널층(channel layer)과, 상기 채널층 상에 형성된 게이트 절연층과, 상기 게이트 절연층 상에 형성되며 상기 제2방향으로 연장된 게이트 전극을 포함한다.
상기 제2목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 제1방향으로 연장하며 상기 반도체 기판으로부터 돌출된 핀 바디를 형성하는 단계와, 상기 핀 바디의 표면들 상에 채널층을 형성하는 단계와, 상기 채널층 상에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층이 매몰되도록 상기 반도체 기판 상에 도전층을 형성하는 단계와, 상기 도전층을 패터닝하여 상기 제1방향에 실질적으로 수직하는 제2방향으로 연장된 게이트 전극을 형성하는 단계를 포함한다.
상기 제2목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 반도체 장치의 제조 방법은 반도체 기판의 표면을 노출시키는 개구(opening)를 갖는 구조물을 형성하는 단계와, 상기 개구에 의해 노출된 반도체 기판의 표면에 채널층을 형성하는 단계와, 상기 채널층 상에 게이트 절연층을 형성하는 단계와, 상기 개구 내에 상기 게이트 절연층과 접촉하는 게이트 전극을 형성하는 단계를 포함한다.
상기 제2목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 반도체 장치의 제조 방법은 반도체 기판의 표면 상에 채널층을 형성하는 단계와, 상기 채널층 상에 단결정 실리콘층을 형성하는 단계와, 상기 단결정 실리콘층을 열 산화시켜 상기 단결정 실리콘층을 게이트 절연층으로 변환하는 단계와, 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극에 대하여 서로 대향하는 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
상기 채널층은 에피택시얼 성장(epitaxial growth) 방법에 의해 형성될 수 있으며, 전계 효과 트랜지스터와 같은 반도체 장치의 채널 영역은 상기 채널층 내에 형성될 수 있다. 상기 채널층은 캐리어 이동도를 향상시킬 수 있는 실리콘 게르마늄, 게르마늄, 실리콘 카바이드 또는 이들의 혼합물로 형성되는 것이 바람직하다.
상기와 같이 에피택시얼 성장 방법을 이용하여 상기 반도체 기판 상에 형성된 채널층에 의해 향상된 캐리어 이동도는 상기 반도체 장치의 전류 구동능력을 향상시키고, 이에 따라 반도체 장치의 동작 성능이 향상된다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2는 도 1에 도시된 X1-X2 선에 따른 반도체 장치의 단면도이고, 도 3은 도 1에 도시된 Y1-Y2에 따른 반도체 장치의 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 장치(10)는 실리콘웨이퍼와 같은 반도체 기판(100)으로부터 돌출된 핀 바디(106)를 갖는다. 상기 핀 바디(106)는 반도체 기판(100)을 가로지르는 제1방향으로 연장되며, 통상적인 STI(shallow trench isolation) 공정에 의해 형성된 필드 절연 패턴(108)이 상기 핀 바디(106)를 감싸도록 형성되어 있다. 상기와 같이 반도체 기판(100)으로부터 돌출된 핀 바디(106)를 갖는 반도체 장치(100)는 일반적으로 핀 타입 전계 효과 트랜지스터(FinFET)로 알려져 있다.
상기 핀 바디(106)의 상부면 및 상기 제1방향에 대하여 실질적으로 수직하는 제2방향으로 서로 대향하는 제1측면 및 제2측면 상에는 채널 영역이 형성되기 위한 채널층(114)이 형성되어 있다. 또한, 상기 채널층(114)은 핀 바디(106)의 일부 상에 형성되며, 상기 핀 바디(106)의 일부에 대하여 상기 제1방향으로 서로 대향하는 다른 부위들에는 소스/드레인 영역들(124)이 형성되어 있다.
상기 채널층(114)은 에피택시얼 성장 방법에 의해 형성될 수 있으며, 캐리어 이동도를 향상시킬 수 있는 물질로 이루어지는 것이 바람직하다. 상기 채널층(114)의 예로는 실리콘 게르마늄층, 게르마늄층, 실리콘 카바이드층 등이 있으며, 이들의 복합층이 사용될 수도 있다. 또한, 도시되지는 않았으나, 채널층(114)은 단결정 실리콘층을 더 포함할 수있다.
상기 채널층(114) 상에는 게이트 절연층(116)이 형성되어 있으며, 상기 게이트 절연층(116)의 예로는 고유전율 물질층, 실리콘 산화물(SiO2)층, 실리콘 질화물(SiN)층, 실리콘 산질화물(SiON)층 등이 있으며, 이들의 복합층이 사용될 수도 있다.
상기 고유전율 물질층으로는 Y2O3층, HfO2층, ZrO2층, Nb2 O5층, BaTiO3층, SrTiO3층 등이 바람직하게 사용될 수 있으며, 상기 고유전율 물질층은 원자층 증착(atomic layer deposition; ALD) 공정 또는 금속 유기 화학 기상 증착(metal organic chemical vapor deposition; MOCVD) 공정에 의해 형성될 수 있다. 또한, 실리콘 산화물층과 실리콘 질화물층으로 이루어지는 복합층이 게이트 절연층으로 사용될 수 있으며, 실리콘 산화물층, 실리콘 질화물층 및 실리콘 산화물층으로 이루어진 복합층이 게이트 절연층으로 사용될 수도 있다.
상기 게이트 절연층(116) 상에는 게이트 전극(118)이 형성되어 있으며, 상기 게이트 전극(118)은 상기 제2방향으로 연장되어 있다. 상기 게이트 전극(118)은 도프트 폴리실리콘층을 포함하며, 상기 도프트 폴리실리콘층 상에 형성된 금속 실리사이드층(126a)을 더 포함할 수도 있다. 상기 금속 실리사이드층(126a)은 상기 도프트 폴리실리콘층 상에 금속층을 형성한 후 상기 금속층을 열처리함으로써 형성될 수 있다. 상기 금속층의 예로는 텅스텐층, 티타늄층, 탄탈층, 코발트층, 니켈층, 루테늄층 등이 있다.
상기 소스/드레인 영역들(124)은 이온 주입 공정을 통해 형성될 수 있으며, 각각 저동도 불순물 영역(124a)과 고농도 불순물 영역(124b)을 포함한다. 또한, 상기 소스 드레인 영역들(124) 상에는 콘택 저항을 낮추기 위한 금속 실리사이드층(126b)이 형성되어 있다.
한편, 상기 게이트 전극(118)에 대하여 상기 제1방향으로 서로 대향하는 상기 게이트 전극(118)의 양쪽 측면들에는 각각 실리콘 질화물로 이루어지는 스페이서들(122)이 형성되어 있다.
도시된 바에 의하면, 상기 반도체 장치(10)는 벌크 실리콘웨이퍼(bulk silicon wafer) 상에 형성되어 있으나, SOI(Silicon On Insulator) 웨이퍼 상에 형성될 수도 있다.
상기와 같이 핀 바디(106) 상에 형성된 채널층(114)은 상기 반도체 장치(10)의 캐리어 이동도를 향상시켜 전류 구동능력을 증가시키고, 이에 따라 반도체 장치(10)의 성능 특성이 개선될 수 있다.
한편, 상기 제1방향은 도시된 X1-X2 선과 동일하며, 상기 제2방향은 도시된 Y1-Y2 방향과 동일하다.
도 4 내지 도 17 도 1에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 4는 반도체 기판 상에 형성된 패드 산화막 및 캡핑층을 나타내는 단면도이다.
도 4를 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 패드 산화막(102) 및 캡핑층(104, capping layer)을 순차적으로 형성한다. 상기 패드 산화막(102)은 열 산화(thermal oxidation) 공정 또는 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정을 통해 형성될 수 있다.
상기 캡핑층(104)은 실리콘 질화물로 이루어질 수 있으며, SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 통해 형성될 수 있다.
도 5는 반도체 기판 상에 형성된 핀 바디를 설명하기 위한 평면도이고, 도 6은 도 5에 도시된 X1-X2 선을 따라 절개된 단면도이며, 도 7은 도 5에 도시된 Y1-Y2 선을 따라 절개된 단면도이다.
도 5 내지 도 7을 참조하면, 상기 캡핑층(104), 패드 산화막(102) 및 반도체 기판(100)의 표면 부위를 패터닝하여 반도체 기판(100) 상에 핀 바디(106), 패드 산화물 패턴(102a) 및 캡핑 패턴(104a)을 형성한다.
구체적으로, 상기 캡핑층(104) 상에 반도체 기판(100)을 가로지르는 제1방향을 따라 연장된 제1개구(미도시, opening)를 갖는 제1포토레지스트 패턴(미도시)을 형성하고, 상기 제1포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정을 통해 상기 캡핑층(104) 및 패드 산화막(102)을 캡핑 패턴(104a) 및 패드 산화물 패턴(102a)으로 형성한다. 상기 식각 공정의 예로는 플라즈마 식각(plasma etching) 공정 또는 반응성 이온 식각(reactive ion etching) 공정 등이 있다. 상기 제1포토레지스트 패턴은 본 발명의 분야에서 널리 알려진 통상적인 포토리소그래피 공정을 통해 형성될 수 있다.
상기 제1포토레지스트 패턴을 애싱(ashing) 공정 및 스트립 공정을 통해 제거한 후, 상기 캡핑 패턴(104a)을 식각 마스크로 사용하는 이방성 식각 공정을 통해 상기 반도체 기판(100)의 표면 부위를 제거한다. 상기 반도체 기판(100)의 표면 부위를 제거함으로써 형성된 핀 바디(106)는 반도체 기판(100)으로부터 돌출되며 상기 제1방향으로 연장된다. 이때, 상기 이방성 식각 공정은 상기 핀 바디(106)의 높이가 약 2000 내지 3000Å 정도가 되도록 수행되는 것이 바람직하다. 상기 이방성 식각 공정의 예로는 플라즈마를 이용하는 통상의 건식 식각 공정, 반응성 이온 식각 공정 등이 있다.
이어서, 상기 핀 바디(106)를 형성하기 위한 식각 공정을 수행함으로써 형성된 리세스(recess)를 채우며 상기 캡핑 패턴(104a)을 매몰시키는 필드 절연층(미도시, field insulating layer)을 형성하고, 상기 캡핑 패턴(104a)의 상부면이 노출되도록 상기 필드 절연층의 상부를 제거하여 필드 절연 패턴(108)을 형성한다. 상기 필드 절연 패턴(108)은 반도체 기판(100) 상에 형성되기 위한 다수의 반도체 장치들을 서로 격리시키기 위한 소자 분리막으로써 기능한다.
상기 필드 절연층은 상기 리세스의 바닥면으로부터 약 4000Å 내지 6000Å 정도가 되도록 형성되는 것이 바람직하며, CVD 공정 또는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 공정을 통해 형성된 실리콘 산화물로 이루어질 수 있다. 또한, 상기 필드 절연층의 상부는 에치백(etch back) 공정 또는 화학적 기계적 연마(chemical mechanical polishing) 공정을 통해 제거될 있다.
도 8은 핀 바디의 일부를 노출시키는 개구를 설명하기 위한 평면도이고, 도 9는 도 8에 도시된 X1-X2 선에 따라 절개된 단면도이며, 도 10은 도 8에 도시된 Y1-Y2 선을 따라 절개된 단면도이다.
도 8 내지 도 10을 참조하면, 상기 제1방향에 대하여 실질적으로 수직하는 제2방향을 따라 연장된 제2개구(110a)를 갖는 제2포토레지스트 패턴(110)을 형성한 후, 상기 제2포토레지스트 패턴(110a)을 식각 마스크로 사용하는 이방성 식각 공정을 수행하여 상기 핀 바디(106)의 일부를 노출시키는 구조물(112)을 완성한다. 상기 구조물(112)은 상기 제2방향을 따라 연장되어 상기 핀 바디(106)의 일부를 노출시키는 제3개구(112a)를 가지며, 상기 제3개구(112a)는 캡핑 패턴(104a), 패드 산화물 패턴(102a) 및 필드 절연 패턴(108)에 의해 한정된다. 즉, 상기 구조물(112)은 상기 핀 바디(106)의 상부면(106a) 상에 형성된 패드 산화물 패턴(102a) 및 캡핑 패턴(104a)과 상기 핀 바디(106)의 측면들(106b, 106c)을 감싸도록 형성된 필드 절연 패턴(108)으로 이루어지며, 상기 제3개구(112a)는 상기 제2방향으로 연장되어 상기 핀 바디(106)의 상부면(106a) 및 상기 제2방향을 따라 배치된 제1측면(106b) 및 제2측면(106c)을 노출시킨다.
구체적으로, 상기 제3개구(112a)는 상기 핀 바디(106)의 일부의 상부면(106a) 및 상기 제2방향으로 서로 대향하는 상기 핀 바디(106)의 일부의 제1측면(106b)과 제2측면(106c)을 노출시키며, 상기 제3개구(112a)를 형성하는 동안 제거된 필드 절연층 부위의 높이는 약 1500 내지 2000Å 정도인 것이 바람직하다. 한편, 상기 제2포토레지스트 패턴(110)은 통상의 포토리소그래피 공정을 통해 형성될 수 있으며, 상기 제3개구(112a)를 형성한 후 애싱 공정 및 스트립 공정을 통해 제거된다.
상기 제3개구(112a)를 형성한 후, 노출된 핀 바디(106)의 일부에 대하여 불순물을 이용한 도핑 공정을 수행함으로써 채널 영역(미도시)을 형성한다. 상기 도핑 공정의 예로는 이온 주입 공정, 확산 공정 등이 있으며, 상기 불순물로는 N형 도펀트 및 P형 도펀트가 사용될 수 있다. 그러나, 상기 채널 도핑 공정은 반도체 기판(100) 상에 패드 산화막(102)을 형성하기 전 또는 후에 수행될 수도 있다. 즉, 상기 불순물은 패드 산화막(102)을 형성하기 전 확산 공정을 통해 반도체 기판(100)의 표면 부위로 확산될 수 있으며, 패드 산화막(102)을 형성한 후 이온 주입 공정을 통해 반도체 기판(100)의 표면 부위로 주입될 수 있다.
도 11 및 도 12는 핀 바디의 일부 상에 형성된 채널층을 설명하기 위한 단면도들이다. 도 11은 상기 제1방향을 따라 절개된 단면도이고, 도 12는 상기 제2방향을 따라 절개된 단면도이다.
도 11 및 도 12를 참조하면, 제3개구(112a)에 의해 노출된 핀 바디(106)의 일부 상에 채널층(114)을 형성한다. 상기 채널층(114)은 선택적 에피택시얼 성장 방법을 통해 형성될 수 있으며, 4족 원소와 같이 캐리어 이동도를 향상시킬 수 있는 물질로 이루어지는 것이 바람직하다. 구체적으로, 채널층(114)은 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 카바이드(SiC) 등으로 형성될 수 있으며, 또한 이들의 혼합물로도 형성될 수 있다.
상기 채널층(114)으로 실리콘 게르마늄층 또는 게르마늄층이 사용되는 경우, 상기 채널층(114)은 실리콘 소스 가스와 게르마늄 소스 가스 및 캐리어 가스를 이용하는 초고진공 화학 기상 증착(ultra high vacuum chemical vapor deposition; UVCVD) 공정, 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 공정 또는 기체 원료 분자선 증착(gas source molecular beam epitaxy; GS-MBE) 공정을 통해서 형성될 수도 있다.
상기 실리콘 게르마늄층 및 상기 게르마늄층을 형성하는데 사용되는 실리콘 소스 가스의 예로는 SiH4, Si2H6, Si3H8, SiH3 Cl, SiH2Cl2, SiHCl3 등이 있으며, 상기 게르마늄 소스 가스의 예로는 GeH4, Ge2H4, GeH3Cl, Ge2 H2Cl2, Ge3HCl3 등이 있다. 또한, 상기 캐리어 가스의 예로는 Cl2, H2, HCl 등이 있다.
상기 채널층(114)으로 실리콘 카바이드층이 사용되는 경우, 상기 채널층(114)은 CVD 공정 또는 원자층 에피택시(Atomic Layer Epitaxy; ALE) 공정을 통해 형성될 수 있다. 상기 실리콘 카바이드층을 형성하는데 사용되는 실리콘 소스 가스로는 SiH4, Si2H6, Si3H8, SiH3Cl, SiH2Cl2, SiHCl3 등이 사용될 수 있으며, 탄소 소스 가스로는 C2H2, CCl4, CHF3, CF4 등이 사용될 수 있고, 캐리어 가스로는 Cl2, H2, HCl 등이 사용될 수 있다. 또한, Si(CH3)4, SiH2(CH3 )2, SiH(CH3)3, Si2(CH3)6, (CH3)3SiCl, (CH3)2SiCl2 등의 소스 가스가 사용될 수 있다.
도 13 및 도 14는 게이트 절연층 및 게이트 전극을 설명하기 위한 단면도들이다. 여기서, 도 13은 상기 제1방향을 따라 절개된 단면도이고, 도 14는 상기 제2방향을 따라 절개된 단면도이다.
도 13 및 도 14를 참조하면, 상기 채널층(114) 상에 게이트 절연층(116)을 형성한다. 상기 게이트 절연층(116)은 고유전율 물질, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 또는 이들의 혼합물로 이루어질 수 있다.
상기 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물은 LPCVD 공정을 통해 형성될 수 있다. 상기 고유전율 물질로는 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등이 있으며, MOCVD 공정 또는 ALD 공정을 통해 형성될 수 있다.
한편, 실리콘 산화물층이 상기 게이트 절연층(116)으로 사용되는 경우, 상기 실리콘 산화물층은 상기 채널층(114) 상에 단결정 실리콘층(미도시)을 에피택시얼 성장 방법으로 형성하고, 상기 단결정 실리콘층을 열 산화시킴으로써 형성될 수도 있다.
상기 단결정 실리콘층에 대한 열 산화 공정을 수행하는 경우, 상기 단결정 실리콘층의 표면 부위만을 실리콘 산화물층으로 변환시킬 수도 있다. 이 경우, 상기 채널층(114)과 게이트 절연층(116) 사이에 상기 단결정 실리콘층의 일부가 잔류될 수 있다. 결과적으로, 상기 핀 바디(106) 상에 채널층(114), 단결정 실리콘층(미도시) 및 게이트 절연층(116)을 포함하는 적층 구조물이 형성될 수 있다.
이어서, 상기 게이트 절연층(116)에 의해 한정된 제3개구(112a)를 채우는 도전층(미도시)을 형성하고, 상기 캡핑 패턴(104a)의 상부면이 노출되도록 상기 도전층의 상부를 제거하여 게이트 전극(118)을 형성한다. 상기 도전층은 도프트 폴리실리콘으로 이루어질 수 있다. 상기 도프트 폴리실리콘은 LPCVD 공정을 통해 폴리실리콘층을 형성하는 동안 인시튜 방법으로 불순물 도핑 공정을 동시에 수행함으로써 도프트 폴리실리콘으로 이루어진 도전층이 형성될 수 있다. 여기서, 상기 도전층의 상부는 에치백 공정 또는 CMP 공정을 통해 제거될 수 있다.
한편, 도시되지는 않았으나, 상기 게이트 전극(118)은 도프트 폴리실리콘층과 금속 실리사이드층을 포함할 수 있다. 구체적으로, 상기 게이트 절연층(116)에 의해 한정된 제3개구(112a)의 내측면들과 상기 캡핑 패턴(104a) 및 상기 필드 절연 패턴(108) 상에 도프트 폴리실리콘층을 형성하고, 상기 도프트 폴리실리콘층에 의해 한정된 제3개구(112a)를 채우는 금속층을 형성한다. 상기 금속층을 열처리를 통해 금속 실리사이드로 변환시킨다.
도 15는 게이트 전극 상에 형성된 마스크층을 설명하기 위한 단면도이다. 도 16은 게이트 전극의 양쪽 측면들 상에 형성된 스페이서들을 설명하기 위한 평면도이고, 도 17은 도 16에 도시된 X1-X2 선을 따라 절개된 단면도이다.
도 15 내지 도 17을 참조하면, 상기 캡핑 패턴(104a) 및 상기 필드 절연 패턴(108)의 상부를 이방성 또는 등방성 식각 공정을 이용하여 제거한 후, 노출된 패드 산화물 패턴(102a) 및 게이트 전극(118) 상에 마스크층(120)을 형성한다. 상기 마스크층(120)은 실리콘 질화물 또는 실리콘 산화물로 이루어질 수 있으며, CVD 공정, LPCVD 공정 또는 PECVD 공정을 통해 형성될 수 있다.
상기 마스크층(120)을 이방성 식각하여 상기 게이트 전극(118)에 대하여 상기 제1방향으로 서로 대향하는 측면들 상에 스페이서들(122)을 형성한다.
여기서, 상기 게이트 전극(118)에 대하여 상기 제1방향으로 서로 대향하는 핀 바디(106)의 다른 부위들에는 소스/드레인 영역들(124)이 형성된다. 상기 소스/드레인 영역들(124)은 각각 저농도 불순물 영역(124a)과 고농도 불순물 영역(124b)을 포함하며, 상기 저농도 불순물 영역(124a)은 상기 마스크층(120)을 형성하기 전에 이온 주입 공정을 수행함으로써 형성될 수 있으며, 상기 고농도 불순물 영역(124b)은 스페이서들(122)을 형성한 후 이온 주입 공정을 수행함으로써 형성될 수 있다. 상기 소스/드레인 영역들(124) 상에 패드 산화물 패턴(102a)은 통상의 식각 공정에 의해 제거된다.
이어서, 상기 소스 드레인 영역들(124), 상기 스페이서들(122) 및 상기 게이트 전극(118)의 상부면 상에 금속층(미도시)을 형성하고, 후속하여 열처리를 수행함으로써 상기 게이트 전극(118) 및 소스/드레인 영역들(124) 상에 금속 실리사이드층들(126a, 126b, 도 1 내지 도 3 참조)을 형성할 수 있다. 상기 금속층의 예로는 텅스텐층, 티타늄층, 탄탈층, 코발트층, 니켈층, 루테늄층 등이 있다.
상기 금속 실리사이드층(126a, 126b)을 형성한 후 잔류하는 금속층을 제거함으로써 도 1 내지 도 3에 도시된 바와 같은 반도체 장치(10)를 완성한다.
도 18 내지 도 26은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 18은 핀 바디의 측면들을 노출시키는 개구를 형성하기 위한 마스크 패턴을 설명하기 위한 평면도이고, 도 19는 도 18에 도시된 X1-X2 선을 따라 절개된 단면도이며, 도 20은 도 18에 도시된 Y1-Y2 선을 따라 절개된 단면도이다.
도 18 내지 도 20을 참조하면, 반도체 기판(200) 상에 제1방향으로 연장된 핀 바디(206)와, 상기 핀 바디(206) 상에 패드 산화물 패턴(202a) 및 캡핑 패턴(204a)을 형성한다. 또한, 상기 핀 바디(206), 패드 산화물 패턴(202a) 및 캡핑 패턴(204a)을 둘러싸는 필드 절연 패턴(208)을 형성한다. 상기 요소들은 도 4 내지 도 7을 참조하여 기 설명된 요소들과 유사하므로 추가적인 상세 설명은 생략하기로 한다.
상기 필드 절연 패턴(208) 및 캡핑 패턴(204a) 상에 제1마스크층(미도시)을 형성하고, 상기 제1방향에 실질적으로 수직하는 제2방향으로 연장된 제1개구(210a)를 갖는 제1포토레지스트 패턴(210)을 형성한다. 상기 제1마스크층은 실리콘 질화물 또는 실리콘 산화물로 이루어질 수 있으며, CVD 공정, LPCVD 공정 또는 PECVD 공정을 통해 형성될 수 있다. 또한, 상기 포토레지스트 패턴은 통상의 포토리소그래피 공정을 통해 형성될 수 있다.
상기 제1포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각 공정을 수행하여 상기 캡핑 패턴(204a) 및 상기 필드 절연 패턴(208)을 노출시키는 제2개구(209a)를 갖는 마스크 패턴(209)을 형성한다.
상기 제1포토레지스트 패턴(210)은 상기 마스크 패턴(209)을 형성한 후 애싱 공정 및 스트립 공정을 통해 제거된다.
한편, 상기 제1방향은 도시된 X1-X2 선과 동일하며, 상기 제2방향은 도시된 Y1-Y2 방향과 동일하다.
도 21 및 도 22는 핀 바디의 측면들 상에 형성된 채널층들을 설명하기 위한 단면도들이다. 도 21은 상기 제1방향에 따른 단면도이고, 도 22는 상기 제2방향에 따른 단면도이다.
도 21 및 도 22를 참조하면, 상기 마스크 패턴(209)을 식각 마스크로 하는 이방성 식각 공정을 수행하여 상기 핀 바디(206)의 측면들을 노출시키는 제3개구(212a)를 갖는 구조물(212)을 형성한다. 상기 구조물(212)을 형성하는 동안 상기 캡핑 패턴(204a)도 부분적으로 제거된다.
이어서, 노출된 핀 바디(206)의 측면들(206a, 206b) 상에 채널층(214)을 형성한다. 구체적으로, 상기 제1방향에 실질적으로 수직하는 제2방향으로 서로 대향하는 핀 바디(206)의 제1측면(206a)과 제2측면(206b) 상에 에피택시얼 성장 방법으로 채널층(214)을 형성한다. 상기 채널층(214)은 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 카바이드(SiC) 등으로 형성될 수 있으며, 또한 이들의 혼합물로도 형성될 수 있다. 상기 채널층(214)을 형성하는 방법에 대한 추가적인 설명은 도 11 및 도 12에 도시된 채널층(114)을 형성하는 방법과 유사하므로 생략하기로 한다.
한편, 상기 채널층(214)을 형성하기 전에 상기 핀 바디(206)의 폭을 조절하기 위한 식각 공정이 더 수행될 수도 있다. 즉, 상기 노출된 핀 바디의 제1측면(206a) 및 제2측면(206b)을 식각함으로써 상기 핀 바디(206)의 폭을 조절할 수 있다.
상기 채널층(214) 상에 게이트 절연층(216)을 형성한다. 상기 게이트 절연층(216)은 고유전율 물질, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 또는 이들의 혼합물로 이루어질 수 있다.
상기 게이트 절연층(216)으로 열 산화 공정에 의해 형성된 실리콘 산화막이 사용되는 경우, 상기 채널층(214) 상에 에피택시얼 성장 방법으로 단결정 실리콘층(미도시)을 형성하고, 상기 단결정 실리콘층에 대하여 열 산화 공정을 수행함으로서 게이트 절연층(216)을 형성할 수 있다.
도 23 및 도 24는 게이트 절연층 상에 형성된 게이트 전극을 설명하기 위한 단면도들이다. 도 23은 상기 제1방향에 따른 단면도이고, 도 24는 상기 제2방향에 따른 단면도이다.
도 23 및 도 24를 참조하면, 게이트 절연층(216)에 의해 한정된 제3개구(212a)를 채우는 도전층(미도시)을 형성하고, 상기 마스크 패턴(209)의 상부면 또는 상기 캡핑 패턴(204a)의 상부면이 노출되도록 상기 도전층의 상부를 제거함으로써 상기 제2방향으로 연장된 게이트 전극(218)을 형성한다. 상기 도전층의 상부는 CMP 공정을 수행함으로써 제거될 수 있다.
이와는 다르게, 핀 바디(206)의 상부면이 노출되도록 CMP 공정을 수행함으로써 서로 격리된 두 개의 게이트 전극들을 형성할 수도 있다.
상기 게이트 전극(218)은 도프트 폴리실리콘으로 이루어질 수 있으며, 상기 도프트 폴리실리콘 상에 금속 실리사이드층을 더 형성할 수도 있다. 상기 게이트 전극(218)에 대한 추가적인 상세 설명은 도 13 및 도 14를 참조하여 기 설명된 게이트 전극과 유사하므로 생략하기로 한다.
이어서, 게이트 전극(218)에 대하여 상기 제1방향으로 서로 대향하는 캡핑 패턴(204a)의 양측 부위들 및 필드 절연 패턴(208)의 상부를 통상의 식각 공정을 이용하여 제거한다.
도 25 및 도 26은 완성된 반도체 장치를 설명하기 위한 단면도들이다. 도 25는 상기 제1방향을 따라 절개된 단면도이고, 도 26은 상기 제2방향에 따라 절개된 단면도이다.
도 25 및 도 26을 참조하면, 상기 캡핑 패턴(204a) 및 상기 게이트 전극(218) 상에 제2마스크층(미도시)을 형성하고, 통상의 이방성 식각 공정을 수행하여 상기 게이트 전극(218)에 대하여 상기 제1방향으로 서로 대향하는 측면들 상에 스페이서들(222)을 형성한다.
상기 게이트 전극(218)에 대하여 상기 제1방향으로 서로 대향하는 핀 바디(206)의 부위들에 이온 주입 공정을 통해 소스/드레인 영역들(224)을 형성한다. 상기 소스/드레인 영역들(224)은 상기 스페이서들(222)을 형성하기 전에 형성된 저농도 불순물 영역(224a)과 상기 스페이서들(222)을 형성한 후에 형성된 고농도 불순물 영역(224b)을 각각 포함한다. 상기 게이트 전극(218)에 대하여 상기 제1방향으로 서로 대향하는 패드 산화물 패턴(202a) 양측 부위들은 상기 소스/드레인 영역들(224)을 형성한 후 통상의 식각 공정을 통해 제거된다.
이어서, 상기 게이트 전극(218), 스페이서들(222), 소스/드레인 영역들(224) 및 필드 절연 패턴(208) 상에 금속층(미도시)을 형성하고, 열처리를 통해 상기 금속층을 금속 실리사이드층(226a, 226b)으로 형성한다.
마지막으로, 상기 스페이서들(222) 및 필드 절연 패턴(208) 상에 잔류하는 금속층을 제거함으로써 반도체 장치(20)가 완성된다.
도 27 내지 도 32는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 27은 반도체 기판 상에 형성된 핀 바디를 평면도이고, 도 28은 도 27에 도시된 X1-X2 선을 따라 절개된 단면도이며, 도 29는 도 27에 도시된 Y1-Y2 선을 따라 절개된 단면도이다.
도 27 내지 도 29를 참조하면, 반도체 기판(300) 상에 패드 산화막(미도시)을 형성하고, 상기 패드 산화막 상에 제1마스크층(미도시)을 형성한다. 이어서, 상기 제1마스크층 상에 반도체 기판(100)을 가로지르는 제1방향을 따라 연장된 제1마스크 패턴(미도시)을 형성하기 위한 제1포토레지스트 패턴(미도시)을 형성한다. 상기 제1포토레지스트 패턴을 식각 마스크로 하는 통상의 이방성 식각 공정을 수행함으로써 상기 제1마스크 패턴을 형성한다.
상기 제1마스크층은 실리콘 질화물 또는 실리콘 산화물로 이루어질 수 있으며, CVD 공정, LPCVD 공정 또는 PECVD 공정을 통해 형성될 수 있다. 또한, 상기 제1포토레지스트 패턴은 통상의 포토리소그래피 공정을 통해 형성될 수 있다.
상기 제1포토레지스트 패턴을 애싱 공정 및 스트립 공정을 이용하여 제거하고, 상기 제1마스크 패턴을 식각 마스크로 하여 상기 패드 산화막 및 반도체 기판(300)의 표면 부위를 제거하는 통상의 이방성 식각 공정을 수행함으로써 상기 제1방향으로 연장되며, 상기 제1방향에 대하여 실질적으로 수직하는 제2방향으로 서로 대향하는 제1측면과 제2측면을 갖는 핀 바디(302)를 형성한다.
상기 핀 바디(302)를 형성하는 동안 형성된 리세스를 채우는 필드 절연층(미도시)을 상기 반도체 기판(300) 상에 형성하고, 상기 필드 절연층의 상부를 제거하여 상기 핀 바디(302)의 측면들을 노출시키는 필드 절연 패턴(304)을 형성한다. 구체적으로, 상기 핀 바디(302)의 상부면이 노출되도록 CMP 공정과 같은 평탄화 공정을 수행하여 필드 절연층의 상부, 상기 제1마스크 패턴 및 상기 핀 바디(302) 상의 패드 산화막을 제거한다. 이어서, 상기 핀 바디(302)의 측면들을 노출시키기 위해 잔류하는 필드 절연층의 상부를 통상의 식각 공정을 이용하여 제거한다.
상기 핀 바디(302) 상에 채널층(306)을 형성하고, 상기 채널층(306) 상에 게이트 절연층(308)을 형성한다. 상기 채널층(306)은 실리콘 게르마늄, 게르마늄, 실리콘 카바이드 또는 이들의 혼합물로 이루어질 수 있으며, 상기 게이트 절연층(308)은 고유전율 물질, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 또는 이들의 혼합물로 이루어질 수 있다.
상기 게이트 절연층(308)이 CVD 공정 또는 ALD 공정을 통해 증착되는 경우, 상기 게이트 절연층(308)은 상기 채널층(306) 및 필드 절연 패턴(304) 상에 형성된다. 그러나, 상기 게이트 절연층(308)이 열 산화 공정에 의해 형성된 실리콘 산화물층인 경우, 상기 게이트 절연층(308)은 채널층(306)에만 형성된다. 구체적으로, 상기 열 산화 공정에 의해 형성된 실리콘 산화물층은 상기 채널층(306) 상에 형성된 단결정 실리콘층(미도시)으로부터 형성될 수 있다. 상기 채널층(306) 및 게이트 절연층(308)에 대한 추가적인 상세 설명은 도 11 내지 도 14를 참조하여 설명된 것들과 유사하므로 생략하기로 한다.
한편, 도시된 바에 의하면, 상기 채널층(306) 및 게이트 절연층(308)은 핀 바디(302)의 상부면 및 측면들 상에 형성되어 있으나, 상기 핀 바디(302)의 측면들에만 형성될 수도 있다. 구체적으로, 상기 제1마스크 패턴이 노출되도록 CMP 공정을 수행하고, 핀 바디(302)의 측면들이 노출되도록 상기 필드 절연층의 상부를 제거한 후, 상기 핀 바디(302)의 측면들 상에 채널층(306) 및 게이트 절연층(308)을 형성한다.
도 30 및 도 31은 게이트 절연층 상에 형성된 게이트 전극을 설명하기 위한 단면도들이다. 도 30은 상기 제1방향을 따라 절개된 단면도이고, 도 31은 상기 제2방향을 따라 절개된 단면도이다.
도 30 및 도 31을 참조하면, 상기 게이트 절연층(308) 및 필드 절연 패턴(304) 상에 상기 게이트 절연층(308)을 매몰시키는 도전층(미도시)을 형성한다. 상기 도전층은 도프트 폴리실리콘으로 이루어질 수 있으며, 상기 도프트 폴리실리콘은 LPCVD 공정을 수행함으로써 형성될 수 있다.
상기 도전층을 평탄화하기 위한 CMP 공정을 수행한 후, 상기 도전층 상에 제2마스크층(미도시)을 형성하고, 제2마스크층 상에 상기 제2방향으로 연장된 제2마스크 패턴(미도시)을 형성하기 위한 제2포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 제2포토레지스트 패턴을 식각 마스크로 하는 통상의 이방성 식각 공정을 수행하여 상기 제2마스크 패턴을 형성한다. 한편, 상기 도전층을 평탄화하기 위한 CMP 공정을 수행한 후, 상기 도전층 상에 금속 실리사이드층을 더 형성할 수도 있다.
상기 제2마스크층은 실리콘 질화물 또는 실리콘 산화물로 이루어질 수 있으며, CVD 공정, LPCVD 공정 또는 PECVD 공정을 통해 형성될 수 있다. 또한, 상기 제2포토레지스트 패턴은 통상의 포토리소그래피 공정을 통해 형성될 수 있다.
상기 제2포토레지스트 패턴을 제거한 후, 상기 제2마스크 패턴을 식각 마스크로 하는 통상의 이방성 식각 공정을 수행하여 상기 제2방향으로 연장된 게이트 전극(310)을 형성한다.
한편, 상기 게이트 전극(310)과 핀 바디(302) 사이에 위치되는 채널층(306)의 일부 및 게이트 절연층(308)의 일부를 제외한 나머지 채널층 부분들 및 나머지 게이트 절연층 부분들은 상기 게이트 전극(310)을 형성하는 동안 제거될 수도 있으며, 후속하는 별도의 식각 공정을 통해 제거될 수도 있다.
도 32는 완성된 반도체 장치를 설명하기 위한 단면도이다. 도 32는 상기 제2방향을 따라 절개된 단면도이다.
도 32를 참조하면, 상기 핀 바디(302)의 표면들 상에 열 산화 공정을 이용하여 버퍼 산화막을 형성한 후, 상기 게이트 전극(310)에 대하여 상기 제1방향으로 서로 대향하는 핀 바디(302)의 다른 부위들에 이온 주입 공정을 이용하여 저농도 불순물 영역들(312a)을 형성한다.
이어서, 상기 버퍼 산화막 및 게이트 전극(310) 상에 제3마스크층(미도시)을 형성하고, 상기 제3마스크층을 이방성 식각하여 상기 게이트 전극(310)에 대하여 상기 제1방향으로 서로 대향하는 게이트 전극(310)의 측면들 상에 스페이서들(314)을 형성한다. 상기 제3마스크층은 실리콘 질화물 또는 실리콘 산화물로 이루어질 수 있으며, CVD 공정, LPCVD 공정 또는 PECVD 공정을 통해 형성될 수 있다.
상기 스페이서들(314) 및 게이트 전극(310)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 고농도 불순물 영역들(312b)을 형성한다. 상기 저농도 불순물 영역들(312a) 및 고농도 불순물 영역들(312b)은 반도체 장치(30)의 소스/드레인 영역들(312)로써 기능한다. 상기 소스/드레인 영역들(312) 상에 버퍼 산화막은 통상의 식각 공정에 의해 제거된다.
상기 소스 드레인 영역들(312), 상기 스페이서들(314) 및 상기 게이트 전극(310)의 상부면 상에 금속층(미도시)을 형성하고, 후속하여 열처리를 수행함으로써 상기 게이트 전극(310) 및 소스/드레인 영역들(312) 상에 금속 실리사이드층들(316a, 316b)을 형성한다. 계속해서, 상기 금속 실리사이드층(316a, 316b)을 형성한 후 잔류하는 금속층을 제거함으로써 반도체 장치(30)를 완성한다.
도 33 내지 도 36은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 33은 반도체 기판 상에 형성된 제1마스크 패턴을 설명하기 위한 단면도이다.
도 33을 참조하면, 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(400) 상에 필드 절연 패턴(402)을 형성하여 반도체 기판(400)을 액티브 영역 및 필드 영역으로 구분한다.
상기 반도체 기판(400) 상에 패드 산화막(404)을 형성한다. 상기 패드 산화막(404)은 열 산화 공정 또는 CVD 공정을 통해 형성될 수 있다. 상기 패드 산화막(404) 상에 제1마스크층(미도시)을 형성한다. 상기 제1마스크층은 실리콘 질화물 또는 실리콘 산화물로 이루어질 수 있으며, CVD 공정, LPCVD 공정 또는 PECVD 공정을 통해 형성될 수 있다.
상기 제1마스크층 상에 게이트 전극(미도시)을 형성하기 위한 개구(406a)를 갖는 제1마스크 패턴(406)을 형성하기 위한 제1포토레지스트 패턴(408)을 형성한다. 이어서, 상기 제1포토레지스트 패턴(408)을 식각 마스크로 하는 통상의 이방성 식각 공정을 수행하여 상기 제1마스크 패턴(406)을 형성한다. 상기 제1마스크 패턴(406)은 상기 반도체 기판(400)의 표면을 노출시키는 개구를 갖는다.
상기 제1포토레지스트 패턴(408)은 통상의 포토리소그래피 공정을 통해 형성될 수 있으며, 상기 제1마스크 패턴(406)을 형성한 후 애싱 공정 및 스트립 공정을 통해 제거될 수 있다.
도 34는 반도체 기판의 표면 상에 형성된 채널층, 게이트 절연층 및 게이트 전극을 설명하기 위한 단면도이다.
도 34를 참조하면, 노출된 반도체 기판(400) 상에 채널층(410)을 형성하고, 상기 채널층(410) 상에 게이트 절연층(412)을 형성한다. 상기 채널층(410)은 실리콘 게르마늄, 게르마늄, 실리콘 카바이드 또는 이들의 혼합물로 이루어질 수 있으며, 상기 게이트 절연층(412)은 고유전율 물질, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 또는 이들의 혼합물로 이루어질 수 있다.
상기 채널층(410)은 에피택시얼 성장 방법으로 형성될 수 있으며, 상기 게이트 절연층(412)은 LPCVD 공정, MOCVD 공정, ALD 공정, 열 산화 공정 등에 의해 형성될 수 있다. 상기 채널층(410) 및 게이트 절연층(412)을 형성하는 방법들에 대한 추가적인 상세 설명은 도 11 내지 도 14를 참조하여 기 설명된 방법들과 유사하므로 생략하기로 한다.
상기 개구(406a)를 채우는 도전층(미도시)을 상기 게이트 절연층(412) 및 제1마스크 패턴(406) 상에 형성하고, 상기 제1마스크 패턴(406)의 상부면이 노출되도록 상기 도전층의 상부를 제거하여 게이트 전극(414)을 형성한다. 상기 도전층은 도프트 폴리실리콘으로 이루어질 수 있으며, 상기 도전층의 상부는 CMP 공정에 의해 제거될 수 있다.
도 35는 게이트 전극의 측면들 상에 형성된 스페이서들을 설명하기 위한 단면도이다.
도 35를 참조하면, 제1마스크 패턴(406)을 통상의 식각 공정을 이용하여 제거한 후, 노출된 패드 산화막(404) 및 게이트 전극(414) 상에 제2마스크층(미도시)을 형성한다. 상기 제2마스크층은 실리콘 질화물 또는 실리콘 산화물로 이루어질 수 있으며, 통상의 CVD 공정, LPCVD 공정 또는 PECVD 공정을 통해 형성될 수 있다.
이어서, 상기 제2마스크층을 이방성 식각 공정을 통해 제거함으로써 상기 게이트 전극(414)의 측면들 상에 스페이서들(416)을 형성한다.
한편, 상기 제2마스크층을 형성하기 전, 이온 주입 공정을 수행함으로써 상기 게이트 전극(414)에 대하여 서로 대향하는 반도체 기판(400)의 표면 부위들에 저농도 불순물 영역들(418a)을 형성하고, 상기 스페이서들(416)을 형성한 후, 이온 주입 공정을 수행함으로써 상기 저농도 불순물 영역들(418a) 아래에 고농도 불순물 영역들(418b)을 형성한다. 상기 저농도 불순물 영역들(418a) 및 고농도 불순물 영역들(418b)은 반도체 장치(40, 도 36 참조)의 소스/드레인 영역들(418)로써 기능한다.
한편, 상기 패드 산화막(404)은 상기 소스/드레인 영역들(418)을 형성한 후 통상의 식각 공정을 통해 제거될 수 있다.
도 36은 완성된 반도체 장치를 설명하기 위한 단면도이다.
도 36을 참조하면, 상기 소스 드레인 영역들(418), 상기 스페이서들(416) 및 상기 게이트 전극(414)의 상부면 상에 금속층(미도시)을 형성하고, 후속하여 열처리를 수행함으로써 상기 게이트 전극(414) 및 소스/드레인 영역들(418) 상에 금속 실리사이드층들(420a, 420b)을 형성한다. 계속해서, 상기 금속 실리사이드층(420a, 420b)을 형성한 후 잔류하는 금속층을 제거함으로써 반도체 장치(40)를 완성한다.
상기와 같은 본 발명의 실시예들에 따르면, 반도체 장치는 실리콘 게르마늄, 게르마늄, 실리콘 카바이드 등과 같이 캐리어 이동도를 향상시킬 수 있는 물질로 이루어진 채널층을 갖는다. 따라서, 상기 반도체 장치 전류 구동능력과 동작 특성이 향상된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2는 도 1에 도시된 X1-X2 선에 따른 반도체 장치의 단면도이다.
도 3은 도 1에 도시된 Y1-Y2에 따른 반도체 장치의 단면도이다.
도 4 내지 도 17은 도 1에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 18 내지 도 26은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 27 내지 도 32는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 33 내지 도 36은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 장치 100 : 반도체 기판
106 : 핀 바디 108 : 필드 절연 패턴
114 : 채널층 116 : 게이트 절연층
118 : 게이트 전극 122 : 스페이서
124 : 소스/드레인 영역 126 : 금속 실리사이드층

Claims (42)

  1. 반도체 기판으로부터 돌출되며 상기 반도체 기판과 평행한 제1방향으로 연장된 핀 바디;
    상기 핀 바디의 상부면 및 상기 제1방향과 실질적으로 수직하는 제2방향으로 서로 대향하는 상기 핀 바디의 제1측면과 제2측면 상에 형성된 채널층(channel layer);
    상기 채널층 상에 형성된 게이트 절연층; 및
    상기 게이트 절연층 상에 형성되며 상기 제2방향으로 연장된 게이트 전극을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 채널층은 4족 원소를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 채널층은 실리콘 게르마늄(SiGe)층, 게르마늄(Ge)층, 실리콘 카바이드(SiC)층, 이들의 혼합물층 또는 이들의 복합층인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 게이트 절연층은 고유전율 물질층, 실리콘 산화물층, 실리콘 질화물층, 실리콘 산질화물층 또는 이들의 복합층인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1방향으로 상기 게이트 전극의 양 측면들 상에 형성된 스페이서들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 게이트 전극은 도핑된 폴리실리콘층과 상기 도핑된 폴리실리콘층 상에 형성된 금속 실리사이드층을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 채널층은 상기 핀 바디의 일부 상에 형성된 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 채널층이 형성된 핀 바디의 일부에 대하여 상기 제1방향으로 서로 대향하는 부위들에는 각각 소스/드레인 영역들이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 반도체 기판은 벌크(bulk) 실리콘웨이퍼 또는 SOI(Silicon On Insulator) 웨이퍼인 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 채널층 및 상기 게이트 절연층 사이에 형성된 단결정 실리콘층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판 상에 제1방향으로 연장하며 상기 반도체 기판으로부터 돌출된 핀 바디를 형성하는 단계;
    상기 핀 바디의 표면들 상에 채널층을 형성하는 단계;
    상기 채널층 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층이 매몰되도록 상기 반도체 기판 상에 도전층을 형성하는 단계; 및
    상기 도전층을 패터닝하여 상기 제1방향에 실질적으로 수직하는 제2방향으로 연장된 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 채널층은 4족 원소를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 채널층은 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 카바이드(SiC) 또는 이들의 혼합물로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서, 상기 제1방향으로 상기 게이트 전극에 대하여 서로 대향하는 소스 및 드레인 영역들을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  15. 제11항에 있어서, 상기 채널층은 에피택시얼 성장 방법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 반도체 기판의 표면을 노출시키는 개구(opening)를 갖는 구조물을 형성하는 단계;
    상기 개구에 의해 노출된 반도체 기판의 표면에 채널층을 형성하는 단계;
    상기 채널층 상에 게이트 절연층을 형성하는 단계; 및
    상기 개구 내에 상기 게이트 절연층과 접촉하는 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 채널층은 4족 원소를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 채널층은 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 카바이드(SiC) 또는 이들의 혼합물로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제16항에 있어서, 상기 반도체 기판은 벌크 실리콘웨이퍼 또는 SOI 웨이퍼인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제16항에 있어서, 상기 채널층은 에피택시얼 성장 방법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제16항에 있어서, 상기 채널층 상에 단결정 실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서, 상기 게이트 절연층은 상기 단결정 실리콘층을 열 산화(thermal oxidation)시켜 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제21항에 있어서, 상기 게이트 절연층은 상기 단결정 실리콘층의 표면 부위를 열 산화시켜 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제16항에 있어서, 상기 반도체 기판 상에 캡핑층(capping layer)을 형성하는 단계;
    상기 캡핑층 및 상기 반도체 기판을 식각하여 상기 반도체 기판 상에 상기 게이트 전극의 연장 방향과 실질적으로 수직하는 방향으로 연장되며 상기 반도체 기판으로부터 돌출된 핀 바디(fin body)와 상기 핀 바디 상에 캡핑 패턴을 형성하는 단계;
    상기 핀 바디 및 상기 캡핑 패턴을 매몰시키는 절연층을 형성하는 단계; 및
    상기 캡핑 패턴의 상부면이 노출되도록 상기 절연층의 상부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제24항에 있어서, 상기 구조물을 형성하는 단계는,
    상기 캡핑 패턴 및 상기 절연층 상에 상기 개구를 형성하기 위한 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 절연층을 식각하여 상기 핀 바디의 측면들을 노출시키는 상기 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제25항에 있어서, 상기 핀 바디의 폭을 감소시키기 위해 상기 핀 바디의 측면 부위들을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제24항에 있어서, 상기 구조물을 형성하는 단계는,
    상기 캡핑 패턴 및 절연층 상에 상기 개구를 형성하기 위한 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 캡핑 패턴 및 상기 절연층을 식각하여 상기 핀 바디의 상부면 및 측면들을 노출시키는 상기 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제24항에 있어서, 상기 캡핑 패턴 및 상기 절연층 상에 상기 개구를 형성하기 위한 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 하여 상기 절연층을 식각하여 상기 핀 바디의 측면들을 노출시키는 상기 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제16항에 있어서, 상기 구조물을 형성하는 단계는,
    상기 반도체 기판 상에 마스크층을 형성하는 단계; 및
    상기 마스크층을 패터닝하여 상기 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제16항에 있어서, 상기 게이트 절연층은 고유전율 물질(high-k material), 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 또는 이들의 혼합물로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제16항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 개구를 채우는 도전층을 형성하는 단계; 및
    상기 구조물의 상부면이 노출되도록 상기 도전층의 상부를 제거하여 상기 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제31항에 있어서, 상기 구조물을 식각하여 상기 게이트 전극의 측면들 상에 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제32항에 있어서, 상기 구조물 식각에 의해 노출된 반도체 기판의 표면 부위들에 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제33항에 있어서, 상기 불순물이 주입된 영역들과 상기 게이트 전극 상에 금속 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제31항에 있어서, 상기 게이트 전극은 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제35항에 있어서, 상기 게이트 전극 상에 금속 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 반도체 기판의 표면 상에 채널층을 형성하는 단계;
    상기 채널층 상에 단결정 실리콘층을 형성하는 단계;
    상기 단결정 실리콘층을 열 산화시켜 상기 단결정 실리콘층을 게이트 절연층으로 변환하는 단계;
    상기 게이트 절연층 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극에 대하여 서로 대향하는 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  38. 제37항에 있어서, 상기 반도체 기판 상에 제1방향으로 연장하며 상기 반도체 기판으로부터 돌출된 핀 바디를 형성하는 단계; 및
    상기 핀 바디가 형성된 반도체 기판 상에 상기 제1방향에 실질적으로 수직하는 제2방향으로 연장되며 상기 핀 바디의 일부를 노출시키는 개구를 갖는 구조물을 형성하는 단계를 더 포함하며,
    상기 채널층은 상기 개구에 의해 노출된 상기 핀 바디의 일부의 표면들 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 제38항에 있어서, 상기 핀 바디 상에 캡핑 패턴을 형성하는 단계를 더 포함하며, 상기 채널층은 상기 노출된 핀 바디의 일부의 측면들 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 제37항에 있어서, 상기 반도체 기판과 평행한 방향으로 연장하며 상기 반도체 기판으로부터 돌출된 핀 바디를 형성하는 단계를 더 포함하며, 상기 채널층은 상기 핀 바디의 표면들 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제40항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 핀 바디 상에 형성된 게이트 절연층이 매몰되도록 상기 반도체 기판 상에 도전층을 형성하는 단계; 및
    상기 도전층을 패터닝하여 상기 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 제37항에 있어서, 상기 반도체 기판과 평행한 방향으로 연장하며 상기 반도체 기판의 표면 일부를 노출시키는 개구를 갖는 구조물을 형성하는 단계를 더 포함하며, 상기 채널층은 상기 개구에 의해 노출된 반도체 기판의 표면 부위에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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