JP4745663B2 - ダブルゲートFin−FETデバイスを形成する方法 - Google Patents
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Description
したがって、FET性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
このダブルゲートMOSFETでは、2つのゲートが短チャネル効果をコントロールするために使用される。
FinFETは、短チャネル耐性に優れている最近のダブルゲート構造である。FinFETは、バーティカルフィン(vertical fin)中に形成されたチャネルを含んでいる。このFinFET構造は、従来のプレーナ型のMOFETで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
絶縁層は、基板上に形成される。
また、第1ゲートは、絶縁層上に形成される。この第1ゲートは、半導体デバイスのチャネル領域でU字型の断面を有している。
フィンは、複数の側表面、上表面、および下表面を有する。この下表面および側表面の一部は、第1ゲートに囲まれている。
このフィン構造は、複数の側表面、上表面および下表面を有している。
この方法はさらに、フィン構造の上表面上に絶縁層を形成するステップと、ソースおよびドレイン領域を形成するステップと、フィン構造の下表面より下の絶縁層を横方向にアンダーカットすべく、絶縁層をエッチングするステップと、を含んでいてもよい。
この方法はさらに、フィン構造上にゲート材料をたい積するステップを含んでいる。このゲート材料は、フィン構造の下表面と、側表面の少なくとも一部と、を取り囲んでいる。
この方法はまた、たい積したゲート材料をプレーナ化するステップと、フィンの両側に第1および第2ゲート電極を形成すべく、ゲート材料をパターン化およびエッチングするステップと、を含む。
この絶縁層は、基板上に形成され、導電性のフィンは、絶縁層上に形成される。
この導電性のフィンは、第1端部と、第2端部と、およびこの第1端部および第2端部の間に位置する中間部分と、を有する。この第1端部および第2端部は、絶縁層上に配置され、中間部分はこの絶縁層と分離されている。
絶縁性のキャップは、導電性のフィンの上表面の上に形成され、ゲート絶縁層は、側表面および導電性のフィンの下表面の上に形成される。
ゲートは絶縁層上に形成される。このゲートは、導電性のフィンの中間部分の下表面および側表面を取り囲んでいる。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
本発明に従って形成されたFinFETデバイスは、導電性のフィンの下表面を囲むゲート材料を有する導電性のフィンの両側に形成されるゲートを含むことができる。
図1を参照して、半導体デバイス100は、シリコン基板110、埋込酸化膜120、および埋込酸化膜120上のシリコン層130を含んだSOI(silicon on insulator)構造を含んでいてもよい。
埋込酸化膜120およびシリコン層130を、従来の方法により基板110上に形成してもよい。
シリコン層130は、約200Åから約1000Åに及ぶ厚みを有する単結晶または多結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層130は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
図2Aに示すように、絶縁性のキャップ140を有するシリコンを含むフィン210を形成すべく、絶縁層140およびシリコン層130をエッチングする。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
図2Bは、本発明の典型的な実施例の一例に従って、埋込酸化膜120上のフィン210に隣接するように形成されたソース領域220およびドレイン領域230を含む半導体100の上面図である。
典型的な実装の一例においては、エッチングは、埋込酸化膜120の約100Åから250Åを除去してもよい。このエッチング中に、図3Aの領域300に示すように、フィン210より下の埋込酸化膜120の一部を削除してもよい。
フィン210より下の側面のアンダーカットは、フィン210より下の埋込酸化膜120をさらにエッチングすべく、後のプロセスを促進するために使用してもよい。
図3Bに示すように、フィン210より下に位置する埋込酸化膜120を横にエッチングすべく、典型的な実装の1つにおいては、例えば高圧力のHBrを使用する等方性エッチングを実行してもよい。
しかしながら、フィン210の端部はまだ埋込酸化膜120に取り付けられており、図3Bに示すフィン210のサスペンドされた部分は、ソース/ドレイン領域220、230のそれぞれと隣接するフィン210の端部において埋込酸化膜120に支持される。
酸化膜410は、約10Åから100Åまでの厚みに成長させることができ、ゲート絶縁層の役割を果たすべく、フィン210の露出したシリコン側表面および下表面上に形成することができる。しかしながら、絶縁性のキャップ140は、フィン210の上表面を保護する。
典型的な実装の一例においては、シリコン層510は、従来の化学蒸着法(CVD)を使用して約500Åから約1000Åに及ぶ厚みになるようにたい積されたポリシリコンを含んでいてもよい。代替的に、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、ゲート材料として使用してもよい。
例えば、図6に示すように、ゲート材料(すなわちシリコン層510)の鉛直方向における高さが絶縁性のキャップ140と等しいまたはほとんど等しくなるように、化学的機械的研磨(CMP)を実行してもよい。
図6を参照して、半導体デバイス100のチャネル領域のシリコン層510の断面はU字型である。またゲート材料は、2つの側表面上のフィン210と、チャネル領域中のフィン210の下表面を取り囲む。
しかしながら、フィン210の上表面は、絶縁性のキャップ140によって被覆される。
例えば、図7は、ゲート電極を形成した後の、本発明の趣旨に沿った半導体デバイス100の上面図を示す。
図示のように、半導体デバイス100は、ゲート電極710、720、およびフィン210の底部を囲むゲート材料510(図6)を有するダブルゲート構造を含んでいる。簡略化のため、フィン210の側表面および下表面を取り囲むゲート絶縁膜410は、図7に図示していない。
当業者は、回路必要条件に基づいてソース/ドレイン注入プロセスを最適化することができるであろう。また、このようなステップは過度に本発明の趣旨を不明瞭にしないように、ここには記載しない。
さらに、特定の回路必要条件に基づいてソース/ドレイン接合の位置を制御すべく、任意にサイドウォールスペーサをソース/ドレイン・イオン注入より先に形成してもよい。
その後、ソース/ドレイン領域220、230を活性化すべく、活性化アニーリングを実行してもよい。
ゲート材料510(図6)は、ゲート・エッチング中にフィン210を保護する絶縁性のキャップ140をフィン210が維持することを可能にする一方で、フィン210の3つの表面を取り囲んでおり、従来のFinFETと比較して1つのデバイス当たりのチャネル幅が増加した半導体デバイス100を提供する。
さらに、フィン210の底部を囲んでいるゲート材料510は、第3のゲート電極が必要であり得る状況下において、第3ゲートとして使用することができる。
この実装においては、ゲート電極710、720をフィンによって互いから効果的に分離するので、回路中で使用される際、ゲート電極710、720の各々にバイアスを別々にかけることができる。
この実装では、例えば特定の回路必要条件に基づいて、ゲート電極720とは異なる電圧でゲート電極710をバイアスしてもよい。
独立してゲートをバイアスすることは、回路設計中の半導体デバイス100のフレキシティビティを高める。さらに、ゲート電極720とは別に、ゲート電極710をn型またはp型不純物でドープしてもよい。また逆も同じである。
生成した構造は、短チャネル耐性に優れているので有利である。さらに、本発明はフレキシビリティを増加すると共に、従来のプロセス中に容易に統合することができる。
図8Aから図8Eは、複数のフィンを形成する典型的なプロセスの一例を示す図である。図8Aは、半導体デバイス800の断面を示す。
図8Aを参照すると、デバイス800は埋込酸化物(BOX)層810、フィン層820、SiO2層830、SiO2構造840、およびポリシリコン・スペーサ850を含んでいてもよい。
フィン層820は、シリコン、ゲルマニウムまたはシリコンとゲルマニウムの組合せを含んでいてもよい。
層810ないし830、構造840、およびスペーサ850は、従来の方法で形成することができる。
SiO2構造840およびスペーサ850は、形成されることになっているフィン間の所望の距離に基づく所定幅を有するように形成することができる。
その後、図8Cに示すように、ポリシリコンスペーサ850を除去してもよい。
それから、図8Dに示すように、フィン層820を従来の方法でエッチングすることができる。この際、SiO2は、SiO2より下のフィン材料を保護するマスクの役割を果たす。
その後、SiO2マスクをエッチングし、図8Eに示す2つのフィンを生成してもよい。この際、エッチングはシリコン・フィン材料の上で停止する。
この方法では、互いに予め決定された間隔をあけた2つ以上のフィンが形成される。
図9Aおよび図9Bは、高くしたソース/ドレイン領域を有するFinFETを形成するための典型的なプロセスを示す断面図である。
図9Aを参照すると、デバイス900はBOX層910、シリコン層920、ゲート930、およびサイドウォールスペーサ940を含んでいる。これらの層/構造は、従来の方法で形成することができる。
このシリコン層920を、ソース/ドレイン領域中でシリコンの約10%が残るようにエッチバックしてもよい。
次に、図9A中の矢印で示すように、ソース/ドレイン領域をドープすべく、ソース/ドレイン注入を傾斜させて実行してもよい。
このソース/ドレインのイオン注入は、特定の回路必要条件に基づいたn型またはp型不純物を含んでいてもよい。
この方法においては、生成されるデバイスの寄生ソース/ドレイン抵抗が低くなる。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
Claims (2)
- ダブルゲートFin−FETデバイスを形成する方法であって、
基板上に絶縁層を形成するステップと、
前記絶縁層上に、複数の側表面、上表面および下表面を有するフィン構造を形成するステップと、
前記フィン構造の上表面上に絶縁層を形成するステップと、
ソースおよびドレイン領域を形成するステップと、
前記フィン構造の前記下表面より下の前記絶縁層を横方向に貫通してエッチングして、前記フィン構造の一部が、基板上で浮遊するとともに、前記ソースおよびドレイン領域に隣接した前記フィン構造の端部によって支持された状態にするステップと、
前記フィン構造上に、前記フィン構造の前記下表面と、前記側表面の少なくとも一部とを取り囲むようにゲート材料をたい積するステップと、
前記たい積したゲート材料をプレーナ化するステップと、
前記フィン構造の対向面上に第1ゲート電極および第2ゲート電極を形成すべく、前記ゲート材料をパターン化すると共にエッチングするステップとを含む、方法。 - 前記エッチングするステップは、
前記絶縁層を横方向に貫通すべく、HBrを使用する、請求項1記載の方法。
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