JP4745663B2 - ダブルゲートFin−FETデバイスを形成する方法 - Google Patents

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Description

本発明は、半導体デバイス、および半導体デバイスを製造する方法に関する。本発明は特に、ダブルゲートデバイスに適用することができる。
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、100ナノメータ(nm)未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の増加を要求する。構造的要素を100nm未満に減少することは、従来の方法の限界に挑むこととなる。
例えば、従来のプレーナ型のMOS電界効果トランジスタ(MOSFET)のゲート長を100nm未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のMOSFETをスケーリングすることが困難になる。
したがって、FET性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
ダブルゲートMOSFETは、既存のプレーナ型のMOSFETに代わる候補となっている新規なデバイスである。
このダブルゲートMOSFETでは、2つのゲートが短チャネル効果をコントロールするために使用される。
FinFETは、短チャネル耐性に優れている最近のダブルゲート構造である。FinFETは、バーティカルフィン(vertical fin)中に形成されたチャネルを含んでいる。このFinFET構造は、従来のプレーナ型のMOFETで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
本発明の趣旨に沿った実装は、導電性のフィンの両側に形成される2つのゲートを有するFinFETデバイスを提供する。このデバイスは、デバイスのトータルでのチャネル幅を増加させるべく、導電性のフィンより下にゲート材料を含むことができる。
本発明のさらなる利点および他の構造は、以下の詳細な説明で記載される。そしてその一部は、以下の検討に基づいて当業者に明白になるであろう。または本発明を実行することによって認識できる。本発明の効果は、添付された請求項で特に指摘されるように理解され、達成される。
本発明によれば、前述およびその他の利点の一部は、基板、絶縁層、第1ゲート、およびフィンを含む半導体デバイスによって達成される。
絶縁層は、基板上に形成される。
また、第1ゲートは、絶縁層上に形成される。この第1ゲートは、半導体デバイスのチャネル領域でU字型の断面を有している。
フィンは、複数の側表面、上表面、および下表面を有する。この下表面および側表面の一部は、第1ゲートに囲まれている。
本発明の他の態様によれば、半導体デバイスを製造する方法が提供される。この方法は、基板上に絶縁層を形成するステップと、絶縁層上にフィン構造を形成するステップと、を含んでいる。
このフィン構造は、複数の側表面、上表面および下表面を有している。
この方法はさらに、フィン構造の上表面上に絶縁層を形成するステップと、ソースおよびドレイン領域を形成するステップと、フィン構造の下表面より下の絶縁層を横方向にアンダーカットすべく、絶縁層をエッチングするステップと、を含んでいてもよい。
この方法はさらに、フィン構造上にゲート材料をたい積するステップを含んでいる。このゲート材料は、フィン構造の下表面と、側表面の少なくとも一部と、を取り囲んでいる。
この方法はまた、たい積したゲート材料をプレーナ化するステップと、フィンの両側に第1および第2ゲート電極を形成すべく、ゲート材料をパターン化およびエッチングするステップと、を含む。
本発明のさらなる態様によれば、基板、絶縁層、導電性のフィン、絶縁性のキャップ、ゲート絶縁層、およびゲートを含んだ半導体デバイスが提供される。
この絶縁層は、基板上に形成され、導電性のフィンは、絶縁層上に形成される。
この導電性のフィンは、第1端部と、第2端部と、およびこの第1端部および第2端部の間に位置する中間部分と、を有する。この第1端部および第2端部は、絶縁層上に配置され、中間部分はこの絶縁層と分離されている。
絶縁性のキャップは、導電性のフィンの上表面の上に形成され、ゲート絶縁層は、側表面および導電性のフィンの下表面の上に形成される。
ゲートは絶縁層上に形成される。このゲートは、導電性のフィンの中間部分の下表面および側表面を取り囲んでいる。
本発明の他の利点および構成は、以下の詳細な説明から、当業者に容易に明白になるであろう。図示および記載した実施形態は、本発明を実行するために熟考された最良のモードの例として、記載されている。本発明は、この発明内のすべての様々な明白な点における修正例ができる。このように、図面は、本来例示的なものであって、制限的なものではないとみなされる。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
本発明の趣旨に沿った実装は、ダブルゲートFinFETデバイス、およびこのようなデバイスを製造する方法を提供する。
本発明に従って形成されたFinFETデバイスは、導電性のフィンの下表面を囲むゲート材料を有する導電性のフィンの両側に形成されるゲートを含むことができる。
図1は、本発明の実施形態に従って形成された半導体デバイス100の断面図である。
図1を参照して、半導体デバイス100は、シリコン基板110、埋込酸化膜120、および埋込酸化膜120上のシリコン層130を含んだSOI(silicon on insulator)構造を含んでいてもよい。
埋込酸化膜120およびシリコン層130を、従来の方法により基板110上に形成してもよい。
典型的な実装においては、埋込酸化膜120は、酸化シリコンを含んでおり、約1500Åから約3000Åに及ぶ厚みを有し得る。
シリコン層130は、約200Åから約1000Åに及ぶ厚みを有する単結晶または多結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層130は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
代替的な本発明の趣旨に沿った実装では、基板110および層130は、ゲルマニウムのような他の半導体材料、またはシリコンゲルマニウムのような半導体材料の組合せを含んでいてもよい。埋込酸化膜120はさらに他の絶縁材料を含んでいてもよい。
後のエッチングプロセスの間に保護キャップとしての役割を果たすシリコン窒化物層または酸化シリコン層のような絶縁層140を、シリコン層130上に形成することができる。典型的な実装においては、絶縁層140は約100Åから約250Åに及ぶ厚みでたい積することができる。次に、後の処理のためのフォトレジストマスク150を形成すべく、フォトレジスト材料をたい積してパターン化してもよい。フォトレジストは、任意の従来方法によりたい積すると共にパターン化することができる。
その後、半導体デバイス100をエッチングしてもよい。典型的な実装の1つにおいては、図2Aに示すように、シリコン層130は、従来の方法によりエッチングすることができ、このエッチングは埋込酸化膜120の上で停止する。
図2Aに示すように、絶縁性のキャップ140を有するシリコンを含むフィン210を形成すべく、絶縁層140およびシリコン層130をエッチングする。
フィン210を形成した後、このフィン210の各端部に隣接するソースおよびドレイン領域を形成することができる。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
図2Bは、本発明の典型的な実施例の一例に従って、埋込酸化膜120上のフィン210に隣接するように形成されたソース領域220およびドレイン領域230を含む半導体100の上面図である。
ソース/ドレイン領域220、230を形成した後、図3Aに示すように、埋込酸化膜120の一部を除去すべく、従来のエッチングケミストリを使用して半導体デバイス100をエッチングすることができる。
典型的な実装の一例においては、エッチングは、埋込酸化膜120の約100Åから250Åを除去してもよい。このエッチング中に、図3Aの領域300に示すように、フィン210より下の埋込酸化膜120の一部を削除してもよい。
フィン210より下の側面のアンダーカットは、フィン210より下の埋込酸化膜120をさらにエッチングすべく、後のプロセスを促進するために使用してもよい。
その後、フィン210より下の埋込酸化膜120の一部を横にエッチングすべく、第2のエッチングを実行してもよい。
図3Bに示すように、フィン210より下に位置する埋込酸化膜120を横にエッチングすべく、典型的な実装の1つにおいては、例えば高圧力のHBrを使用する等方性エッチングを実行してもよい。
フィン210は、図3Bに示す断面中の埋込酸化膜120の上に、実質的にサスペンド(浮遊)されている。
しかしながら、フィン210の端部はまだ埋込酸化膜120に取り付けられており、図3Bに示すフィン210のサスペンドされた部分は、ソース/ドレイン領域220、230のそれぞれと隣接するフィン210の端部において埋込酸化膜120に支持される。
フォトレジストマスク150を除去してもよい。次に、絶縁層をフィン210上に形成してもよい。例えば、図4に示すように、薄い酸化膜410をフィン210上に熱処理により成長させてもよい。
酸化膜410は、約10Åから100Åまでの厚みに成長させることができ、ゲート絶縁層の役割を果たすべく、フィン210の露出したシリコン側表面および下表面上に形成することができる。しかしながら、絶縁性のキャップ140は、フィン210の上表面を保護する。
その後、図5に示すように、シリコン層510を半導体デバイス100上にたい積してもよい。このシリコン層510は、続いて形成されるゲート電極用のゲート材料を含んでいてもよい。
典型的な実装の一例においては、シリコン層510は、従来の化学蒸着法(CVD)を使用して約500Åから約1000Åに及ぶ厚みになるようにたい積されたポリシリコンを含んでいてもよい。代替的に、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、ゲート材料として使用してもよい。
その後、半導体デバイス100をプレーナ化してもよい。
例えば、図6に示すように、ゲート材料(すなわちシリコン層510)の鉛直方向における高さが絶縁性のキャップ140と等しいまたはほとんど等しくなるように、化学的機械的研磨(CMP)を実行してもよい。
図6を参照して、半導体デバイス100のチャネル領域のシリコン層510の断面はU字型である。またゲート材料は、2つの側表面上のフィン210と、チャネル領域中のフィン210の下表面を取り囲む。
しかしながら、フィン210の上表面は、絶縁性のキャップ140によって被覆される。
その後、ゲート電極を形成すべく、シリコン層510をパターン化し、エッチングしてもよい。
例えば、図7は、ゲート電極を形成した後の、本発明の趣旨に沿った半導体デバイス100の上面図を示す。
図示のように、半導体デバイス100は、ゲート電極710、720、およびフィン210の底部を囲むゲート材料510(図6)を有するダブルゲート構造を含んでいる。簡略化のため、フィン210の側表面および下表面を取り囲むゲート絶縁膜410は、図7に図示していない。
その後、ソース/ドレイン領域220、230をドープしてもよい。例えば、n型またはp型不純物を、ソース/ドレイン領域220、230に注入してもよい。特定の注入薬量および注入エネルギーは、特定の最終製品(end device)の必要条件に基づいて選択することができる。
当業者は、回路必要条件に基づいてソース/ドレイン注入プロセスを最適化することができるであろう。また、このようなステップは過度に本発明の趣旨を不明瞭にしないように、ここには記載しない。
さらに、特定の回路必要条件に基づいてソース/ドレイン接合の位置を制御すべく、任意にサイドウォールスペーサをソース/ドレイン・イオン注入より先に形成してもよい。
その後、ソース/ドレイン領域220、230を活性化すべく、活性化アニーリングを実行してもよい。
図7に示される生成された半導体デバイス100は、第1ゲート710および第2ゲート720を有するダブルゲート・デバイスである。
ゲート材料510(図6)は、ゲート・エッチング中にフィン210を保護する絶縁性のキャップ140をフィン210が維持することを可能にする一方で、フィン210の3つの表面を取り囲んでおり、従来のFinFETと比較して1つのデバイス当たりのチャネル幅が増加した半導体デバイス100を提供する。
さらに、フィン210の底部を囲んでいるゲート材料510は、第3のゲート電極が必要であり得る状況下において、第3ゲートとして使用することができる。
いくつかの実装においては、図3Aおよび図3Bに関して記載した、埋込酸化膜120を横方向にアンダーカットすることに関連するプロセスを回避して、電気的、物理的に分離した2つのゲート電極710、720を生成してもよい。
この実装においては、ゲート電極710、720をフィンによって互いから効果的に分離するので、回路中で使用される際、ゲート電極710、720の各々にバイアスを別々にかけることができる。
この実装では、例えば特定の回路必要条件に基づいて、ゲート電極720とは異なる電圧でゲート電極710をバイアスしてもよい。
独立してゲートをバイアスすることは、回路設計中の半導体デバイス100のフレキシティビティを高める。さらに、ゲート電極720とは別に、ゲート電極710をn型またはp型不純物でドープしてもよい。また逆も同じである。
したがって、本発明によれば、デバイスのチャネル領域中にU字型の断面を有するダブルゲートFinFETデバイスが形成される。
生成した構造は、短チャネル耐性に優れているので有利である。さらに、本発明はフレキシビリティを増加すると共に、従来のプロセス中に容易に統合することができる。
いくつかの実装においては、FinFETは複数のフィンを必要としてもよい。
図8Aから図8Eは、複数のフィンを形成する典型的なプロセスの一例を示す図である。図8Aは、半導体デバイス800の断面を示す。
図8Aを参照すると、デバイス800は埋込酸化物(BOX)層810、フィン層820、SiO2層830、SiO2構造840、およびポリシリコン・スペーサ850を含んでいてもよい。
フィン層820は、シリコン、ゲルマニウムまたはシリコンとゲルマニウムの組合せを含んでいてもよい。
層810ないし830、構造840、およびスペーサ850は、従来の方法で形成することができる。
SiO2構造840およびスペーサ850は、形成されることになっているフィン間の所望の距離に基づく所定幅を有するように形成することができる。
その後、SiO2構造840および層830をエッチングし、図8Bに示す構造を生成することができる。図示のように、ポリシリコンスペーサ(poly spacers)850は、下にあるSiO2がエッチングされないように保護する。
その後、図8Cに示すように、ポリシリコンスペーサ850を除去してもよい。
それから、図8Dに示すように、フィン層820を従来の方法でエッチングすることができる。この際、SiO2は、SiO2より下のフィン材料を保護するマスクの役割を果たす。
その後、SiO2マスクをエッチングし、図8Eに示す2つのフィンを生成してもよい。この際、エッチングはシリコン・フィン材料の上で停止する。
この方法では、互いに予め決定された間隔をあけた2つ以上のフィンが形成される。
他の実装の1つにおいては、高くしたソース/ドレインを有するFinFETが望まれる。
図9Aおよび図9Bは、高くしたソース/ドレイン領域を有するFinFETを形成するための典型的なプロセスを示す断面図である。
図9Aを参照すると、デバイス900はBOX層910、シリコン層920、ゲート930、およびサイドウォールスペーサ940を含んでいる。これらの層/構造は、従来の方法で形成することができる。
このシリコン層920を、ソース/ドレイン領域中でシリコンの約10%が残るようにエッチバックしてもよい。
次に、図9A中の矢印で示すように、ソース/ドレイン領域をドープすべく、ソース/ドレイン注入を傾斜させて実行してもよい。
このソース/ドレインのイオン注入は、特定の回路必要条件に基づいたn型またはp型不純物を含んでいてもよい。
ソース/ドレイン注入が完了した後、図9Bに示すように、ソース/ドレイン領域の高さを高くすべく、シリコン層920の選択エピタキシャル成長(SEG)を実行することができる。このように、所望の位置においてS/D接合を形成すべく、ソース/ドレイン注入を注入し、その後、ソース/ドレイン領域を高くするSEGプロセスを実行してもよい。
この方法においては、生成されるデバイスの寄生ソース/ドレイン抵抗が低くなる。
前記記載においては、本発明について理解し易いように、特定の材料、構造、化学薬品、プロセス等のような多数の特定の詳細を記載している。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
本発明による、半導体デバイスを製造するのに使用される絶縁層および導電層は、従来のたい積技術によってたい積してもよい。例えば、低圧CVD(LPCVD)およびエンハンストCVD(ECVD)を含んだ様々な種類のCVDプロセスのようなメタライゼーション技術を使用することができる。
本発明は、ダブルゲート半導体デバイスの製造、特に100nm以下の構造的要素を有するFinFETデバイスに適用可能である。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
本発明の好ましい実施形態およびその多様性のうちのいくつかの例のみが、本発明において開示されると共に記載される。本発明は、様々な他の組合わせおよび環境において使用できると共に、ここに記載されるような本発明の概念の範囲内の変形または修正することができるものとして理解される。
本発明の実施形態に従ってフィンを形成するために使用することができる典型的な層の一例を示す断面図。 本発明の典型的な実施形態の一例に従ったフィンの形成を示す断面図。 本発明の典型的な実施形態の一例に従った、図2Aの半導体デバイスを概略的に示す上面図。 本発明の典型的な実施形態の一例に従った、図2Aのフィンの下の絶縁層のアンダーカットを示す断面図。 本発明の典型的な実施形態の一例に従った、図2Aのフィンの下の絶縁層のアンダーカットを示す断面図。 本発明の典型的な実施形態の一例に従った、図3Bのフィン上のゲート絶縁層の形成を示す断面図。 本発明の典型的な実施形態の一例に従った、図4のデバイス上のゲート材料の形成を示す断面図。 本発明の典型的な実施形態の一例に従った、ゲート材料のプレーナ化を示す断面図。 本発明の典型的な実施形態の一例に従って形成された、典型的なダブルゲート・デバイスの一例を示す平面図。 本発明の他の実施形態の一例に従って複数のフィンの形成を示す断面図。 本発明の他の実施形態の一例に従って複数のフィンの形成を示す断面図。 本発明の他の実施形態の一例に従って複数のフィンの形成を示す断面図。 本発明の他の実施形態の一例に従って複数のフィンの形成を示す断面図。 本発明の他の実施形態の一例に従って複数のフィンの形成を示す断面図。 本発明の他の実施形態の一例に従って高くしたソース/ドレイン領域の形成を示す断面図。 本発明の他の実施形態の一例に従って高くしたソース/ドレイン領域の形成を示す断面図。

Claims (2)

  1. ダブルゲートFin−FETデバイスを形成する方法であって、
    基板上に絶縁層を形成するステップと、
    前記絶縁層上に、複数の側表面、上表面および下表面を有するフィン構造を形成するステップと、
    前記フィン構造の上表面上に絶縁層を形成するステップと、
    ソースおよびドレイン領域を形成するステップと、
    前記フィン構造の前記下表面より下の前記絶縁層を横方向に貫通してエッチングして、前記フィン構造の一部が、基板上で浮遊するとともに、前記ソースおよびドレイン領域に隣接した前記フィン構造の端部によって支持された状態にするステップと、
    前記フィン構造上に、前記フィン構造の前記下表面と、前記側表面の少なくとも一部とを取り囲むようにゲート材料をたい積するステップと、
    前記たい積したゲート材料をプレーナ化するステップと
    前記フィン構造の対向面上に第1ゲート電極および第2ゲート電極を形成すべく、前記ゲート材料をパターン化すると共にエッチングするステップとを含む、方法。
  2. 前記エッチングするステップは、
    前記絶縁層を横方向に貫通すべく、HBrを使用する、請求項記載の方法。
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