TWI790939B - 半導體元件及其形成方法 - Google Patents

Abstract

一種半導體元件包括：基底、多個隔離結構、多個通道層以及閘極結構。基底包括位於其上的多個鰭片。多個隔離結構分別配置在多個鰭片之間。多個隔離結構的頂面高於多個鰭片的頂面以形成多個開口。多個通道層分別配置在多個開口中。每一個通道層接觸相應的鰭片且延伸覆蓋相應的隔離結構的下側壁，以形成U型結構。閘極結構填入多個開口中且延伸覆蓋多個隔離結構的頂面。

Description

半導體元件及其形成方法

本發明是有關於一種積體電路及其形成方法，且特別是有關於一種半導體元件及其形成方法。

近年來電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)的發展極為快速，是目前最受矚目之未來記憶體的結構。由於RRAM具備低功耗、高速運作、高密度以及相容於互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)製程技術之潛在優勢，因此非常適合作為下一世代之非揮發性記憶體元件。一般使用的電阻式隨機存取記憶體的基本結構是由一個電晶體與一個電阻器所構成(1T1R)。電阻器的電阻值可由變更施加的偏壓改變，因此元件可處於高電阻狀態(HRS)或低電阻狀態(LRS)，由此可辨識數位訊號的0或1。

隨著科技的進步，各類電子產品皆朝向高速、高效能、且輕薄短小的趨勢發展。然而，電阻式隨機存取記憶體的佔用面 積卻因電晶體的大元件寬度而難以縮小單位尺寸。因此，如何能有效地利用晶片面積並達到微型化元件是目前非常重要的一門課題。

本發明實施例提供一種半導體元件及其形成方法，其可縮小電晶體的元件寬度，以有效地利用晶片面積並達到微型化元件的目的。

本發明實施例提供一種半導體元件包括：基底、多個隔離結構、多個通道層以及閘極結構。基底包括位於其上的多個鰭片。多個隔離結構分別配置在多個鰭片之間。多個隔離結構的頂面高於多個鰭片的頂面以形成多個開口。多個通道層分別配置在多個開口中。每一個通道層接觸相應的鰭片且延伸覆蓋相應的隔離結構的下側壁，以形成U型結構。閘極結構填入多個開口中且延伸覆蓋多個隔離結構的頂面。

本發明實施例提供一種半導體元件的形成方法包括：提供包括位於其上的多個鰭片的基底；在多個鰭片之間形成多個隔離結構，其中多個隔離結構的頂面高於多個鰭片的頂面以形成多個開口；形成多個通道材料層，以共形覆蓋多個開口的表面；進行氧化製程，以將多個通道材料層的一部分氧化為閘介電層；以及在閘介電層上形成閘電極，以形成閘極結構。

基於上述，本發明實施例將多個隔離結構突出於多個鰭 片之間，使得多個隔離結構的頂面高於多個鰭片的頂面以形成多個開口。接著，將多個通道層分別形成在多個開口中，以使每一個通道層與相應的鰭片接觸並延伸覆蓋相應的隔離結構的下側壁，從而形成U型結構。此U型結構的通道層可有效地增加元件寬度並縮小單位尺寸，以提升晶片使用面積，進而達到微型化元件的目的。

1、2:半導體元件

10、20:溝渠

12:開口

100:基底

101:鰭片

102:第一硬罩幕圖案

104:第二硬罩幕圖案

106:共形層

108:填充材料

108a:第一材料

108b:第二材料

116、126:襯層

118、128、218:隔離結構

118a、128a:第一介電層

118b、128b:第二介電層

120:通道材料

130:通道材料層

130t1:底部厚度

130t2:側壁厚度

135:氧化製程

140、240:通道層

150:閘極結構

152:閘介電層

152a:第一部分

152b:第二部分

154:閘電極

R1:第一區

R2:第二區

T1、T2:厚度

圖1A至圖1H是本發明第一實施例的半導體元件之製造流程的剖面示意圖。

圖2是依照本發明第二實施例的一種半導體元件的剖面示意圖。

請參照圖1A，本實施例提供一種半導體元件1(如圖1H所示)的製造方法，其步驟如下。首先，提供基底100。基底100可包括第一區R1與第二區R2。第一區R1可以是晶胞區，而第二區R2可以是周邊區。基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底(Semiconductor Over Insulator，SOI)。在本實施例中，基底100可以是矽基底。

接著，在基底100上依序形成第一硬罩幕圖案102與第 二硬罩幕圖案104。在一實施例中，第一硬罩幕圖案102的材料包括氧化矽，而第二硬罩幕圖案104的材料包括氮化矽。在本實施例中，第一硬罩幕圖案102與第二硬罩幕圖案104可用以當作蝕刻罩幕，以移除未被第一硬罩幕圖案102與第二硬罩幕圖案104所覆蓋的部分基底100，從而在基底100中形成多個溝渠10、20。具體來說，溝渠10形成在第一區R1的基底100中，以在基底100上形成多個鰭片101。也就是說，此鰭片101的材料亦為半導體材料，例如矽。另外，溝渠20則是形成在第二區R2的基底100中。在一實施例中，溝渠20的寬度可大於或等於溝渠10的寬度。

然後，形成共形層106以上覆溝渠10、20的表面並延伸覆蓋第二硬罩幕圖案104的頂面。在一實施例中，共形層106的材料可以是氧化矽，其可由化學氣相沉積法(CVD)來形成。之後，在共形層106上形成填充材料108，以填入溝渠10、20中並延伸覆蓋第二硬罩幕圖案104的頂面。具體來說，填充材料108包括第一材料108a與位於第一材料108a上的第二材料108b。在一實施例中，第一材料108a可以是旋塗式玻璃(spin-on glass，SOG)，其可由旋轉塗佈法來形成。另外，第二材料108b可以是氧化矽，其可由高密度電漿化學氣相沉積法(high-density plasma CVD，HDP-CVD))或是增強高深寬比溝填製程(eHARP)來形成。由於SOG的流動性較佳，因此可輕易填入溝渠10、20中而不易產生空隙。在一實施例中，由HDP或是eHARP所形成的第二材料108b的緻密度大於由SOG所構成的第一材料108a的緻密 度。在此情況下，第二材料108b可有效地保護下方的基底100免受後續製程的損壞。在一實施例中，填充材料108也可以僅包括第一材料108a或第二材料108b。

請參照圖1B，進行平坦化製程，移除部分填充材料108與部分共形層106，以暴露出第二硬罩幕圖案104的頂面。在一實施例中，平坦化製程可包括化學機械研磨(CMP)製程。在進行平坦化製程之後，剩餘的共形層106與填充材料108填充在第一區R1的溝渠10中，以形成多個襯層116與多個隔離結構118。隔離結構118分別配置在鰭片101之間。襯層116分別裝襯在隔離結構118的底面與側壁，以將隔離結構118與鰭片101或是第二硬罩幕圖案104分隔。在本實施例中，每一個隔離結構118包括第一介電層118a與位於第一介電層118a上的第二介電層118b。雖然圖1B繪示出的隔離結構118具有雙層結構，但本發明不以此為限。在其他實施例中，隔離結構118可包括單層結構或是多層結構。在本實施例中，隔離結構118可視為淺溝渠隔離(STI)結構。

相似地，剩餘的共形層106與填充材料108可填充在第二區R2的溝渠20中，以形成多個襯層126與多個隔離結構128。每一個隔離結構128包括第一介電層128a與位於第一介電層128a上的第二介電層128b。在一實施例中，第一介電層128a與第二介電層128b之間的界面可高於第一介電層118a與第二介電層118b之間的界面。另外，在本實施例中，在進行CMP製程之後，隔離 結構118的頂面、隔離結構128的頂面以及第二硬罩幕圖案104的頂面可實質上共平面或齊平。

請參照圖1B與圖1C，進行回蝕刻製程，移除第一區R1的第二硬罩幕圖案104，以在鰭片101上形成多個開口12。也就是說，在進行回蝕刻製程之後，隔離結構118可突出於鰭片101之間，以於相鄰隔離結構118之間形成開口12。在此情況下，如圖1C所示，開口12可暴露出鰭片101上的第一硬罩幕圖案102與部分襯層116。在一實施例中，可利用罩幕層(未繪示)覆蓋第二區R2的隔離結構128與第二硬罩幕圖案104的表面來進行回蝕刻製程，之後再移除上述罩幕層。因此，在移除第一區R1的第二硬罩幕圖案104之後，第二區R2的第二硬罩幕圖案104仍可保留下來，如圖1C所示。在替代實施例中，亦可同時移除第一區R1與第二區R2的第二硬罩幕圖案104。

請參照圖1C與圖1D，進行清洗製程，以移除開口12的表面上的第一硬罩幕圖案102與襯層116，進而暴露出隔離結構118的上部表面與鰭片101的頂面。在一實施例中，第一硬罩幕圖案102(或襯層116)與隔離結構118可具有不同蝕刻選擇性的材料。因此，在進行上述清洗製程之後，外露於開口12的第一硬罩幕圖案102與襯層116被移除，而隔離結構118仍維持原本形狀。在替代實施例中，在進行上述清洗製程期間，部分隔離結構亦被移除，以形成子彈形狀的隔離結構218(如圖2所示)。

請參照圖1E，形成通道材料120以共形覆蓋開口12的表 面且延伸覆蓋第一區R1的隔離結構118的頂面。另外，通道材料120亦上覆第二區R2的隔離結構128的頂面與第二硬罩幕圖案104的頂面。在一實施例中，通道材料120包括摻雜多晶矽、非摻雜多晶矽或其組合。通道材料120可通過化學氣相沉積法來形成，且具有大於10nm的厚度，例如27nm。

請參照圖1E與圖1F，進行蝕刻製程，移除第一區R1的隔離結構118的頂面上的通道材料120與第二區R2上的通道材料120，進而在開口12中分別形成多個通道材料層130。在此情況下，如圖1F所示，通道材料層130共形地覆蓋開口12的表面，以形成U形結構。在一實施例中，上述的蝕刻製程可以是全面性的乾式蝕刻製程(blanket dry etching process)，亦即在進行上述的蝕刻製程時不需要使用蝕刻罩幕。在進行上述的蝕刻製程之後，通道材料層130的底部厚度130t1會被薄化為例如但不限於5nm。在本實施例中，通道材料層130的底部厚度130t1可大於其側壁厚度130t2。在此情況下，較厚的底部厚度130t1在進行後續氧化製程後不會因厚度太薄而產生斷裂或是不連續的問題。

請參照圖1F與圖1G，進行氧化製程135，以將通道材料層130的一部分氧化為閘介電層152，並將通道材料層130的剩餘部分變成多個通道層140。在一實施例中，氧化製程135包括乾式氧化製程或是濕式氧化製程。在本實施例中，閘介電層152的材料可以是氧化矽，其材料可由通道材料層130衍生而來。另外，在氧化製程135中，通道材料層130可由上而下逐漸氧化為閘介 電層152。在此情況下，如圖1G所示，位於開口12的上部的通道材料層130完全氧化為第一部分152a，而位於開口12的下部的通道材料層130則是部分氧化為第二部分152b。也就是說，第一部分152a上覆隔離結構118的上側壁，而第二部分152b則是上覆通道層140。在本實施例中，第一部分152a的厚度T1可大於第二部分152b的厚度T2。另外，第一部分152a的厚度T1與第二部分152b的厚度T2可隨元件電壓的設計需求來進行調整，本發明不以此為限。

值得注意的是，在進行氧化製程135之後，通道層140直接接觸相應的鰭片101且延伸覆蓋相應的隔離結構118的下側壁，以形成U型結構。在一實施例中，通道層140的高度可隨著氧化製程135的製程時間增加而降低。也就是說，當氧化製程135的製程時間增加時，通道材料層130的更多部分被氧化為閘介電層152，以使通道層140的厚度以及/或高度減少。在替代實施例中，通道層240的厚度可沿著垂直於基底100的頂面的方向漸縮，以形成牛角形狀，如圖2所示。

請參照圖1H，在閘介電層152上形成閘電極154，以形成閘極結構150。具體來說，閘電極154可填入開口12中並延伸覆蓋第一區R1的隔離結構118的頂面、第二區R2的隔離結構128的頂面以及第二區R2的第二硬罩幕圖案104的頂面。在一實施例中，閘電極154的材料可包括導體材料，例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法。

在形成閘極結構150之後，便完成本實施例之半導體元件1。具體來說，半導體元件1可包括：基底100、多個隔離結構118、多個通道層140以及閘極結構150。基底100包括位於其上的多個鰭片101。多個隔離結構118分別配置在多個鰭片101之間。多個隔離結構118的頂面高於多個鰭片101的頂面以形成多個開口12。多個通道層140分別配置在多個開口12中。每一個通道層140接觸相應的鰭片101且延伸覆蓋相應的隔離結構118的下側壁，以形成U型結構。閘極結構150填入多個開口12中且延伸覆蓋多個隔離結構118的頂面。從另一角度來看，閘極結構150可具有多個梳狀部以嵌入相鄰隔離結構118之間。值得注意的是，在本實施例中，閘極結構150與相應的通道層140之間的接觸面積可大於相應的鰭片101的頂部面積。也就是說，本實施例可通過與鰭片101接觸的通道層140來增加鰭片101與閘極結構150之間的元件寬度，以縮小單位尺寸，進而提升晶片使用面積。

圖2是依照本發明第二實施例的一種半導體元件的剖面示意圖。

請參照圖2，基本上，第二實施例的半導體元件2與第一實施例的半導體元件1相似，相同的構件與材料已於上述段落詳述過，於此便不再贅述。上述兩者不同之處在於：半導體元件2具有牛角形狀的通道層240與子彈形狀的隔離結構218。也就是說，通道層240的厚度可沿著垂直於基底100的頂面的方向漸縮，且隔離結構218的寬度可沿著垂直於基底100的頂面的方向漸 縮。在本實施例中，子彈形狀的隔離結構218可有利於閘電極154填入上寬下窄的開口12(如圖1G至圖1H所示)中，以避免在開口12中形成孔洞。

在一實施例中，半導體元件1、2可應用在電阻式隨機存取記憶體(RRAM)中。也就是說，可在前段(FEOL)製程中形成半導體元件1、2，在後段(BEOL)製程中形成RRAM的記憶胞(memory cell)，並利用內連線結構電性連接半導體元件1、2與記憶胞，以形成一個電晶體與一個電阻器(1T1R)的記憶體結構。由於RRAM需要大電流來進行操作，因此，習知的RRAM的元件面積會因過大的電晶體佔用面積而無法進行微縮。在本實施例中，半導體元件1、2可利用U型結構的通道層來增加元件寬度並縮小單位尺寸，以提升晶片使用面積，進而達到縮小RRAM的元件面積。因此，本實施例之RRAM則可符合目前微型化元件的趨勢，以增加商業競爭力。在替代實施例中，半導體元件1、2亦可應用在其他需要電晶體的應用領域上，例如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)等。

綜上所述，本發明實施例將多個隔離結構突出於多個鰭片之間，使得多個隔離結構的頂面高於多個鰭片的頂面以形成多個開口。接著，將多個通道層分別形成在多個開口中，以使每一個通道層與相應的鰭片接觸並延伸覆蓋相應的隔離結構的下側壁，從而形成U型結構。此U型結構的通道層可有效地增加元件寬度並縮小單位尺寸，以提升晶片使用面積，進而達到微型化元 件的目的。

1:半導體元件

100:基底

101:鰭片

102:第一硬罩幕圖案

104:第二硬罩幕圖案

116、126:襯層

118、128:隔離結構

140:通道層

150:閘極結構

152:閘介電層

154:閘電極

R1:第一區

R2:第二區

Claims (9)

1. 一種半導體元件，包括：基底，包括位於其上的多個鰭片；多個隔離結構，分別配置在所述多個鰭片之間，其中所述多個隔離結構的頂面高於所述多個鰭片的頂面以形成多個開口；多個通道層，分別配置在所述多個開口中，其中每一個通道層接觸相應的鰭片且延伸覆蓋相應的隔離結構的下側壁，以形成U型結構；以及閘極結構，填入所述多個開口中且延伸覆蓋所述多個隔離結構的所述頂面。
2. 如請求項1所述的半導體元件，其中所述多個通道層的厚度沿著垂直於所述基底的頂面的方向漸縮，以形成牛角形狀。
3. 如請求項2所述的半導體元件，其中所述多個隔離結構的寬度沿著垂直於所述基底的所述頂面的所述方向漸縮，以形成子彈形狀。
4. 如請求項1所述的半導體元件，其中所述閘極結構包括：閘介電層，包括：第一部分，上覆所述多個隔離結構的上側壁；以及第二部分，上覆所述多個通道層，其中所述第一部分的厚度大於所述第二部分的厚度；以及閘電極，配置在所述閘介電層上。
5. 如請求項1所述的半導體元件，其中所述閘極結構與相應的通道層之間的接觸面積大於相應的鰭片的頂部面積。
6. 一種半導體元件的形成方法，包括：提供包括位於其上的多個鰭片的基底；在所述多個鰭片之間形成多個隔離結構，其中所述多個隔離結構的頂面高於所述多個鰭片的頂面以形成多個開口；形成多個通道材料層，以共形覆蓋所述多個開口的表面；進行氧化製程，以將所述多個通道材料層的一部分氧化為閘介電層，其中在進行所述氧化製程之後，所述多個通道材料層的剩餘部分變成多個通道層，分別形成在所述多個開口中，其中每一個通道層接觸相應的鰭片且延伸覆蓋相應的隔離結構的下側壁，以形成U型結構；以及在所述閘介電層上形成閘電極，以形成閘極結構。
7. 如請求項6所述的半導體元件的形成方法，其中所述多個通道層的厚度沿著垂直於所述基底的頂面的方向漸縮，以形成牛角形狀。
8. 如請求項7所述的半導體元件的形成方法，其中所述多個隔離結構的寬度沿著垂直於所述基底的所述頂面的所述方向漸縮，以形成子彈形狀。
9. 如請求項6所述的半導體元件的形成方法，其中形成所述多個通道材料層的步驟包括：形成通道材料以共形覆蓋所述多個開口的所述表面且延伸覆 蓋所述多個隔離結構的所述頂面；以及進行蝕刻製程，移除所述多個隔離結構的所述頂面上的所述通道材料，進而在所述多個開口中分別形成所述多個通道材料層，其中每一個通道材料層的底部厚度大於其側壁厚度。

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