CN113871353A - 半导体结构的制备方法及半导体结构 - Google Patents

半导体结构的制备方法及半导体结构 Download PDF

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Abstract

本申请涉及一种半导体结构的制备方法及半导体结构，所述方法包括：提供包括沟槽的基底，于所述沟槽内形成栅极结构，所述栅极结构的顶面低于所述沟槽的顶面；形成第一刻蚀阻挡层，所述第一刻蚀阻挡层覆盖所述栅极结构的顶面、所述沟槽的部分侧壁及所述基底的上表面；于所述沟槽内第一刻蚀阻挡层的上表面形成覆盖绝缘层，所述覆盖绝缘层与位于所述沟槽侧壁上的所述第一刻蚀阻挡层之间形成间隙；至少于所述间隙的顶部形成封口层，以在所述覆盖绝缘层的两侧形成空气间隙。本申请利用覆盖绝缘层两侧的空气间隙可以隔离栅极两侧有源区，减小相邻栅极之间的耦合效应，提高制成半导体器件的电性能。

Description

半导体结构的制备方法及半导体结构
技术领域
本发明涉及集成电路设计及制造技术领域，特别是涉及半导体结构的制备方法及半导体结构。
背景技术
随着集成电路制程的快速发展，对半导体产品的集成度的要求越来越高。而随着半导体产品的集成度的提高，半导体器件的尺寸不断减小，导致位于有源区内相邻两个栅极结构之间的间隙不断减小，使得有源区内相邻两个栅极结构之间受耦合效应的影响容易产生漏电流，降低制成半导体器件的电性能及可靠性。
因此，如何在减小半导体器件尺寸，保证栅极结构的尺寸满足电路集成度设计需求的情况下，避免有源区内相邻两个栅极结构之间产生耦合效应，成为半导体制造技术领域亟待解决的技术问题之一。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种半导体结构的制备方法及半导体结构，在保证外围区内电路栅极尺寸满足电路集成度设计需求的同时，改善有源区内相邻两个栅极结构之间的耦合效应。
为实现上述目的及其他相关目的，本申请的一方面提供一种半导体结构的制备方法，包括：
提供包括沟槽的基底，于所述沟槽内形成栅极结构，所述栅极结构的顶面低于所述沟槽的顶面；
形成第一刻蚀阻挡层，所述第一刻蚀阻挡层覆盖所述栅极结构的顶面、所述沟槽的部分侧壁及所述基底的上表面；
于所述沟槽内第一刻蚀阻挡层的上表面形成覆盖绝缘层，所述覆盖绝缘层与位于所述沟槽侧壁上的所述第一刻蚀阻挡层之间形成间隙；
至少于所述间隙的顶部形成封口层，以在所述覆盖绝缘层的两侧形成空气间隙。
于上述实施例中的半导体结构制备方法中，通过在基底的沟槽内形成顶面低于沟槽顶面的栅极结构，再形成第一刻蚀阻挡层，所述第一刻蚀阻挡层覆盖所述栅极结构的顶面、所述沟槽的部分侧壁及所述基底的上表面，以避免后续工艺流程对栅极结构的顶部、沟槽侧壁及基底的上表面造成损伤；然后于所述沟槽内第一刻蚀阻挡层的上表面形成覆盖绝缘层，使得所述覆盖绝缘层与位于所述沟槽侧壁上的所述第一刻蚀阻挡层之间形成间隙，至少于所述间隙的顶部形成封口层，以在所述覆盖绝缘层的两侧形成空气间隙。由于空气的介电常数小，隔离效果好，利用覆盖绝缘层两侧的空气间隙可以隔离栅极两侧有源区，减小相邻栅极之间的耦合效应，提高制成半导体器件的电性能。
在其中一个实施例中，形成所述间隙的步骤包括：形成牺牲层于所述沟槽内，所述牺牲层位于所述第一刻蚀阻挡层的侧壁上；形成所述覆盖绝缘层于所述牺牲层之间，以填满所述沟槽；移除所述牺牲层，使得所述覆盖绝缘层与位于所述沟槽侧壁上的所述第一刻蚀阻挡层之间形成间隙，利用空气的介电常数小、隔离效果好的特性，减小相邻栅极之间的耦合效应，提高制成半导体器件的电性能。
在其中一个实施例中，形成所述牺牲层的步骤包括：形成牺牲材料层，所述牺牲材料层覆盖所述第一刻蚀阻挡层；移除位于所述沟槽底部及所述沟槽外部所述第一刻蚀阻挡层的上表面的所述牺牲材料层，保留的所述牺牲材料层形成所述牺牲层，便于在去除所述牺牲层后，所述覆盖绝缘层与位于所述沟槽侧壁上的所述第一刻蚀阻挡层之间形成间隙。
在其中一个实施例中，采用湿法刻蚀工艺去除所述牺牲层。
在其中一个实施例中，形成包括沟槽的基底的步骤包括：
提供衬底；
于所述衬底的上表面依次形成第二刻蚀阻挡层、掩膜层及图形化光刻胶层，所述图形化光刻胶层内形成有用于定义所述沟槽的形状及位置的开口图形；
基于所述图形化光刻胶层刻蚀所述掩膜层、所述第二刻蚀阻挡层；
基于刻蚀后的所述掩膜层及所述第二刻蚀阻挡层刻蚀所述衬底，以形成所述沟槽。
在其中一个实施例中，所述掩膜层包括依次叠置的第一掩膜层与第二掩膜层，其中，所述第一掩膜层与所述第二刻蚀阻挡层相邻。
在其中一个实施例中，形成所述栅极结构的步骤包括：
至少于所述沟槽的侧壁及底部形成栅氧化材料层；
形成第一导电材料层，所述第一导电材料层覆盖所述栅氧化材料层；
形成主导电材料层，所述主导电材料层位于所述第一导电材料层上，以填满所述沟槽；
移除部分栅氧化材料层、部分所述主导电材料层和部分所述第一导电材料层，以形成所述栅极结构。
在其中一个实施例中，保留的所述栅氧化材料层形成栅氧化层；保留的所述第一导电材料层形成第一导电层；保留的所述主导电材料层形成主导电层。
在其中一个实施例中，所述第一导电层的顶面低于所述主导电层的顶面；所述主导电层的顶面低于所述栅氧化层的顶面。
在其中一个实施例中，所述栅氧化层的顶面与所述沟槽的顶面齐平。
在其中一个实施例中，所述栅氧化层的厚度为1nm-10nm；及/或所述第一导电层的厚度为1nm-10nm。
在其中一个实施例中，所述空气间隙在基底上表面的正投影的长度为5nm-20nm；及/或所述第一刻蚀阻挡层的厚度为5nm-20nm。
本申请的另一方面提供一种半导体结构，包括基底、第一刻蚀阻挡层、覆盖绝缘层及封口层，基底包括沟槽，所述沟槽内包括栅极结构，所述栅极结构的顶面低于所述沟槽的顶面；第一刻蚀阻挡层覆盖所述栅极结构的顶面、所述沟槽的部分侧壁及所述基底的上表面；覆盖绝缘层位于所述沟槽内的所述第一刻蚀阻挡层的上表面上，且与位于所述沟槽侧壁上的所述第一刻蚀阻挡层形成间隙；封口层至少位于所述间隙的顶部，用于在所述覆盖绝缘层的两侧形成空气间隙。
于上述实施例中的半导体结构中，通过在位于基底沟槽内且顶面低于沟槽顶面的栅极结构上设置第一刻蚀阻挡层，使得所述第一刻蚀阻挡层覆盖所述栅极结构的顶面、所述沟槽的部分侧壁及所述基底的上表面，以避免后续工艺流程对栅极结构的顶部、沟槽侧壁及基底的上表面造成损伤；然后于所述沟槽内第一刻蚀阻挡层的上表面设置覆盖绝缘层，使得所述覆盖绝缘层与位于所述沟槽侧壁上的所述第一刻蚀阻挡层之间形成间隙，至少于所述间隙的顶部设置封口层，以在所述覆盖绝缘层的两侧形成空气间隙。由于空气的介电常数小，隔离效果好，利用覆盖绝缘层两侧的空气间隙可以隔离栅极两侧有源区，减小相邻栅极之间的耦合效应，提高制成半导体器件的电性能。
在其中一个实施例中，所述空气间隙在所述基底的上表面的正投影的长度为5nm-20nm；及/或所述第一刻蚀阻挡层的厚度为5nm-20nm。
在其中一个实施例中，所述栅极结构包括由外到内依次叠置的栅氧化层、第一导电层及主导电层；所述栅氧化层的顶面与所述沟槽的顶面齐平；所述第一导电层的顶面低于所述主导电层的顶面；所述主导电层的顶面低于所述栅氧化层的顶面。
附图说明
为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参阅一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
图1显示为本申请实施例中提供的一种半导体结构的制备方法的流程图示意图；
图2-图7显示为本申请实施例中提供的一种半导体结构的制备方法中步骤S1所得半导体结构的截面结构示意图；
图8显示为本申请实施例中提供的一种半导体结构的制备方法中步骤S2所得半导体结构的截面结构示意图；
图9-图13显示为本申请实施例中提供的一种半导体结构的制备方法中步骤S3所得半导体结构的截面结构示意图；
图14-图15显示为本申请实施例中提供的一种半导体结构的制备方法中步骤S4所得半导体结构的截面结构示意图；
附图标记说明：
10、衬底；11、有源区；12、隔离区；13、第二刻蚀阻挡层；14、掩膜层；141、第一掩膜层；142、第二掩膜层；15、图形化光刻胶层；171、栅氧化材料层；17、栅氧化层；181、第一导电材料层；18、第一导电层；191、主导电材料层；19、主导电层；100、基底；110、沟槽；111、栅极结构；112、第一刻蚀阻挡层；1131、牺牲材料层；113、牺牲层；1141、覆盖绝缘材料层；114、覆盖绝缘层；1151、间隙；115、空气间隙；1161、封口材料层；116、封口层。
具体实施方式
为了便于理解本申请，下面将参阅相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参阅作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
请参阅图1-图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，在本申请的一个实施例中，提供了一种半导体结构的制备方法中，包括如下步骤：
步骤S1，提供包括沟槽的基底，于所述沟槽内形成栅极结构，所述栅极结构的顶面低于所述沟槽的顶面；
步骤S2，形成第一刻蚀阻挡层，所述第一刻蚀阻挡层覆盖所述栅极结构的顶面、所述沟槽的部分侧壁及所述基底的上表面；
步骤S3，于所述沟槽内第一刻蚀阻挡层的上表面形成覆盖绝缘层，所述覆盖绝缘层与位于所述沟槽侧壁上的所述第一刻蚀阻挡层之间形成间隙；
步骤S4，至少于所述间隙的顶部形成封口层，以在所述覆盖绝缘层的两侧形成空气间隙。
具体地，请继续参阅图1，通过在基底的沟槽内形成顶面低于沟槽顶面的栅极结构，再形成第一刻蚀阻挡层，所述第一刻蚀阻挡层覆盖所述栅极结构的顶面、所述沟槽的部分侧壁及所述基底的上表面，以避免后续工艺流程对栅极结构的顶部、沟槽侧壁及基底的上表面造成损伤；然后于所述沟槽内第一刻蚀阻挡层的上表面形成覆盖绝缘层，使得所述覆盖绝缘层与位于所述沟槽侧壁上的所述第一刻蚀阻挡层之间形成间隙，至少于所述间隙的顶部形成封口层，以在所述覆盖绝缘层的两侧形成空气间隙。由于空气的介电常数小，隔离效果好，利用覆盖绝缘层两侧的空气间隙可以隔离栅极两侧有源区，减小相邻栅极之间的耦合效应，提高制成半导体器件的电性能。
请参阅图2及图3，步骤S1中提供包括沟槽110的基底100，于沟槽110内形成栅极结构111，栅极结构111的顶面低于沟槽110的顶面。作为示例，形成包括沟槽110的基底100的步骤可以包括如下步骤：
步骤S11，提供衬底10；
步骤S12，于衬底10的上表面依次形成第二刻蚀阻挡层13、掩膜层14及图形化光刻胶层15，图形化光刻胶层15内形成有用于定义沟槽110的形状及位置的开口图形；
步骤S13，基于图形化光刻胶层15刻蚀掩膜层14、第二刻蚀阻挡层13；
步骤S14，基于刻蚀后的掩膜层14及第二刻蚀阻挡层13刻蚀衬底10，以形成沟槽110。
具体地，请继续参阅图1-图3，衬底10包括隔离区12及由隔离区12限定的有源区11，例如，可以设置隔离区12环绕有源区11，请注意，图2仅示意性说明隔离区12位于有源区11的外围，并不作为对本申请实施例的限定。
作为示例，衬底10可以包括但不仅限于半导体材料(例如，硅、锗或硅锗等)或III-V化合物(例如，GaP、GaAs或GaSb等)。在一些实施例中，衬底10可以为绝缘体上硅(SOI)衬底10或绝缘体上锗(GOI)衬底10。衬底10可以包括导电区域。本领域的技术人员可以根据衬底10上形成的晶体管类型选择衬底10的类型，因此衬底10的类型不应限制本申请的保护范围。
作为示例，诸如动态随机存取存储器(DRAM)的易失性存储单元阵列可以形成在单元区中，或者，诸如闪速存储器的非易失性存储单元阵列可以形成在单元区中。在外围区中，可以形成与单元区中的单元阵列电连接的外围电路。请参阅图2和图3，根据本发明构思的一示例实施方式的半导体结构的制备方法，可以在外围区的有源区11内形成沟槽110，并于沟槽110内形成栅极结构111，以形成埋入式栅极结构111。
作为示例，步骤S12中形成图形化光刻胶层15的步骤可以包括：
步骤S121，于掩膜层14的上表面形成光刻胶材料层(未图示)；
步骤S122，图形化光刻胶材料层，以形成图形化光刻胶层15。
具体地，通过在掩膜层14上涂覆光刻胶，并经曝光、显影等一系列步骤，形成图形化光刻胶层15，图形化光刻胶层15定义出沟槽110的形状及位置，例如图2中图形化光刻胶层15中图案的宽度W1用于限定沟槽110的宽度，且图形化光刻胶层15中图案的大小用于定义出沟槽110的形状及位置。再基于图形化光刻胶层15刻蚀掩膜层14以形成沟槽110。
作为示例，掩膜层14可以包括依次叠置的第一掩膜层141与第二掩膜层142，其中，第一掩膜层141与第二刻蚀阻挡层13相邻。
作为示例，请继续参阅图2-图3，第一掩膜层141可以包括碳层，第二掩膜层142可以包括氮氧化硅层。
作为示例，步骤S1中于沟槽110内形成栅极结构111可以包括如下步骤：
步骤S15，至少于沟槽110的侧壁及底部形成栅氧化材料层171；
步骤S16，形成第一导电材料层181，第一导电材料层181覆盖栅氧化材料层171；
步骤S17，形成主导电材料层191，主导电材料层191位于第一导电材料层181上，以填满沟槽110；
步骤S18，移除部分主导电材料层191和部分第一导电材料层181，以形成栅极结构111。
作为示例，请参阅图4，可以采用热氧化工艺于沟槽110的侧壁及底部形成栅氧化材料层171，以消除刻蚀沟槽110过程中产生的损伤。也可以采用沉积工艺于沟槽110的侧壁及底部、基底100的上表面形成栅氧化材料层171。形成栅氧化材料层171的材料可以包括氧化硅。
作为示例，请参阅图5，步骤S16中可以采用沉积工艺形成第一导电材料层181，第一导电材料层181覆盖栅氧化材料层171及基底100的上表面。形成第一导电材料层181的材料可以包括氮化钛。
作为示例，请参阅图6，步骤S17中可以采用沉积工艺形成主导电材料层191，主导电材料层191位于第一导电材料层181上，以填满沟槽110。形成主导电材料层191的材料可以包括钨。
作为示例，请参阅图7，步骤S18中可以回刻步骤S17中所得半导体结构，移除部分栅氧化材料层171、部分主导电材料层191和部分第一导电材料层181，以形成栅极结构111，使得保留的栅氧化材料层171形成栅氧化层17，保留的第一导电材料层181形成第一导电层18，保留的主导电材料层191形成主导电层19。栅氧化层17的顶面与沟槽110的顶面齐平，第一导电层18的顶面低于主导电层19的顶面，主导电层19的顶面低于栅氧化层17的顶面。由于采用热氧化工艺形成的栅氧化材料层171比较致密，在回刻的过程中，栅氧化材料层171可以保护沟槽110侧壁被刻蚀。在本实施例中，由于第一导电层18的顶面低于主导电层19的顶面，可以改善栅极结构11发生漏电的现象。第一导电层18还可以防止主导电层19的导电材料向外侧扩散，从而提高半导体结构的性能。
作为示例，请继续参阅图7，栅氧化层17的厚度可以为1nm-10nm，例如，栅氧化层17的厚度可以为1nm、3nm、5nm、7nm、9nm或10nm。第一导电层18的厚度可以为1nm-10nm，例如，第一导电层18的厚度可以为1nm、3nm、5nm、7nm、9nm或10nm。
作为示例，请参阅图8，步骤S2中可以采用沉积工艺形成第一刻蚀阻挡层112，第一刻蚀阻挡层112覆盖栅极结构111的顶面、沟槽110的部分侧壁及基底100的上表面。形成第一刻蚀阻挡层112的材料可以包括氮化硅。
作为示例，请继续参阅图8，第一刻蚀阻挡层112的厚度为5nm-20nm，例如，第一刻蚀阻挡层112的厚度可以为5nm、10nm、15nm或20nm。
作为示例，请参阅图9-图13，步骤S3中形成间隙1151的步骤包括：
步骤S31，形成牺牲层113于沟槽110内，牺牲层113位于第一刻蚀阻挡层112的侧壁上；
步骤S32，形成覆盖绝缘层114于牺牲层113之间，以填满沟槽110；
步骤S33，移除牺牲层113，以形成间隙1151。
作为示例，请继续参阅图9，步骤S31中形成牺牲层113的步骤可以包括：
步骤S311，形成牺牲材料层1131，牺牲材料层1131覆盖第一刻蚀阻挡层112；
步骤S312，移除位于沟槽110底部及沟槽110外部第一刻蚀阻挡层112的上表面的牺牲材料层1131，保留的牺牲材料层1131形成牺牲层113。
作为示例，请继续参阅图9，步骤S311中可以采用沉积工艺形成牺牲材料层1131，牺牲材料层1131覆盖第一刻蚀阻挡层112。形成牺牲材料层1131的材料可以包括氧化硅。
作为示例，请继续参阅图10，步骤S312中可以采用刻蚀工艺去除位于沟槽110底部第一刻蚀阻挡层112的上表面的牺牲材料层1131，以及位于沟槽110外部第一刻蚀阻挡层112的上表面的牺牲材料层1131，保留的牺牲材料层1131形成牺牲层113。在本实施例中，由于第一刻蚀阻挡层112的存在，可以防止在移除牺牲材料层1131时对栅氧化层17进行刻蚀，从而可以保护栅极结构111。
作为示例，请继续参阅图11-图12，步骤S32中形成覆盖绝缘层114可以包括如下步骤：
步骤S321，形成覆盖绝缘材料层1141，以填满沟槽110；
步骤S322，去除部分覆盖绝缘材料层1141，形成覆盖绝缘层114，覆盖绝缘层114的顶面与基底100的上表面齐平。
作为示例，请继续参阅图11，步骤S321中可以采用沉积工艺形成覆盖绝缘材料层1141，以填满沟槽110。形成覆盖绝缘材料层1141的材料可以包括氮化硅。
作为示例，请继续参阅图12，步骤S322中可以采用刻蚀工艺去除部分覆盖绝缘材料层1141，形成覆盖绝缘层114，覆盖绝缘层114的顶面与基底100的上表面齐平。
作为示例，请继续参阅图13，步骤S3中可以采用湿法刻蚀工艺去除牺牲层113，使得覆盖绝缘层114与位于沟槽110侧壁上的第一刻蚀阻挡层112之间形成间隙1151。
作为示例，请继续参阅图12，覆盖绝缘层114两侧的牺牲层113的厚度可以相同也可以不同。
作为示例，请参阅图14-图15，步骤S4可以包括如下步骤：
步骤S41：形成封口材料层1161，封口材料层1161填满间隙1151的顶部并覆盖部分覆盖绝缘层114；
步骤S42：去除部分封口材料层1161，形成封口层116，封口层116的顶面与基底100的上表面齐平，以在覆盖绝缘层114的两侧形成空气间隙115。
作为示例，请继续参阅图14-图15，步骤S41中可以采用快速封口的方法于间隙1151的顶部形成封口材料层1161，再回刻封口材料层1161，形成封口层116，封口层116的顶面与基底100的上表面齐平，以在覆盖绝缘层114的两侧形成空气间隙115。由于空气的介电常数小，隔离效果好，利用覆盖绝缘层114两侧的空气间隙115可以隔离栅极两侧有源区，减小相邻栅极之间的耦合效应，提高制成半导体器件的电性能。形成封口材料层1161的材料可以包括氮化硅。
作为示例，请继续参阅图14-图15，空气间隙115在基底100上表面的正投影的长度为5nm-20nm，例如，空气间隙115在基底100上表面的正投影的长度可以为5nm、10nm、15nm或20nm。从图15中可以看出，空气间隙115位于栅极结构111上，且空气间隙115与栅极结构111之间还包括第一刻蚀阻挡层112，第一刻蚀阻挡层112可以用于保护栅极结构111，因此第一刻蚀阻挡层112不能与栅极结构111直接接触。第一刻蚀阻挡层112可以防止主导电层19(图7所示)向外扩散，同时还可以改善后续位线接触窗与栅极结构111之间的短路。
作为示例，请继续参阅图14-图15，覆盖绝缘层114两侧的空气间隙115在基底100上表面的正投影的长度可以相同，也可以不同。
作为示例，本申请实施例中的沉积工艺可以为流体化学气相沉积(FlowableChemical Vapor Deposition，FCVD)工艺、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺及原子层沉积工艺中的一种或多种。
作为示例，请继续参阅图15，本申请提供了一种半导体结构，包括基底100、第一刻蚀阻挡层112、覆盖绝缘层114及封口层116，基底100包括沟槽110，沟槽110内形成有栅极结构111，栅极结构111的顶面低于沟槽110的顶面；第一刻蚀阻挡层112覆盖栅极结构111的顶面、沟槽110的部分侧壁及基底100的上表面；覆盖绝缘层114位于沟槽110内的第一刻蚀阻挡层112的上表面上，且与位于沟槽110侧壁上的第一刻蚀阻挡层112形成间隙1151；封口层116至少位于间隙1151的顶部，用于在覆盖绝缘层114的两侧形成空气间隙115。
请继续参阅图15，通过在位于基底100沟槽110内且顶面低于沟槽110顶面的栅极结构111上设置第一刻蚀阻挡层112，使得第一刻蚀阻挡层112覆盖栅极结构111的顶面、沟槽110的部分侧壁及基底100的上表面，以避免后续工艺流程对栅极结构111的顶部、沟槽110侧壁及基底100的上表面造成损伤；然后于沟槽110内第一刻蚀阻挡层112的上表面设置覆盖绝缘层114，使得覆盖绝缘层114与位于沟槽110侧壁上的第一刻蚀阻挡层112之间形成间隙1151，至少于间隙1151的顶部设置封口层116，以在覆盖绝缘层114的两侧形成空气间隙115。由于空气的介电常数小，隔离效果好，利用覆盖绝缘层114两侧的空气间隙115可以隔离栅极两侧有源区11，减小相邻栅极之间的耦合效应，提高制成半导体器件的电性能。作为示例，请继续参阅图15，栅极结构111包括由外到内依次叠置的栅氧化层17、第一导电层18及主导电层19；栅氧化层17的顶面与沟槽110的顶面齐平；第一导电层18的顶面低于主导电层19的顶面；主导电层19的顶面低于栅氧化层17的顶面。
作为示例，请继续参阅图15，第一刻蚀阻挡层112的厚度为5nm-20nm，例如，第一刻蚀阻挡层112的厚度可以为5nm、10nm、15nm或20nm。
作为示例，请继续参阅图15，栅氧化层17的厚度可以为1nm-10nm，例如，栅氧化层17的厚度可以为1nm、3nm、5nm、7nm、9nm或10nm。第一导电层18的厚度可以为1nm-10nm，例如，第一导电层18的厚度可以为1nm、3nm、5nm、7nm、9nm或10nm。
作为示例，请继续参阅图15，第一刻蚀阻挡层112的厚度为5nm-20nm，例如，第一刻蚀阻挡层112的厚度可以为5nm、10nm、15nm或20nm。
作为示例，请继续参阅图15，空气间隙115在基底100上表面的正投影的长度为5nm-20nm，例如，空气间隙115在基底100上表面的正投影的长度可以为5nm、10nm、15nm或20nm。
请注意，上述实施例仅出于说明性目的而不意味对本申请的限制。
应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括：
提供包括沟槽的基底，于所述沟槽内形成栅极结构，所述栅极结构的顶面低于所述沟槽的顶面；
形成第一刻蚀阻挡层，所述第一刻蚀阻挡层覆盖所述栅极结构的顶面、所述沟槽的部分侧壁及所述基底的上表面；
于所述沟槽内第一刻蚀阻挡层的上表面形成覆盖绝缘层，所述覆盖绝缘层与位于所述沟槽侧壁上的所述第一刻蚀阻挡层之间形成间隙；
至少于所述间隙的顶部形成封口层，以在所述覆盖绝缘层的两侧形成空气间隙。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述间隙的步骤包括：
形成牺牲层于所述沟槽内，所述牺牲层位于所述第一刻蚀阻挡层的侧壁上；
形成所述覆盖绝缘层于所述牺牲层之间，以填满所述沟槽；
移除所述牺牲层，以形成所述间隙。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，形成所述牺牲层的步骤包括：
形成牺牲材料层，所述牺牲材料层覆盖所述第一刻蚀阻挡层；
移除位于所述沟槽底部及所述沟槽外部所述第一刻蚀阻挡层的上表面的所述牺牲材料层，保留的所述牺牲材料层形成所述牺牲层。
4.根据权利要求2所述的半导体结构的制备方法，其特征在于，采用湿法刻蚀工艺去除所述牺牲层。
5.根据权利要求1-4任一项所述的半导体结构的制备方法，其特征在于，形成包括沟槽的基底的步骤包括：
提供衬底；
于所述衬底的上表面依次形成第二刻蚀阻挡层、掩膜层及图形化光刻胶层，所述图形化光刻胶层内形成有用于定义所述沟槽的形状及位置的开口图形；
基于所述图形化光刻胶层刻蚀所述掩膜层、所述第二刻蚀阻挡层；
基于刻蚀后的所述掩膜层及所述第二刻蚀阻挡层刻蚀所述衬底，以形成所述沟槽。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述掩膜层包括依次叠置的第一掩膜层与第二掩膜层，其中，所述第一掩膜层与所述第二刻蚀阻挡层相邻。
7.根据权利要求5所述的半导体结构的制备方法，其特征在于，形成所述栅极结构的步骤包括：
至少于所述沟槽的侧壁及底部形成栅氧化材料层；
形成第一导电材料层，所述第一导电材料层覆盖所述栅氧化材料层；
形成主导电材料层，所述主导电材料层位于所述第一导电材料层上，以填满所述沟槽；
移除部分栅氧化材料层、部分所述主导电材料层和部分所述第一导电材料层，以形成所述栅极结构。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于：
保留的所述栅氧化材料层形成栅氧化层；
保留的所述第一导电材料层形成第一导电层；
保留的所述主导电材料层形成主导电层。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于：
所述第一导电层的顶面低于所述主导电层的顶面；
所述主导电层的顶面低于所述栅氧化层的顶面。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述栅氧化层的顶面与所述沟槽的顶面齐平。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于：
所述栅氧化层的厚度为1nm-10nm；及/或
所述第一导电层的厚度为1nm-10nm。
12.根据权利要求1-4任一项所述的半导体结构的制备方法，其特征在于：
所述空气间隙在所述基底的上表面的正投影的长度为5nm-20nm；及/或
所述第一刻蚀阻挡层的厚度为5nm-20nm。
13.一种半导体结构，其特征在于，包括：
基底，包括沟槽，所述沟槽内包括栅极结构，所述栅极结构的顶面低于所述沟槽的顶面；
第一刻蚀阻挡层，覆盖所述栅极结构的顶面、所述沟槽的部分侧壁及所述基底的上表面；
覆盖绝缘层，位于所述沟槽内的所述第一刻蚀阻挡层的上表面上，且与位于所述沟槽侧壁上的所述第一刻蚀阻挡层形成间隙；
封口层，至少位于所述间隙的顶部，用于在所述覆盖绝缘层的两侧形成空气间隙。
14.根据权利要求13所述的半导体结构，其特征在于：
所述空气间隙在所述基底的上表面的正投影的长度为5nm-20nm；及/或
所述第一刻蚀阻挡层的厚度为5nm-20nm。
15.根据权利要求13或14所述的半导体结构，其特征在于，所述栅极结构包括由外到内依次叠置的栅氧化层、第一导电层及主导电层；
所述栅氧化层的顶面与所述沟槽的顶面齐平；
所述第一导电层的顶面低于所述主导电层的顶面；
所述主导电层的顶面低于所述栅氧化层的顶面。
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