JP4064611B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係わるもので、特に高密度、高集積化に適した不揮発性半導体記憶装置のセル周辺制御系回路及びメモリセルアレイ内の選択ゲートの構造に関する。
【０００２】
【従来の技術】
近年、不揮発性メモリにおいて、セルの微細化に伴ってセル面積の縮小を図るために、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域のトレンチ溝側面に電荷蓄積層が形成されたセル構造が採用され始めている。このセル構造における電荷蓄積層は、素子分離領域すなわちトレンチ溝と自己整合的に形成され、自己整合ＳＴＩ構造となっている。この自己整合ＳＴＩ構造を有するメモリセルからなる不揮発性半導体記憶装置において、セル周辺制御系回路を構成するトランジスタのゲートをメモリセルの電荷蓄積層と同一の導電層で形成する場合、セル周辺制御系回路におけるトランジスタは、電荷蓄積層を引き出して上層配線とコンタクトを介して電気的に接続する必要がある。このような半導体装置の従来例を以下に説明する。
【０００３】
図１８は、第１の従来技術による半導体装置の断面図を示している。図１８に示すように、半導体基板１１上に第１の絶縁膜１２が形成され、この第１の絶縁膜１２上に第１の導電層１３が形成される。この第１の導電層１３上に第２の導電層１８が形成される。次に、素子分離溝１５が形成され、この素子分離溝１５が絶縁膜により埋め込まれる。この絶縁膜を第２の導電層１８の表面が露出するまで平坦化又はパターニングすることにより、素子分離領域１６が形成される。次に、全面に第２の絶縁膜２０が形成され、この第２の絶縁膜２０上に第３の導電層２１が形成される。この第３の導電層２１及び第２の絶縁膜２０がパターニングされ、セル周辺制御系回路領域における第２の導電層１８の表面が露出される。次に、全面に第３の絶縁膜２２が形成される。次に、セル周辺制御系回路領域においては、第３の絶縁膜２２が選択的にエッチングされ、第２の導電層１８に接続するコンタクト２３が形成される。
【０００４】
しかし、第１の従来技術では、コンタクト２３形成のためのエッチングの際に、エッチングの制御が困難であるため、エッチングオーバーしてコンタクト２３が第２導電層１８を突き抜ける場合がある。つまり、第１の従来技術のように、素子領域１０上にコンタクト２３が形成されると、第１の絶縁膜１２が耐圧劣化又は破壊し、素子領域１０にダメージが生じるという問題があった。
【０００５】
図１９は、第２の従来技術による半導体装置の断面図を示している。図１９に示すように、第１の従来技術と同様の方法で、素子分離領域１６が形成される。次に、全面に第２の絶縁膜２０が形成された後、セル周辺制御系回路領域における第２の絶縁膜２０が除去される。次に、全面に第３の導電層２１が形成され、セル周辺制御系回路領域における第２の導電層１８と第３の導電層２１が電気的に導通される。次に、第３の導電層２１及び第２の絶縁膜２０が自己整合的にパターニングされ、ゲート加工が行われる。次に、全面に第３の絶縁膜２２が形成される。次に、セル周辺制御系回路領域においては、第３の絶縁膜２２が選択的にエッチングされ、第３の導電層２１に接続するコンタクト２３が形成される。
【０００６】
従って、メモリセル領域は電荷蓄積層（第１、第２の導電層１３、１８）上に第２の絶縁膜２０を介して制御ゲート用導電層（第３の導電層２１）が形成されているのに対し、セル周辺制御系回路を構成するトランジスタは電荷蓄積層（第１、第２の導電層１３、１８）上に制御ゲート用導電層（第３の導電層２１）が直接形成されている。
【０００７】
しかし、第２の従来技術におけるゲート加工において、工程数を削減するために、セル領域とセル周辺制御系回路領域とを同時に加工しようとすると、セル周辺制御系回路領域において第２の絶縁膜２０がない分だけエッチングが進行し、半導体基板１１がエッチングされてしまう。従って、セル領域とセル周辺制御系回路領域とを同時にゲート加工することが困難であった。加えて、素子領域１０上にコンタクト２３が形成されるため、素子領域１０上の導電層にダメージが生じるという問題があった。
【０００８】
【発明が解決しようとする課題】
以上のように、従来技術による半導体装置では、コンタクトの形成時に素子領域にダメージが生じるという問題やセル領域とセル周辺制御系回路領域とを同時にゲート加工することが困難であるという問題があった。
【０００９】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、コンタクトの形成における素子領域内のダメージを回避するとともに、セル領域とセル周辺制御系回路領域とを同時にゲート加工することが可能な半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１１】
本発明の第１の視点による半導体装置は、半導体基板に周辺回路領域とセル領域とが設けられた半導体装置であって、前記周辺回路領域は、前記半導体基板内に形成された第１の素子領域と、前記半導体基板内に形成され、前記第１の素子領域を電気的に分離し、その一部に前記第１の素子領域側に開口する第１の溝が設けられた第１の素子分離領域と、前記第１の素子領域上に第１の絶縁膜を介して形成された第１の導電層と、第１の部分と第２の部分とを有し、前記第１の部分は前記第１の導電層上に形成され、前記第２の部分は前記第１の部分から前記第１の溝へ延在して前記第１の溝の底面上に形成され、前記第１及び第２の部分は前記第１の素子分離領域の上面と同一の高さの上面を有する第２の導電層と、前記第２の導電層の前記第１の部分上に第２の絶縁膜を介して形成された第３の導電層と、前記第２の導電層の前記第２の部分に接続された第１のコンタクトとを具備し、前記セル領域は、前記半導体基板内に形成された第２の素子領域と、前記半導体基板内に形成され、前記第２の素子領域を電気的に分離する第２の素子分離領域と、前記第２の素子領域上に第３の絶縁膜を介して形成され、前記第１の導電層と同一の工程で同じ膜として形成された第４の導電層と、前記第４の導電層上に形成され、前記第２の導電層と同一の工程で同じ膜として形成され、前記第２の素子分離領域の上面と同一の高さの上面を有する第５の導電層と、前記第５の導電層及び前記第２の素子分離領域上に第４の絶縁膜を介して形成され、前記第３の導電層と同一の工程で同じ膜として形成された第６の導電層とを具備し、前記第１及び第２の導電層はゲート電極であり、前記第４及び第５の導電層は浮遊ゲート電極であり、前記第６の導電層は制御ゲート電極である。
【００１２】
本発明の第２の視点による半導体装置は、半導体基板に周辺回路領域とセル領域とが設けられた半導体装置であって、前記周辺回路領域は、前記半導体基板内に形成された第１の素子領域と、前記半導体基板内に形成され、前記第１の素子領域を電気的に分離し、その一部に前記第１の素子領域側に開口する溝が設けられた第１の素子分離領域と、前記第１の素子領域上に第１の絶縁膜を介して形成された第１の導電層と、第１の部分と第２の部分とを有し、前記第１の部分は前記第１の導電層上に形成され、前記第２の部分は前記第１の部分から前記溝へ延在して前記溝の底面上に形成され、前記第１及び第２の部分は前記第１の素子分離領域の上面と同一の高さの上面を有する第２の導電層と、前記第２の導電層の前記第１の部分上に形成された第３の導電層と、前記第２の導電層の前記第２の部分に接続されたコンタクトとを具備し、前記セル領域は、前記半導体基板内に形成された第２の素子領域と、前記半導体基板内に形成され、前記第２の素子領域を電気的に分離する第２の素子分離領域と、前記第２の素子領域上に第２の絶縁膜を介して形成され、前記第１の導電層と同一の工程で同じ膜として形成された第４の導電層と、前記第４の導電層上に形成され、前記第２の導電層と同一の工程で同じ膜として形成され、前記第２の素子分離領域の上面と同一の高さの上面を有する第５の導電層と、前記第５の導電層及び前記第２の素子分離領域上に形成され、前記第３の導電層と同一の工程で同じ膜として形成された第６の導電層とを具備する。
【００１３】
本発明の第３の視点による半導体装置は、半導体基板に周辺回路領域とセル領域とが設けられた半導体装置であって、前記周辺回路領域は、前記半導体基板内に形成された第１の素子領域と、前記半導体基板内に形成され、前記第１の素子領域を電気的に分離し、その一部に前記第１の素子領域側に開口する溝が設けられた第１の素子分離領域と、第１の部分と第２の部分とを有し、前記第１の部分は第１の絶縁膜を介して前記第１の素子領域上に形成され、前記第２の部分は前記第１の部分から前記溝へ延在して前記溝の底面上に形成され、前記第１及び第２の部分は前記第１の素子分離領域の上面と同一の高さの上面を有する第１の導電層と、前記第１の導電層の前記第１の部分上に形成された第２の導電層と、前記第１の導電層の前記第２の部分に接続されたコンタクトとを具備し、前記セル領域は、前記半導体基板内に形成された第２の素子領域と、前記半導体基板内に形成され、前記第２の素子領域を電気的に分離する第２の素子分離領域と、前記第２の素子領域上に第２の絶縁膜を介して形成され、前記第１の導電層と同一の工程で同じ膜として形成され、前記第２の素子分離領域の上面と同一の高さの上面を有する第３の導電層と、前記第３の導電層及び前記第２の素子分離領域上に形成され、前記第２の導電層と同一の工程で同じ膜として形成された第４の導電層とを具備する。
【００２０】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００２１】
［第１の実施形態］
第１の実施形態は、例えばフラッシュメモリに適用される半導体装置の例を示している。
【００２２】
図１は、第１の実施形態に係る半導体装置におけるセル及びセル周辺制御系回路の平面図を示している。図２は、図１の２−２線に沿った半導体装置の断面図を示している。
【００２３】
図２に示すように、セル周辺制御系回路領域における半導体装置は、半導体基板１１の素子領域１０を分離する素子分離領域１６が形成され、素子領域１０に第１の絶縁膜１２を介して第１の導電層１３が形成されている。この第１の導電層１３上から素子分離領域１６内まで延在して第２の導電層１８が形成されており、この第２の導電層１８の表面は素子分離領域１６の表面と同一平面を有している。以下、素子分離領域１６内の第２の導電層１８は延在部分１９と称す。また、延在部分１９の表面は露出して、第２の導電層１８上に第２の絶縁膜２０を介して第３の導電層２１が形成され、延在部分１９にコンタクト２３が接続されている。
【００２４】
セル領域における半導体装置は、素子領域１０に第１の絶縁膜１２を介して第１の導電層１３が形成され、この第１の導電層１３上に第２の導電層１８が形成されている。この第２の導電層１８の表面は素子分離領域１６の表面と同一平面を有している。また、第２の導電層１８及び素子分離領域１６上に第２の絶縁膜２０を介して第３の導電層２１が形成されている。
【００２５】
尚、セル周辺制御系回路領域において、第１、第２の導電層１３、１８からなる積層導電層はトランジスタのゲート及び抵抗素子として機能する。一方、セル領域において、第１、第２の導電層１３、１８は電荷蓄積層（浮遊ゲート）として機能し、第３の導電層２１は制御ゲートとして機能する。
【００２６】
図３乃至図７は、第１の実施形態に係る半導体装置の製造工程の断面図を示している。以下、第１の実施形態に係るセル及びセル周辺制御系回路領の構造の形成方法について説明する。
【００２７】
まず、図３に示すように、例えば導電型シリコン基板又は導電型ウェルからなる半導体基板１１上にトンネル電流が流れ得る薄いトンネル酸化膜（以下、第１の絶縁膜と称す）１２を介して第１の導電層１３が形成され、この第１の導電層１３上にマスク材１４が形成される。次に、マスク材１４、第１の導電層１３、第１の絶縁膜１２及び半導体基板１１が選択的に除去され、素子分離溝１５が形成される。その後、素子分離溝１５及び第１の導電層１３の側壁表面が酸化される。
【００２８】
次に、図４に示すように、全面に素子分離用絶縁膜（例えば二酸化シリコン材）が堆積される。次に、ドライエッチングによるエッチバック又は化学機械研磨（ＣＭＰ：Chemical Mechanical Polish）による表面研磨によって、マスク材１４の表面が露出するまで素子分離用絶縁膜が平坦化され、素子分離領域１６が形成される。その後、マスク材１４が剥離され、第１の導電層１３の表面が露出される。
【００２９】
次に、図５に示すように、全面にレジスト膜（図示せず）が形成されてパターニングされる。このパターニングされたレジスト膜をマスクとして、ウェット又はドライエッチングにより、素子領域１０に接する素子分離領域１６の一部が除去され、素子分離領域１６に溝１７が形成される。ここで、溝１７の底面は第１の絶縁膜１２の表面より上に位置する必要があり、図５に示すように、溝１７の底面は第１の導電層１３の表面と同一平面上にあることが望ましい。
【００３０】
次に、図６に示すように、全面に第２の導電層１８が堆積される。次に、ドライエッチングによるエッチバック又は化学機械研磨による表面研磨によって、素子分離領域１６の表面が露出するまで第２の導電層１８が平坦化され、第２の導電層１８が分離される。これにより、溝１７に第２の導電層１８からなる延在部分１９が形成される。
【００３１】
次に、図７に示すように、全面に第２の絶縁膜２０が形成され、この第２の絶縁膜２０上に第３の導電層２１が形成される。この第３の導電層２１上にレジスト膜（図示せず）が形成されてパターニングされる。このパターニングされたレジスト膜をマスクとして、第３の導電層２１及び第２の絶縁膜２０が選択的に除去され、ゲート加工が行われる。これにより、第２の導電層１８からなる延在部分１９の表面が露出される。次に、全面に第３の絶縁膜２２が形成された後、延在部分１９の表面が露出するコンタクトホールが形成される。このコンタクトホールが導電層により埋め込まれ、素子分離領域１６上の延在部分１９に接続するコンタクト２３が形成される。
【００３２】
上記第１の実施形態によれば、セル周辺制御系回路領域におけるトランジスタのゲートは、メモリセル領域における電荷蓄積層の一部となる第２の導電層１８で形成され、この第２の導電層１８は素子領域１０から素子分離領域１６上まで延在され、この延在部分１９にコンタクト２２が接続されている。従って、コンタクトホールは素子分離領域１６上に形成されるため、コンタクトホール形成時のエッチングによって素子領域１０にダメージが生じるという問題を回避できる。
【００３３】
また、メモリセル領域及びセル周辺制御系回路領域におけるゲート加工される領域は、第１、第２の導電層１３、１８上に第２の絶縁膜２０を介して第３の導電層２１が形成されており、同一の積層構造となっている。従って、セル領域とセル周辺制御系回路領域とを同時にゲート加工することが可能となる。
【００３４】
なお、上記第１の実施形態において、セル周辺制御系回路領域における第２の絶縁膜２０は形成されていなくてもよい。
【００３５】
［第２の実施形態］
第２の実施形態は、例えば、自己整合ＳＴＩを用いたメモリセル以外のＤＲＡＭ又はＳＲＡＭ等のメモリ、各種ロジック半導体チップのトランジスタに適用される半導体装置を示している。
【００３６】
図８は、第２の実施形態に係る半導体装置におけるセル及びセル周辺制御系回路の断面図を示している。
【００３７】
図８に示すように、セル周辺制御系回路領域における半導体装置は、半導体基板１１の素子領域１０を分離する素子分離領域１６が形成され、素子領域１０に絶縁膜１２を介して第１の導電層１３が形成されている。この第１の導電層１３上から素子分離領域１６内まで延在して第２の導電層１８が形成されており、この第２の導電層１８の表面は素子分離領域１６の表面と同一平面を有している。以下、素子分離領域１６内の第２の導電層１８は延在部分１９と称す。また、延在部分１９の表面は露出して、第２の導電層１８上に第３の導電層２１が形成され、延在部分１９にコンタクト２３が接続されている。
【００３８】
セル領域における半導体装置は、素子領域１０に絶縁膜１２を介して第１の導電層１３が形成され、この第１の導電層１３上に第２の導電層１８が形成されている。この第２の導電層１８の表面は素子分離領域１６の表面と同一平面を有している。また、第２の導電層１８及び素子分離領域１６上に第３の導電層２１が形成されている。
【００３９】
尚、セル周辺制御系回路領域において、第１、第２の導電層１３、１８からなる積層導電層はトランジスタのゲート及び抵抗素子として機能する。一方、セル領域において、第１、第２の導電層１３、１８はトランジスタのゲートとして機能する。
【００４０】
上記第２の実施形態において、第１の導電層１３と第２の導電層１８は同一の材料で形成されてもよいし、異なる材料で形成されてもよい。異なる材料で形成されている場合、第１の導電層１３は例えば導電性多結晶シリコンからなり、第２、第３の導電層１８、２１は通常は導電性多結晶シリコンであるが、例えばメタルシリサイド（例えばＷＳｉ（タングステンシリサイド））からなる場合もあり得る。
【００４１】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができ、コンタクト２３の形成における素子領域１０内のダメージを回避するとともに、セル領域とセル周辺制御系回路領域とを同時にゲート加工することが可能である。
【００４２】
尚、第２の実施形態は、図９に示すように、素子分離領域１６内に第２の導電層１８からなる抵抗素子２５が形成されていてもよい。この場合、上記第２の実施形態における効果が得られるだけでなく、拡散層からなる抵抗素子よりも抵抗値の設定の自由度が高く、温度特性による抵抗値のばらつきを回避できる。
【００４３】
［第３の実施形態］
第３の実施形態は、延在部分の溝を形成した後に導電層が埋め込まれている方法に特徴があり、さらに電荷蓄積層が１層構造となっている。
【００４４】
図１０は、第３の実施形態に係る半導体装置におけるセル及びセル周辺制御系回路の断面図を示している。
【００４５】
図１０に示すように、セル周辺制御系回路領域における半導体装置は、半導体基板１１の素子領域１０を分離する素子分離領域１６が形成され、素子領域１０から素子分離領域１６内まで延在して第１の導電層３２が形成されている。この第１の導電層３２の表面は素子分離領域１６の表面と同一平面を有している。以下、素子分離領域１６内の第１の導電層３２は延在部分１９と称す。また、第１の導電層３２と素子領域１０との間には絶縁膜１２が介在する。また、延在部分１９の表面は露出して、第１の導電層３２上に第２の導電層３３が形成され、延在部分１９にコンタクト２３が接続されている。
【００４６】
セル領域における半導体装置は、素子領域１０に絶縁膜１２を介して第１の導電層３２が形成されている。この第１の導電層３２の表面は素子分離領域１６の表面と同一平面を有している。また、第１の導電層３２及び素子分離領域１６上に第２の導電層３３が形成されている。
【００４７】
尚、セル周辺制御系回路領域において、第１の導電層３２はトランジスタのゲート及び抵抗素子として機能する。一方、セル領域において、第１の導電層３２はトランジスタのゲートとして機能する。
【００４８】
図１１乃至図１５は、第３の実施形態に係る半導体装置の製造工程の断面図を示している。以下、第３の実施形態に係るセル及びセル周辺制御系回路の構造の形成方法について説明する。
【００４９】
まず、図１１に示すように、半導体基板１１上に犠牲酸化膜３１が形成され、この犠牲酸化膜３１上にマスク材１４が形成される。次に、マスク材１４、犠牲酸化膜３１及び半導体基板１１が選択的に除去され、素子分離溝１５が形成される。
【００５０】
次に、図１２に示すように、全面に素子分離用絶縁膜が堆積される。次に、ドライエッチングによるエッチバック又は化学機械研磨による表面研磨によって、マスク材１４の表面が露出するまで素子分離用絶縁膜が平坦化され、素子分離領域１６が形成される。
【００５１】
次に、図１３に示すように、全面にレジスト膜（図示せず）が形成されてパターニングされる。このパターニングされたレジスト膜をマスクとして、ウェット又はドライエッチングにより、素子領域１０に接する素子分離領域１６の一部が除去され、素子分離領域１６に溝１７が形成される。ここで、溝１７の底面は犠牲酸化膜３１の表面より上に位置している。
【００５２】
次に、図１４に示すように、マスク材１４が剥離された後、犠牲酸化膜３１も剥離される。その後、半導体基板１１上に新たにゲート酸化膜１２が形成される。このゲート酸化膜１２は、例えば、熱酸化膜や化学気相堆積膜（ＣＶＤ（Chemical Vapor Deposition）膜）である。
【００５３】
次に、図１５に示すように、全面に第１の導電層３２が形成される。次に、ドライエッチングによるエッチバック又は化学機械研磨による表面研磨によって、素子分離領域１６の表面が露出するまで第１の導電層３２が平坦化され、第１の導電層３２からなる延在部分１９が形成される。次に、全面に第２の導電層３３が形成される。この第２の導電層３３上にレジスト膜（図示せず）が形成されてパターニングされる。このパターニングされたレジスト膜をマスクとして、第２の導電層３３が選択的に除去され、ゲート加工が行われる。これにより、第１の導電層３２からなる延在部分１９の表面が露出される。次に、全面に層間絶縁膜２２が形成された後、延在部分１９の表面を露出するコンタクトホールが形成される。このコンタクトホールが導電層により埋め込まれ、素子分離領域１６上の延在部分１９に接続するコンタクト２３が形成される。
【００５４】
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができ、コンタクト２３の形成における素子領域１０内のダメージを回避するとともに、セル領域とセル周辺制御系回路領域とを同時にゲート加工することが可能である。
【００５５】
さらに、犠牲酸化膜３１を用いて素子分離溝１４や延在部分１９の溝１７が形成された後、犠牲酸化膜３１を除去してゲート酸化膜１２が新たに形成されている。従って、ゲート酸化膜１２の製造途中に受ける種々のダメージが少なくなり、ゲート酸化膜１２の性能の劣化を抑えることができるため、素子の性能を向上することができる。
【００５６】
［第４の実施形態］
第４の実施形態は、第１の実施形態における浮遊ゲート構造を持つ半導体装置の構造を、メモリセル選択トランジスタを持つ構造の半導体装置に適用した例である。ここで、メモリセル選択トランジスタのゲート配線をメモリセルの電荷蓄積層と同一の導電層で形成する場合、メモリセルの電荷蓄積層は浮遊ゲートとして機能するが、メモリセル選択トランジスタのゲート配線となる電荷蓄積層は上層配線とコンタクトを介して電気的に接続する必要がある。なお、第１の実施形態と同様の構造については説明を省略し、異なる構造についてのみ説明する。
【００５７】
図１６は、第４の実施形態に係る半導体装置におけるセル及びセル周辺制御系回路の平面図を示している。図１７は、図１６の１７−１７線に沿った半導体装置の断面図を示している。
【００５８】
図１６、図１７に示すように、メモリセル選択トランジスタのゲート配線をメモリセルの電荷蓄積層と同一の導電層で形成する場合、セル領域とセル周辺制御系回路領域とを分離している素子分離領域１６に、メモリセルの第２の導電層１８を素子分離領域１６まで延在させ、この延在部分１９にコンタクト２３を接続させている。
【００５９】
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができ、コンタクト２３の形成における素子領域１０内のダメージを回避するとともに、セル領域とセル周辺制御系回路領域とを同時にゲート加工することが可能である。
【００６０】
さらに、素子分離領域１６上でコンタクト２３がとれるため、高密度で高集積が可能な選択ゲートを含む不揮発性メモリセル構造を実現することができる。
【００６１】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００６２】
【発明の効果】
以上説明したように本発明によれば、コンタクトの形成における素子領域内のダメージを回避するとともに、セル領域とセル周辺制御系回路領域とを同時にゲート加工することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置を示す平面図。
【図２】図１の２−２線に沿った第１の実施形態に係わる半導体装置を示す断面図。
【図３】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】本発明の第２の実施形態に係わる半導体装置を示す断面図。
【図９】本発明の第２の実施形態に係わる他の半導体装置を示す断面図。
【図１０】本発明の第３の実施形態に係わる半導体装置を示す断面図。
【図１１】本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１６】本発明の第４の実施形態に係わる半導体装置を示す平面図。
【図１７】図１６の１７−１７線に沿った第４の実施形態に係わる半導体装置を示す断面図。
【図１８】第１の従来技術による半導体装置を示す断面図。
【図１９】第２の従来技術による半導体装置を示す断面図。
【符号の説明】
１１…半導体基板、
１２…第１の絶縁膜（ゲート絶縁膜）、
１３、３２…第１の導電層、
１４…マスク材、
１５…素子分離溝、
１６…素子分離領域、
１７…溝、
１８、３３…第２の導電層、
１９…延在部分、
２０…第２の絶縁膜、
２１…第３の導電層、
２２…第３の絶縁膜、
２３…コンタクト、
２５…抵抗素子、
３１…犠牲酸化膜。
【発明の属する技術分野】
本発明は半導体装置に係わるもので、特に高密度、高集積化に適した不揮発性半導体記憶装置のセル周辺制御系回路及びメモリセルアレイ内の選択ゲートの構造に関する。
【０００２】
【従来の技術】
近年、不揮発性メモリにおいて、セルの微細化に伴ってセル面積の縮小を図るために、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域のトレンチ溝側面に電荷蓄積層が形成されたセル構造が採用され始めている。このセル構造における電荷蓄積層は、素子分離領域すなわちトレンチ溝と自己整合的に形成され、自己整合ＳＴＩ構造となっている。この自己整合ＳＴＩ構造を有するメモリセルからなる不揮発性半導体記憶装置において、セル周辺制御系回路を構成するトランジスタのゲートをメモリセルの電荷蓄積層と同一の導電層で形成する場合、セル周辺制御系回路におけるトランジスタは、電荷蓄積層を引き出して上層配線とコンタクトを介して電気的に接続する必要がある。このような半導体装置の従来例を以下に説明する。
【０００３】
図１８は、第１の従来技術による半導体装置の断面図を示している。図１８に示すように、半導体基板１１上に第１の絶縁膜１２が形成され、この第１の絶縁膜１２上に第１の導電層１３が形成される。この第１の導電層１３上に第２の導電層１８が形成される。次に、素子分離溝１５が形成され、この素子分離溝１５が絶縁膜により埋め込まれる。この絶縁膜を第２の導電層１８の表面が露出するまで平坦化又はパターニングすることにより、素子分離領域１６が形成される。次に、全面に第２の絶縁膜２０が形成され、この第２の絶縁膜２０上に第３の導電層２１が形成される。この第３の導電層２１及び第２の絶縁膜２０がパターニングされ、セル周辺制御系回路領域における第２の導電層１８の表面が露出される。次に、全面に第３の絶縁膜２２が形成される。次に、セル周辺制御系回路領域においては、第３の絶縁膜２２が選択的にエッチングされ、第２の導電層１８に接続するコンタクト２３が形成される。
【０００４】
しかし、第１の従来技術では、コンタクト２３形成のためのエッチングの際に、エッチングの制御が困難であるため、エッチングオーバーしてコンタクト２３が第２導電層１８を突き抜ける場合がある。つまり、第１の従来技術のように、素子領域１０上にコンタクト２３が形成されると、第１の絶縁膜１２が耐圧劣化又は破壊し、素子領域１０にダメージが生じるという問題があった。
【０００５】
図１９は、第２の従来技術による半導体装置の断面図を示している。図１９に示すように、第１の従来技術と同様の方法で、素子分離領域１６が形成される。次に、全面に第２の絶縁膜２０が形成された後、セル周辺制御系回路領域における第２の絶縁膜２０が除去される。次に、全面に第３の導電層２１が形成され、セル周辺制御系回路領域における第２の導電層１８と第３の導電層２１が電気的に導通される。次に、第３の導電層２１及び第２の絶縁膜２０が自己整合的にパターニングされ、ゲート加工が行われる。次に、全面に第３の絶縁膜２２が形成される。次に、セル周辺制御系回路領域においては、第３の絶縁膜２２が選択的にエッチングされ、第３の導電層２１に接続するコンタクト２３が形成される。
【０００６】
従って、メモリセル領域は電荷蓄積層（第１、第２の導電層１３、１８）上に第２の絶縁膜２０を介して制御ゲート用導電層（第３の導電層２１）が形成されているのに対し、セル周辺制御系回路を構成するトランジスタは電荷蓄積層（第１、第２の導電層１３、１８）上に制御ゲート用導電層（第３の導電層２１）が直接形成されている。
【０００７】
しかし、第２の従来技術におけるゲート加工において、工程数を削減するために、セル領域とセル周辺制御系回路領域とを同時に加工しようとすると、セル周辺制御系回路領域において第２の絶縁膜２０がない分だけエッチングが進行し、半導体基板１１がエッチングされてしまう。従って、セル領域とセル周辺制御系回路領域とを同時にゲート加工することが困難であった。加えて、素子領域１０上にコンタクト２３が形成されるため、素子領域１０上の導電層にダメージが生じるという問題があった。
【０００８】
【発明が解決しようとする課題】
以上のように、従来技術による半導体装置では、コンタクトの形成時に素子領域にダメージが生じるという問題やセル領域とセル周辺制御系回路領域とを同時にゲート加工することが困難であるという問題があった。
【０００９】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、コンタクトの形成における素子領域内のダメージを回避するとともに、セル領域とセル周辺制御系回路領域とを同時にゲート加工することが可能な半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１１】
本発明の第１の視点による半導体装置は、半導体基板に周辺回路領域とセル領域とが設けられた半導体装置であって、前記周辺回路領域は、前記半導体基板内に形成された第１の素子領域と、前記半導体基板内に形成され、前記第１の素子領域を電気的に分離し、その一部に前記第１の素子領域側に開口する第１の溝が設けられた第１の素子分離領域と、前記第１の素子領域上に第１の絶縁膜を介して形成された第１の導電層と、第１の部分と第２の部分とを有し、前記第１の部分は前記第１の導電層上に形成され、前記第２の部分は前記第１の部分から前記第１の溝へ延在して前記第１の溝の底面上に形成され、前記第１及び第２の部分は前記第１の素子分離領域の上面と同一の高さの上面を有する第２の導電層と、前記第２の導電層の前記第１の部分上に第２の絶縁膜を介して形成された第３の導電層と、前記第２の導電層の前記第２の部分に接続された第１のコンタクトとを具備し、前記セル領域は、前記半導体基板内に形成された第２の素子領域と、前記半導体基板内に形成され、前記第２の素子領域を電気的に分離する第２の素子分離領域と、前記第２の素子領域上に第３の絶縁膜を介して形成され、前記第１の導電層と同一の工程で同じ膜として形成された第４の導電層と、前記第４の導電層上に形成され、前記第２の導電層と同一の工程で同じ膜として形成され、前記第２の素子分離領域の上面と同一の高さの上面を有する第５の導電層と、前記第５の導電層及び前記第２の素子分離領域上に第４の絶縁膜を介して形成され、前記第３の導電層と同一の工程で同じ膜として形成された第６の導電層とを具備し、前記第１及び第２の導電層はゲート電極であり、前記第４及び第５の導電層は浮遊ゲート電極であり、前記第６の導電層は制御ゲート電極である。
【００１２】
本発明の第２の視点による半導体装置は、半導体基板に周辺回路領域とセル領域とが設けられた半導体装置であって、前記周辺回路領域は、前記半導体基板内に形成された第１の素子領域と、前記半導体基板内に形成され、前記第１の素子領域を電気的に分離し、その一部に前記第１の素子領域側に開口する溝が設けられた第１の素子分離領域と、前記第１の素子領域上に第１の絶縁膜を介して形成された第１の導電層と、第１の部分と第２の部分とを有し、前記第１の部分は前記第１の導電層上に形成され、前記第２の部分は前記第１の部分から前記溝へ延在して前記溝の底面上に形成され、前記第１及び第２の部分は前記第１の素子分離領域の上面と同一の高さの上面を有する第２の導電層と、前記第２の導電層の前記第１の部分上に形成された第３の導電層と、前記第２の導電層の前記第２の部分に接続されたコンタクトとを具備し、前記セル領域は、前記半導体基板内に形成された第２の素子領域と、前記半導体基板内に形成され、前記第２の素子領域を電気的に分離する第２の素子分離領域と、前記第２の素子領域上に第２の絶縁膜を介して形成され、前記第１の導電層と同一の工程で同じ膜として形成された第４の導電層と、前記第４の導電層上に形成され、前記第２の導電層と同一の工程で同じ膜として形成され、前記第２の素子分離領域の上面と同一の高さの上面を有する第５の導電層と、前記第５の導電層及び前記第２の素子分離領域上に形成され、前記第３の導電層と同一の工程で同じ膜として形成された第６の導電層とを具備する。
【００１３】
本発明の第３の視点による半導体装置は、半導体基板に周辺回路領域とセル領域とが設けられた半導体装置であって、前記周辺回路領域は、前記半導体基板内に形成された第１の素子領域と、前記半導体基板内に形成され、前記第１の素子領域を電気的に分離し、その一部に前記第１の素子領域側に開口する溝が設けられた第１の素子分離領域と、第１の部分と第２の部分とを有し、前記第１の部分は第１の絶縁膜を介して前記第１の素子領域上に形成され、前記第２の部分は前記第１の部分から前記溝へ延在して前記溝の底面上に形成され、前記第１及び第２の部分は前記第１の素子分離領域の上面と同一の高さの上面を有する第１の導電層と、前記第１の導電層の前記第１の部分上に形成された第２の導電層と、前記第１の導電層の前記第２の部分に接続されたコンタクトとを具備し、前記セル領域は、前記半導体基板内に形成された第２の素子領域と、前記半導体基板内に形成され、前記第２の素子領域を電気的に分離する第２の素子分離領域と、前記第２の素子領域上に第２の絶縁膜を介して形成され、前記第１の導電層と同一の工程で同じ膜として形成され、前記第２の素子分離領域の上面と同一の高さの上面を有する第３の導電層と、前記第３の導電層及び前記第２の素子分離領域上に形成され、前記第２の導電層と同一の工程で同じ膜として形成された第４の導電層とを具備する。
【００２０】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００２１】
［第１の実施形態］
第１の実施形態は、例えばフラッシュメモリに適用される半導体装置の例を示している。
【００２２】
図１は、第１の実施形態に係る半導体装置におけるセル及びセル周辺制御系回路の平面図を示している。図２は、図１の２−２線に沿った半導体装置の断面図を示している。
【００２３】
図２に示すように、セル周辺制御系回路領域における半導体装置は、半導体基板１１の素子領域１０を分離する素子分離領域１６が形成され、素子領域１０に第１の絶縁膜１２を介して第１の導電層１３が形成されている。この第１の導電層１３上から素子分離領域１６内まで延在して第２の導電層１８が形成されており、この第２の導電層１８の表面は素子分離領域１６の表面と同一平面を有している。以下、素子分離領域１６内の第２の導電層１８は延在部分１９と称す。また、延在部分１９の表面は露出して、第２の導電層１８上に第２の絶縁膜２０を介して第３の導電層２１が形成され、延在部分１９にコンタクト２３が接続されている。
【００２４】
セル領域における半導体装置は、素子領域１０に第１の絶縁膜１２を介して第１の導電層１３が形成され、この第１の導電層１３上に第２の導電層１８が形成されている。この第２の導電層１８の表面は素子分離領域１６の表面と同一平面を有している。また、第２の導電層１８及び素子分離領域１６上に第２の絶縁膜２０を介して第３の導電層２１が形成されている。
【００２５】
尚、セル周辺制御系回路領域において、第１、第２の導電層１３、１８からなる積層導電層はトランジスタのゲート及び抵抗素子として機能する。一方、セル領域において、第１、第２の導電層１３、１８は電荷蓄積層（浮遊ゲート）として機能し、第３の導電層２１は制御ゲートとして機能する。
【００２６】
図３乃至図７は、第１の実施形態に係る半導体装置の製造工程の断面図を示している。以下、第１の実施形態に係るセル及びセル周辺制御系回路領の構造の形成方法について説明する。
【００２７】
まず、図３に示すように、例えば導電型シリコン基板又は導電型ウェルからなる半導体基板１１上にトンネル電流が流れ得る薄いトンネル酸化膜（以下、第１の絶縁膜と称す）１２を介して第１の導電層１３が形成され、この第１の導電層１３上にマスク材１４が形成される。次に、マスク材１４、第１の導電層１３、第１の絶縁膜１２及び半導体基板１１が選択的に除去され、素子分離溝１５が形成される。その後、素子分離溝１５及び第１の導電層１３の側壁表面が酸化される。
【００２８】
次に、図４に示すように、全面に素子分離用絶縁膜（例えば二酸化シリコン材）が堆積される。次に、ドライエッチングによるエッチバック又は化学機械研磨（ＣＭＰ：Chemical Mechanical Polish）による表面研磨によって、マスク材１４の表面が露出するまで素子分離用絶縁膜が平坦化され、素子分離領域１６が形成される。その後、マスク材１４が剥離され、第１の導電層１３の表面が露出される。
【００２９】
次に、図５に示すように、全面にレジスト膜（図示せず）が形成されてパターニングされる。このパターニングされたレジスト膜をマスクとして、ウェット又はドライエッチングにより、素子領域１０に接する素子分離領域１６の一部が除去され、素子分離領域１６に溝１７が形成される。ここで、溝１７の底面は第１の絶縁膜１２の表面より上に位置する必要があり、図５に示すように、溝１７の底面は第１の導電層１３の表面と同一平面上にあることが望ましい。
【００３０】
次に、図６に示すように、全面に第２の導電層１８が堆積される。次に、ドライエッチングによるエッチバック又は化学機械研磨による表面研磨によって、素子分離領域１６の表面が露出するまで第２の導電層１８が平坦化され、第２の導電層１８が分離される。これにより、溝１７に第２の導電層１８からなる延在部分１９が形成される。
【００３１】
次に、図７に示すように、全面に第２の絶縁膜２０が形成され、この第２の絶縁膜２０上に第３の導電層２１が形成される。この第３の導電層２１上にレジスト膜（図示せず）が形成されてパターニングされる。このパターニングされたレジスト膜をマスクとして、第３の導電層２１及び第２の絶縁膜２０が選択的に除去され、ゲート加工が行われる。これにより、第２の導電層１８からなる延在部分１９の表面が露出される。次に、全面に第３の絶縁膜２２が形成された後、延在部分１９の表面が露出するコンタクトホールが形成される。このコンタクトホールが導電層により埋め込まれ、素子分離領域１６上の延在部分１９に接続するコンタクト２３が形成される。
【００３２】
上記第１の実施形態によれば、セル周辺制御系回路領域におけるトランジスタのゲートは、メモリセル領域における電荷蓄積層の一部となる第２の導電層１８で形成され、この第２の導電層１８は素子領域１０から素子分離領域１６上まで延在され、この延在部分１９にコンタクト２２が接続されている。従って、コンタクトホールは素子分離領域１６上に形成されるため、コンタクトホール形成時のエッチングによって素子領域１０にダメージが生じるという問題を回避できる。
【００３３】
また、メモリセル領域及びセル周辺制御系回路領域におけるゲート加工される領域は、第１、第２の導電層１３、１８上に第２の絶縁膜２０を介して第３の導電層２１が形成されており、同一の積層構造となっている。従って、セル領域とセル周辺制御系回路領域とを同時にゲート加工することが可能となる。
【００３４】
なお、上記第１の実施形態において、セル周辺制御系回路領域における第２の絶縁膜２０は形成されていなくてもよい。
【００３５】
［第２の実施形態］
第２の実施形態は、例えば、自己整合ＳＴＩを用いたメモリセル以外のＤＲＡＭ又はＳＲＡＭ等のメモリ、各種ロジック半導体チップのトランジスタに適用される半導体装置を示している。
【００３６】
図８は、第２の実施形態に係る半導体装置におけるセル及びセル周辺制御系回路の断面図を示している。
【００３７】
図８に示すように、セル周辺制御系回路領域における半導体装置は、半導体基板１１の素子領域１０を分離する素子分離領域１６が形成され、素子領域１０に絶縁膜１２を介して第１の導電層１３が形成されている。この第１の導電層１３上から素子分離領域１６内まで延在して第２の導電層１８が形成されており、この第２の導電層１８の表面は素子分離領域１６の表面と同一平面を有している。以下、素子分離領域１６内の第２の導電層１８は延在部分１９と称す。また、延在部分１９の表面は露出して、第２の導電層１８上に第３の導電層２１が形成され、延在部分１９にコンタクト２３が接続されている。
【００３８】
セル領域における半導体装置は、素子領域１０に絶縁膜１２を介して第１の導電層１３が形成され、この第１の導電層１３上に第２の導電層１８が形成されている。この第２の導電層１８の表面は素子分離領域１６の表面と同一平面を有している。また、第２の導電層１８及び素子分離領域１６上に第３の導電層２１が形成されている。
【００３９】
尚、セル周辺制御系回路領域において、第１、第２の導電層１３、１８からなる積層導電層はトランジスタのゲート及び抵抗素子として機能する。一方、セル領域において、第１、第２の導電層１３、１８はトランジスタのゲートとして機能する。
【００４０】
上記第２の実施形態において、第１の導電層１３と第２の導電層１８は同一の材料で形成されてもよいし、異なる材料で形成されてもよい。異なる材料で形成されている場合、第１の導電層１３は例えば導電性多結晶シリコンからなり、第２、第３の導電層１８、２１は通常は導電性多結晶シリコンであるが、例えばメタルシリサイド（例えばＷＳｉ（タングステンシリサイド））からなる場合もあり得る。
【００４１】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができ、コンタクト２３の形成における素子領域１０内のダメージを回避するとともに、セル領域とセル周辺制御系回路領域とを同時にゲート加工することが可能である。
【００４２】
尚、第２の実施形態は、図９に示すように、素子分離領域１６内に第２の導電層１８からなる抵抗素子２５が形成されていてもよい。この場合、上記第２の実施形態における効果が得られるだけでなく、拡散層からなる抵抗素子よりも抵抗値の設定の自由度が高く、温度特性による抵抗値のばらつきを回避できる。
【００４３】
［第３の実施形態］
第３の実施形態は、延在部分の溝を形成した後に導電層が埋め込まれている方法に特徴があり、さらに電荷蓄積層が１層構造となっている。
【００４４】
図１０は、第３の実施形態に係る半導体装置におけるセル及びセル周辺制御系回路の断面図を示している。
【００４５】
図１０に示すように、セル周辺制御系回路領域における半導体装置は、半導体基板１１の素子領域１０を分離する素子分離領域１６が形成され、素子領域１０から素子分離領域１６内まで延在して第１の導電層３２が形成されている。この第１の導電層３２の表面は素子分離領域１６の表面と同一平面を有している。以下、素子分離領域１６内の第１の導電層３２は延在部分１９と称す。また、第１の導電層３２と素子領域１０との間には絶縁膜１２が介在する。また、延在部分１９の表面は露出して、第１の導電層３２上に第２の導電層３３が形成され、延在部分１９にコンタクト２３が接続されている。
【００４６】
セル領域における半導体装置は、素子領域１０に絶縁膜１２を介して第１の導電層３２が形成されている。この第１の導電層３２の表面は素子分離領域１６の表面と同一平面を有している。また、第１の導電層３２及び素子分離領域１６上に第２の導電層３３が形成されている。
【００４７】
尚、セル周辺制御系回路領域において、第１の導電層３２はトランジスタのゲート及び抵抗素子として機能する。一方、セル領域において、第１の導電層３２はトランジスタのゲートとして機能する。
【００４８】
図１１乃至図１５は、第３の実施形態に係る半導体装置の製造工程の断面図を示している。以下、第３の実施形態に係るセル及びセル周辺制御系回路の構造の形成方法について説明する。
【００４９】
まず、図１１に示すように、半導体基板１１上に犠牲酸化膜３１が形成され、この犠牲酸化膜３１上にマスク材１４が形成される。次に、マスク材１４、犠牲酸化膜３１及び半導体基板１１が選択的に除去され、素子分離溝１５が形成される。
【００５０】
次に、図１２に示すように、全面に素子分離用絶縁膜が堆積される。次に、ドライエッチングによるエッチバック又は化学機械研磨による表面研磨によって、マスク材１４の表面が露出するまで素子分離用絶縁膜が平坦化され、素子分離領域１６が形成される。
【００５１】
次に、図１３に示すように、全面にレジスト膜（図示せず）が形成されてパターニングされる。このパターニングされたレジスト膜をマスクとして、ウェット又はドライエッチングにより、素子領域１０に接する素子分離領域１６の一部が除去され、素子分離領域１６に溝１７が形成される。ここで、溝１７の底面は犠牲酸化膜３１の表面より上に位置している。
【００５２】
次に、図１４に示すように、マスク材１４が剥離された後、犠牲酸化膜３１も剥離される。その後、半導体基板１１上に新たにゲート酸化膜１２が形成される。このゲート酸化膜１２は、例えば、熱酸化膜や化学気相堆積膜（ＣＶＤ（Chemical Vapor Deposition）膜）である。
【００５３】
次に、図１５に示すように、全面に第１の導電層３２が形成される。次に、ドライエッチングによるエッチバック又は化学機械研磨による表面研磨によって、素子分離領域１６の表面が露出するまで第１の導電層３２が平坦化され、第１の導電層３２からなる延在部分１９が形成される。次に、全面に第２の導電層３３が形成される。この第２の導電層３３上にレジスト膜（図示せず）が形成されてパターニングされる。このパターニングされたレジスト膜をマスクとして、第２の導電層３３が選択的に除去され、ゲート加工が行われる。これにより、第１の導電層３２からなる延在部分１９の表面が露出される。次に、全面に層間絶縁膜２２が形成された後、延在部分１９の表面を露出するコンタクトホールが形成される。このコンタクトホールが導電層により埋め込まれ、素子分離領域１６上の延在部分１９に接続するコンタクト２３が形成される。
【００５４】
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができ、コンタクト２３の形成における素子領域１０内のダメージを回避するとともに、セル領域とセル周辺制御系回路領域とを同時にゲート加工することが可能である。
【００５５】
さらに、犠牲酸化膜３１を用いて素子分離溝１４や延在部分１９の溝１７が形成された後、犠牲酸化膜３１を除去してゲート酸化膜１２が新たに形成されている。従って、ゲート酸化膜１２の製造途中に受ける種々のダメージが少なくなり、ゲート酸化膜１２の性能の劣化を抑えることができるため、素子の性能を向上することができる。
【００５６】
［第４の実施形態］
第４の実施形態は、第１の実施形態における浮遊ゲート構造を持つ半導体装置の構造を、メモリセル選択トランジスタを持つ構造の半導体装置に適用した例である。ここで、メモリセル選択トランジスタのゲート配線をメモリセルの電荷蓄積層と同一の導電層で形成する場合、メモリセルの電荷蓄積層は浮遊ゲートとして機能するが、メモリセル選択トランジスタのゲート配線となる電荷蓄積層は上層配線とコンタクトを介して電気的に接続する必要がある。なお、第１の実施形態と同様の構造については説明を省略し、異なる構造についてのみ説明する。
【００５７】
図１６は、第４の実施形態に係る半導体装置におけるセル及びセル周辺制御系回路の平面図を示している。図１７は、図１６の１７−１７線に沿った半導体装置の断面図を示している。
【００５８】
図１６、図１７に示すように、メモリセル選択トランジスタのゲート配線をメモリセルの電荷蓄積層と同一の導電層で形成する場合、セル領域とセル周辺制御系回路領域とを分離している素子分離領域１６に、メモリセルの第２の導電層１８を素子分離領域１６まで延在させ、この延在部分１９にコンタクト２３を接続させている。
【００５９】
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができ、コンタクト２３の形成における素子領域１０内のダメージを回避するとともに、セル領域とセル周辺制御系回路領域とを同時にゲート加工することが可能である。
【００６０】
さらに、素子分離領域１６上でコンタクト２３がとれるため、高密度で高集積が可能な選択ゲートを含む不揮発性メモリセル構造を実現することができる。
【００６１】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００６２】
【発明の効果】
以上説明したように本発明によれば、コンタクトの形成における素子領域内のダメージを回避するとともに、セル領域とセル周辺制御系回路領域とを同時にゲート加工することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置を示す平面図。
【図２】図１の２−２線に沿った第１の実施形態に係わる半導体装置を示す断面図。
【図３】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】本発明の第２の実施形態に係わる半導体装置を示す断面図。
【図９】本発明の第２の実施形態に係わる他の半導体装置を示す断面図。
【図１０】本発明の第３の実施形態に係わる半導体装置を示す断面図。
【図１１】本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１６】本発明の第４の実施形態に係わる半導体装置を示す平面図。
【図１７】図１６の１７−１７線に沿った第４の実施形態に係わる半導体装置を示す断面図。
【図１８】第１の従来技術による半導体装置を示す断面図。
【図１９】第２の従来技術による半導体装置を示す断面図。
【符号の説明】
１１…半導体基板、
１２…第１の絶縁膜（ゲート絶縁膜）、
１３、３２…第１の導電層、
１４…マスク材、
１５…素子分離溝、
１６…素子分離領域、
１７…溝、
１８、３３…第２の導電層、
１９…延在部分、
２０…第２の絶縁膜、
２１…第３の導電層、
２２…第３の絶縁膜、
２３…コンタクト、
２５…抵抗素子、
３１…犠牲酸化膜。
Claims (5)
- 半導体基板に周辺回路領域とセル領域とが設けられた半導体装置であって、
前記周辺回路領域は、
前記半導体基板内に形成された第１の素子領域と、
前記半導体基板内に形成され、前記第１の素子領域を電気的に分離し、その一部に前記第１の素子領域側に開口する第１の溝が設けられた第１の素子分離領域と、
前記第１の素子領域上に第１の絶縁膜を介して形成された第１の導電層と、
第１の部分と第２の部分とを有し、前記第１の部分は前記第１の導電層上に形成され、前記第２の部分は前記第１の部分から前記第１の溝へ延在して前記第１の溝の底面上に形成され、前記第１及び第２の部分は前記第１の素子分離領域の上面と同一の高さの上面を有する第２の導電層と、
前記第２の導電層の前記第１の部分上に第２の絶縁膜を介して形成された第３の導電層と、
前記第２の導電層の前記第２の部分に接続された第１のコンタクトと
を具備し、
前記セル領域は、
前記半導体基板内に形成された第２の素子領域と、
前記半導体基板内に形成され、前記第２の素子領域を電気的に分離する第２の素子分離領域と、
前記第２の素子領域上に第３の絶縁膜を介して形成され、前記第１の導電層と同一の工程で同じ膜として形成された第４の導電層と、
前記第４の導電層上に形成され、前記第２の導電層と同一の工程で同じ膜として形成され、前記第２の素子分離領域の上面と同一の高さの上面を有する第５の導電層と、
前記第５の導電層及び前記第２の素子分離領域上に第４の絶縁膜を介して形成され、前記第３の導電層と同一の工程で同じ膜として形成された第６の導電層と
を具備し、
前記第１及び第２の導電層はゲート電極であり、
前記第４及び第５の導電層は浮遊ゲート電極であり、
前記第６の導電層は制御ゲート電極である
ことを特徴とする半導体装置。 - 半導体基板に周辺回路領域とセル領域とが設けられた半導体装置であって、
前記周辺回路領域は、
前記半導体基板内に形成された第１の素子領域と、
前記半導体基板内に形成され、前記第１の素子領域を電気的に分離し、その一部に前記第１の素子領域側に開口する溝が設けられた第１の素子分離領域と、
前記第１の素子領域上に第１の絶縁膜を介して形成された第１の導電層と、
第１の部分と第２の部分とを有し、前記第１の部分は前記第１の導電層上に形成され、前記第２の部分は前記第１の部分から前記溝へ延在して前記溝の底面上に形成され、前記第１及び第２の部分は前記第１の素子分離領域の上面と同一の高さの上面を有する第２の導電層と、
前記第２の導電層の前記第１の部分上に形成された第３の導電層と、
前記第２の導電層の前記第２の部分に接続されたコンタクトと
を具備し、
前記セル領域は、
前記半導体基板内に形成された第２の素子領域と、
前記半導体基板内に形成され、前記第２の素子領域を電気的に分離する第２の素子分離領域と、
前記第２の素子領域上に第２の絶縁膜を介して形成され、前記第１の導電層と同一の工 程で同じ膜として形成された第４の導電層と、
前記第４の導電層上に形成され、前記第２の導電層と同一の工程で同じ膜として形成され、前記第２の素子分離領域の上面と同一の高さの上面を有する第５の導電層と、
前記第５の導電層及び前記第２の素子分離領域上に形成され、前記第３の導電層と同一の工程で同じ膜として形成された第６の導電層と
を具備する
ことを特徴とする半導体装置。 - 半導体基板に周辺回路領域とセル領域とが設けられた半導体装置であって、
前記周辺回路領域は、
前記半導体基板内に形成された第１の素子領域と、
前記半導体基板内に形成され、前記第１の素子領域を電気的に分離し、その一部に前記第１の素子領域側に開口する溝が設けられた第１の素子分離領域と、
第１の部分と第２の部分とを有し、前記第１の部分は第１の絶縁膜を介して前記第１の素子領域上に形成され、前記第２の部分は前記第１の部分から前記溝へ延在して前記溝の底面上に形成され、前記第１及び第２の部分は前記第１の素子分離領域の上面と同一の高さの上面を有する第１の導電層と、
前記第１の導電層の前記第１の部分上に形成された第２の導電層と、
前記第１の導電層の前記第２の部分に接続されたコンタクトと
を具備し、
前記セル領域は、
前記半導体基板内に形成された第２の素子領域と、
前記半導体基板内に形成され、前記第２の素子領域を電気的に分離する第２の素子分離領域と、
前記第２の素子領域上に第２の絶縁膜を介して形成され、前記第１の導電層と同一の工程で同じ膜として形成され、前記第２の素子分離領域の上面と同一の高さの上面を有する第３の導電層と、
前記第３の導電層及び前記第２の素子分離領域上に形成され、前記第２の導電層と同一の工程で同じ膜として形成された第４の導電層と
を具備する
ことを特徴とする半導体装置。 - 前記周辺回路領域は、
前記第１の素子分離領域内に設けられ、前記第２の導電層と同一の膜で形成された抵抗素子と
をさらに具備することを特徴とする請求項２に記載の半導体装置。 - 前記半導体基板には選択トランジスタ領域がさらに設けられており、
前記選択トランジスタ領域は、
前記半導体基板内に形成された第３の素子領域と、
前記半導体基板内に形成され、前記第３の素子領域を電気的に分離し、底面と上面とを有する第２の溝が設けられた第３の素子分離領域と、
前記第３の素子領域上に第５の絶縁膜を介して形成され、前記第１及び第４の導電層と同一の工程で同じ膜として形成された第７の導電層と、
前記第２及び第５の導電層と同一の工程で同じ膜として形成され、第３の部分と第４の部分とを有し、前記第３の部分は前記第７の導電層上に形成され、前記第４の部分は前記第３の部分から前記第２の溝へ延在して前記第２の溝の前記底面上に形成され、前記第３及び第４の部分は前記第２の溝の前記上面と同一の高さの上面を有する第８の導電層と、
前記第８の導電層の前記第４の部分に接続された第２のコンタクトと
を具備し、
前記第７及び第８の導電層は選択トランジスタのゲート電極である
ことを特徴とする請求項１に記載の半導体装置。
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