JP2001156269A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JP2001156269A JP2001156269A JP33660699A JP33660699A JP2001156269A JP 2001156269 A JP2001156269 A JP 2001156269A JP 33660699 A JP33660699 A JP 33660699A JP 33660699 A JP33660699 A JP 33660699A JP 2001156269 A JP2001156269 A JP 2001156269A
- Authority
- JP
- Japan
- Prior art keywords
- film
- contact plug
- bit line
- storage electrode
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】ビット線コンタクトプラグの抵抗の高抵抗化を
防止する。 【解決手段】半導体基板１１上に形成されたトランジス
タと、このトランジスタを覆う層間絶縁膜１８に形成さ
れ、前記トランジスタのソース又はドレイン１６の一方
に接続するビット線コンタクト１９と、層間絶縁膜１８
に形成され前記トランジスタのソース又はドレインの他
方に接続する蓄積電極コンタクト２０と、ビット線コン
タクト１９上に形成されたビット線コンタクトプラグ２
１と、蓄積電極コンタクト２０上に形成された蓄積電極
コンタクトプラグ２２と、ビット線コンタクトプラグ２
１に接続するビット線２７と、蓄積電極コンタクトプラ
グ２２に接続するキャパシタの蓄積電極２９とを具備
し、ビット線コンタクトプラグ２１及び蓄積電極コンタ
クトプラグ２２は、コンタクト上に形成されたバリアメ
タル２３と、バリアメタル２３上に形成された金属電極
材２４とを具備する
防止する。 【解決手段】半導体基板１１上に形成されたトランジス
タと、このトランジスタを覆う層間絶縁膜１８に形成さ
れ、前記トランジスタのソース又はドレイン１６の一方
に接続するビット線コンタクト１９と、層間絶縁膜１８
に形成され前記トランジスタのソース又はドレインの他
方に接続する蓄積電極コンタクト２０と、ビット線コン
タクト１９上に形成されたビット線コンタクトプラグ２
１と、蓄積電極コンタクト２０上に形成された蓄積電極
コンタクトプラグ２２と、ビット線コンタクトプラグ２
１に接続するビット線２７と、蓄積電極コンタクトプラ
グ２２に接続するキャパシタの蓄積電極２９とを具備
し、ビット線コンタクトプラグ２１及び蓄積電極コンタ
クトプラグ２２は、コンタクト上に形成されたバリアメ
タル２３と、バリアメタル２３上に形成された金属電極
材２４とを具備する
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタとキ
ャパシタとからなる半導体記憶装置及びその製造方法に
関する。
ャパシタとからなる半導体記憶装置及びその製造方法に
関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化に伴
い、最小加工寸法の微細化と共にメモリセル面積の微細
化は進む一方である。それにつれて、メモリセルにおけ
るキャパシタ面積は非常に小さくなってきている。メモ
リセル面積が小さくなるとキャパシタ容量（蓄積容量Ｃ
ｓ）も小さくなってしまうが、キャパシタ容量はセンス
感度、ソフトエラー、回路ノイズ等の点から一定値以上
の値が必要である。これを解決する方法として、キャパ
シタを３次元的に形成して小さなセル面積でキャパシタ
表面積をできるだけ大きくしてキャパシタ容量を稼ぐ方
法と、キャパシタ絶縁膜に誘電率が高い絶縁膜（いわゆ
る高誘電体膜）を用いる方法との二つの方法が検討され
ている。
い、最小加工寸法の微細化と共にメモリセル面積の微細
化は進む一方である。それにつれて、メモリセルにおけ
るキャパシタ面積は非常に小さくなってきている。メモ
リセル面積が小さくなるとキャパシタ容量（蓄積容量Ｃ
ｓ）も小さくなってしまうが、キャパシタ容量はセンス
感度、ソフトエラー、回路ノイズ等の点から一定値以上
の値が必要である。これを解決する方法として、キャパ
シタを３次元的に形成して小さなセル面積でキャパシタ
表面積をできるだけ大きくしてキャパシタ容量を稼ぐ方
法と、キャパシタ絶縁膜に誘電率が高い絶縁膜（いわゆ
る高誘電体膜）を用いる方法との二つの方法が検討され
ている。
【０００３】０．１５μｍ以下のデザインルールの世代
（５１２ＭビットＤＲＡＭ世代相当以降）になってくる
と、複雑な３次元形状をした蓄積（ＳＮ：Storage Nod
e）電極の加工は、微細な加工を必要するのでだんだん
と難しくなってきている。そこで、キャパシタ容量を稼
ぐ方法として、キャパシタの３次元化を図ると共に、キ
ャパシタ絶縁膜に誘電率の高い絶縁膜を用いることが非
常に重要になってきている。
（５１２ＭビットＤＲＡＭ世代相当以降）になってくる
と、複雑な３次元形状をした蓄積（ＳＮ：Storage Nod
e）電極の加工は、微細な加工を必要するのでだんだん
と難しくなってきている。そこで、キャパシタ容量を稼
ぐ方法として、キャパシタの３次元化を図ると共に、キ
ャパシタ絶縁膜に誘電率の高い絶縁膜を用いることが非
常に重要になってきている。
【０００４】誘電率が高い絶縁膜として代表的なものに
（Ｂａ，Ｓｒ）ＴｉＯ3 （以下ＢＳＴ膜）がある。ＢＳ
Ｔ膜を用いる場合、蓄積電極にはＢＳＴ膜の成膜途中で
酸素雰囲気を用いるので工程途中で酸化されても導電性
を示すＲｕ膜（ＲｕＯ2 膜は導電性）、又はＲｕＯ2 膜
／Ｒｕ膜の積層膜を用いる検討が行われている（１９９
５年IDEM Technical Digest, S.Yamamichi等、p.119-p.
122）。
（Ｂａ，Ｓｒ）ＴｉＯ3 （以下ＢＳＴ膜）がある。ＢＳ
Ｔ膜を用いる場合、蓄積電極にはＢＳＴ膜の成膜途中で
酸素雰囲気を用いるので工程途中で酸化されても導電性
を示すＲｕ膜（ＲｕＯ2 膜は導電性）、又はＲｕＯ2 膜
／Ｒｕ膜の積層膜を用いる検討が行われている（１９９
５年IDEM Technical Digest, S.Yamamichi等、p.119-p.
122）。
【０００５】ＲｕＯ2 膜／Ｒｕ膜の積層膜を蓄積電極と
したスタック型ＤＲＡＭのキャパシタ構造の構成につい
て図１５を用いて説明する。先ず、ｐ型Ｓｉ基板１１上
に素子分離層１２を形成した後、トランジスタのゲート
酸化膜１３、メモリセル部ではワード線となるゲート電
極１４、ゲートキャップ層１５，ソース／ドレイン拡散
層１６，シリコン窒化膜１７を形成し、第１の層間絶縁
膜１５１を堆積して平坦化した後、蓄積電極コンタクト
とビット線コンタクトの領域にポリシリコンからなるプ
ラグ１９，２０を埋め込み形成する。その後、第２の層
間絶縁膜１５２を形成した後、第２の層間絶縁膜１５２
上にビット線（ＢＬ）コンタクトプラグ１５３を介して
プラグ１９に接続するビット線１５４を形成する。その
後さらに第３の層間絶縁膜１５５を堆積した後、表面の
平坦化、蓄積電極（ＳＮ）コンタクトホールの開口を行
い、ｎ- 型ポリシリコンの蓄積電極コンタクトプラグ１
５６を埋込形成する。そして、蓄積電極材を成膜した
後、レジスト膜を用いた通常のリソグラフィ法とＲＩＥ
法を用いて電極材のパターニングを行い、蓄積電極２９
を形成する。レジスト膜を除去した後にＢＳＴ膜などの
高誘電率体からなるキャパシタ絶縁膜３１を成膜し、さ
らにプレート電極３２を形成する。
したスタック型ＤＲＡＭのキャパシタ構造の構成につい
て図１５を用いて説明する。先ず、ｐ型Ｓｉ基板１１上
に素子分離層１２を形成した後、トランジスタのゲート
酸化膜１３、メモリセル部ではワード線となるゲート電
極１４、ゲートキャップ層１５，ソース／ドレイン拡散
層１６，シリコン窒化膜１７を形成し、第１の層間絶縁
膜１５１を堆積して平坦化した後、蓄積電極コンタクト
とビット線コンタクトの領域にポリシリコンからなるプ
ラグ１９，２０を埋め込み形成する。その後、第２の層
間絶縁膜１５２を形成した後、第２の層間絶縁膜１５２
上にビット線（ＢＬ）コンタクトプラグ１５３を介して
プラグ１９に接続するビット線１５４を形成する。その
後さらに第３の層間絶縁膜１５５を堆積した後、表面の
平坦化、蓄積電極（ＳＮ）コンタクトホールの開口を行
い、ｎ- 型ポリシリコンの蓄積電極コンタクトプラグ１
５６を埋込形成する。そして、蓄積電極材を成膜した
後、レジスト膜を用いた通常のリソグラフィ法とＲＩＥ
法を用いて電極材のパターニングを行い、蓄積電極２９
を形成する。レジスト膜を除去した後にＢＳＴ膜などの
高誘電率体からなるキャパシタ絶縁膜３１を成膜し、さ
らにプレート電極３２を形成する。
【０００６】このようなメモリセル構造においては、Ｂ
ＬコンタクトプラグとＳＮコンタクトプラグは別々に形
成されている、このような場合、最小デザインルールで
配置されているビット線の間にＳＮコンタクトプラグを
配置するために、ＳＮコンタクトプラグの大きさが小さ
くなってしまい、抵抗が極端に大きくなり、書き込み、
読み出し速度が不安定になってメモリセル動作に影響を
与える事が懸念されている。
ＬコンタクトプラグとＳＮコンタクトプラグは別々に形
成されている、このような場合、最小デザインルールで
配置されているビット線の間にＳＮコンタクトプラグを
配置するために、ＳＮコンタクトプラグの大きさが小さ
くなってしまい、抵抗が極端に大きくなり、書き込み、
読み出し速度が不安定になってメモリセル動作に影響を
与える事が懸念されている。
【０００７】
【発明が解決しようとする課題】上述したように、ＳＮ
コンタクトプラグの抵抗が増大し、書き込み、読み出し
速度が不安定になってメモリセル動作に影響を与える事
が懸念されてという問題があった。
コンタクトプラグの抵抗が増大し、書き込み、読み出し
速度が不安定になってメモリセル動作に影響を与える事
が懸念されてという問題があった。
【０００８】本発明の目的は、ＳＮコンタクトプラグの
高抵抗化を防止し、書き込み、読み出し速度が不安化を
図り得る半導体記憶装置及びその製造方法を提供するこ
とにある。
高抵抗化を防止し、書き込み、読み出し速度が不安化を
図り得る半導体記憶装置及びその製造方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
目的を達成するために以下のように構成されている。
【００１０】（１）本発明（請求項１）の半導体記憶装
置は、半導体基板上に形成されたトランジスタと、この
トランジスタを覆う層間絶縁膜と、この層間絶縁膜に形
成され、前記トランジスタのソース又はドレインの一方
に接続するビット線コンタクトと、前記層間絶縁膜に形
成され前記トランジスタのソース又はドレインの他方に
接続する蓄積電極コンタクトと、前記ビット線コンタク
ト上に形成されたビット線コンタクトプラグと、前記蓄
積電極コンタクト上に形成された蓄積電極コンタクトプ
ラグと、前記ビット線コンタクトプラグに接続するビッ
ト線と、前記蓄積電極コンタクトプラグに接続するキャ
パシタの蓄積電極とを具備し、前記ビット線コンタクト
プラグ及び蓄積電極コンタクトプラグは、それぞれのコ
ンタクト上に形成されたバリアメタルと、このバリアメ
タル上に形成された金属電極材とを具備し、前記バリア
メタルは前記金属材料の底面のみに形成されていること
を特徴とする。
置は、半導体基板上に形成されたトランジスタと、この
トランジスタを覆う層間絶縁膜と、この層間絶縁膜に形
成され、前記トランジスタのソース又はドレインの一方
に接続するビット線コンタクトと、前記層間絶縁膜に形
成され前記トランジスタのソース又はドレインの他方に
接続する蓄積電極コンタクトと、前記ビット線コンタク
ト上に形成されたビット線コンタクトプラグと、前記蓄
積電極コンタクト上に形成された蓄積電極コンタクトプ
ラグと、前記ビット線コンタクトプラグに接続するビッ
ト線と、前記蓄積電極コンタクトプラグに接続するキャ
パシタの蓄積電極とを具備し、前記ビット線コンタクト
プラグ及び蓄積電極コンタクトプラグは、それぞれのコ
ンタクト上に形成されたバリアメタルと、このバリアメ
タル上に形成された金属電極材とを具備し、前記バリア
メタルは前記金属材料の底面のみに形成されていること
を特徴とする。
【００１１】（２）本発明（請求項２）の半導体記憶装
置の製造方法は、半導体基板上にトランジスタと、この
トランジスタを覆う層間絶縁膜上に形成され前記トラン
ジスタのソース又はドレインの一方に電気的に接続する
ビット線コンタクトプラグと、このビット線コンタクト
プラグに接続するビット線と、前記層間絶縁膜上に形成
され前記トランジスタのソース又はドレインの他方に電
気的に接続する蓄積電極コンタクトプラグと、この蓄積
電極コンタクトプラグに接続するキャパシタの蓄積電極
とを具備する半導体記憶装置の製造方法において、前記
ビット線コンタクトプラグと前記蓄積電極コンタクトプ
ラグとを同時に形成することを特徴とする。
置の製造方法は、半導体基板上にトランジスタと、この
トランジスタを覆う層間絶縁膜上に形成され前記トラン
ジスタのソース又はドレインの一方に電気的に接続する
ビット線コンタクトプラグと、このビット線コンタクト
プラグに接続するビット線と、前記層間絶縁膜上に形成
され前記トランジスタのソース又はドレインの他方に電
気的に接続する蓄積電極コンタクトプラグと、この蓄積
電極コンタクトプラグに接続するキャパシタの蓄積電極
とを具備する半導体記憶装置の製造方法において、前記
ビット線コンタクトプラグと前記蓄積電極コンタクトプ
ラグとを同時に形成することを特徴とする。
【００１２】（３）本発明（請求項３）の半導体記憶装
置の製造方法は、半導体基板上にトランジスタを形成す
る工程と、前記トランジスタを覆う層間絶縁膜を形成す
る工程と、前記層間絶縁膜に前記トランジスタのソース
及びドレインに接続するコンタクトを形成する工程と、
前記層間絶縁膜上にバリアメタル及び金属電極材を順次
堆積する工程と、前記バリアメタル及び金属電極材をパ
ターニングし、前記トランジスタのソース又はドレイン
の一方に前記コンタクトを介して電気的接続するビット
線コンタクトプラグと、前記トランジスタのソース又は
ドレインの他方に前記コンタクトを介して電気的接続す
る蓄積電極コンタクトプラグとを形成する工程と、前記
ビット線コンタクトプラグ及び前記蓄積電極コンタクト
プラグのそれぞれの側面に側壁絶縁膜を形成する工程
と、第１の層間絶縁膜上に、前記ビット線コンタクトプ
ラグ及び前記蓄積電極コンタクトプラグとを絶縁分離す
る第２の層間絶縁膜を形成する工程と、第２の層間絶縁
膜に前記ビット線コンタクトプラグに接続する溝を形成
する工程と、前記溝内にビット線を埋込形成する工程
と、前記ビット線の表面に絶縁材を形成する工程と、第
２の層間絶縁膜上に前記蓄積電極コンタクトプラグに接
続する蓄積電極を形成する工程と、前記蓄積電極の表面
を覆う誘電体膜を形成する工程と、前記誘電体膜の表面
を覆う上部電極を形成することを特徴とする。
置の製造方法は、半導体基板上にトランジスタを形成す
る工程と、前記トランジスタを覆う層間絶縁膜を形成す
る工程と、前記層間絶縁膜に前記トランジスタのソース
及びドレインに接続するコンタクトを形成する工程と、
前記層間絶縁膜上にバリアメタル及び金属電極材を順次
堆積する工程と、前記バリアメタル及び金属電極材をパ
ターニングし、前記トランジスタのソース又はドレイン
の一方に前記コンタクトを介して電気的接続するビット
線コンタクトプラグと、前記トランジスタのソース又は
ドレインの他方に前記コンタクトを介して電気的接続す
る蓄積電極コンタクトプラグとを形成する工程と、前記
ビット線コンタクトプラグ及び前記蓄積電極コンタクト
プラグのそれぞれの側面に側壁絶縁膜を形成する工程
と、第１の層間絶縁膜上に、前記ビット線コンタクトプ
ラグ及び前記蓄積電極コンタクトプラグとを絶縁分離す
る第２の層間絶縁膜を形成する工程と、第２の層間絶縁
膜に前記ビット線コンタクトプラグに接続する溝を形成
する工程と、前記溝内にビット線を埋込形成する工程
と、前記ビット線の表面に絶縁材を形成する工程と、第
２の層間絶縁膜上に前記蓄積電極コンタクトプラグに接
続する蓄積電極を形成する工程と、前記蓄積電極の表面
を覆う誘電体膜を形成する工程と、前記誘電体膜の表面
を覆う上部電極を形成することを特徴とする。
【００１３】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
の作用・効果を有する。
【００１４】本発明の半導体記憶装置及び半導体記憶装
置の製造方法によれば、高抵抗であるＳＮコンタクトプ
ラグのバリアメタル材をメタルプラグ材の底面のみに自
己整合的に形成されるので工程の簡略化、プラグ抵抗の
低減が実現できる。
置の製造方法によれば、高抵抗であるＳＮコンタクトプ
ラグのバリアメタル材をメタルプラグ材の底面のみに自
己整合的に形成されるので工程の簡略化、プラグ抵抗の
低減が実現できる。
【００１５】また、本発明の半導体記憶装置の製造方法
によれば、ビット線コンタクトとＳＮ電極コンタクトの
メタルプラグを同時に形成する事により製造工程の簡略
化が実現できる。
によれば、ビット線コンタクトとＳＮ電極コンタクトの
メタルプラグを同時に形成する事により製造工程の簡略
化が実現できる。
【００１６】また、ＳＮコンタクトのメタルプラグをビ
ット線より先に形成するため、ＳＮコンタクトの形状を
ビット線の加工バラツキに影響されずに形成できるた
め、ＳＮコンタクトのプラグを低抵抗で安定して形成で
きる。
ット線より先に形成するため、ＳＮコンタクトの形状を
ビット線の加工バラツキに影響されずに形成できるた
め、ＳＮコンタクトのプラグを低抵抗で安定して形成で
きる。
【００１７】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００１８】［第１実施形態］図１は、本発明の第１の
実施形態に係わるスタック型ＤＲＡＭのメモリセルの概
略構成を示す図である。図１（ａ）はＤＲＡＭの構成を
示す平面図、図１（ｂ）は同図（ａ）のＡ−Ａ’部の断
面図、図１（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図、
図１（ｄ）は同図（ａ）のＣ−Ｃ’部の断面図である。
実施形態に係わるスタック型ＤＲＡＭのメモリセルの概
略構成を示す図である。図１（ａ）はＤＲＡＭの構成を
示す平面図、図１（ｂ）は同図（ａ）のＡ−Ａ’部の断
面図、図１（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図、
図１（ｄ）は同図（ａ）のＣ−Ｃ’部の断面図である。
【００１９】本実施形態のスタック型ＤＲＡＭは、ビッ
ト線（ＢＬ）コンタクトプラグ及び蓄積電極（ＳＮ）コ
ンタクトプラグ構造を除いて、基本的には従来のスタッ
ク型ＤＲＡＭと同じ構造である。
ト線（ＢＬ）コンタクトプラグ及び蓄積電極（ＳＮ）コ
ンタクトプラグ構造を除いて、基本的には従来のスタッ
ク型ＤＲＡＭと同じ構造である。
【００２０】図１に示すように、例えばｐ型のＳｉ基板
１１の表面に、溝に絶縁膜が埋め込み形成された素子分
離層１２が設けられている。素子分離層１２上、又はＳ
ｉ基板１１上のゲート酸化膜１３を介して、ゲート電極
（ワード線）１４が形成されている。なお、ゲート電極
１４としては、単純なポリシリコン層のみや、抵抗を小
さくするために、ポリシリコン層とＷＳｉ2 層とが積層
されたいわゆるポリサイド構造、ポリシリコン層とＷ膜
との積層構造を用いることが可能である。
１１の表面に、溝に絶縁膜が埋め込み形成された素子分
離層１２が設けられている。素子分離層１２上、又はＳ
ｉ基板１１上のゲート酸化膜１３を介して、ゲート電極
（ワード線）１４が形成されている。なお、ゲート電極
１４としては、単純なポリシリコン層のみや、抵抗を小
さくするために、ポリシリコン層とＷＳｉ2 層とが積層
されたいわゆるポリサイド構造、ポリシリコン層とＷ膜
との積層構造を用いることが可能である。
【００２１】ゲート電極１４上にシリコン窒化膜からな
るゲートキャップ層１５が形成されている。素子領域の
Ｓｉ基板１１の表面に、ゲート電極１４を挟むように、
ソース／ドレイン拡散層１６が形成されている。ゲート
電極１４及びゲートキャップ層１５の積層構造の表面を
覆うシリコン窒化膜１７が形成されている。全面を覆う
ように、表面が平坦化された第１のＢＰＳＧ膜１８が形
成されている。
るゲートキャップ層１５が形成されている。素子領域の
Ｓｉ基板１１の表面に、ゲート電極１４を挟むように、
ソース／ドレイン拡散層１６が形成されている。ゲート
電極１４及びゲートキャップ層１５の積層構造の表面を
覆うシリコン窒化膜１７が形成されている。全面を覆う
ように、表面が平坦化された第１のＢＰＳＧ膜１８が形
成されている。
【００２２】シリコン窒化膜１７と第１のＢＰＳＧ膜１
８とから側壁が構成されたコンタクトホールに、ポリシ
リコンからなるビット線（ＢＬ）コンタクト１９，及び
蓄積電極（ＳＮ）コンタクト２０が埋め込み形成されて
いる。なお、コンタクト１９，２０及び第１のＢＰＳＧ
膜の表面は平坦化され、高さが同一である。
８とから側壁が構成されたコンタクトホールに、ポリシ
リコンからなるビット線（ＢＬ）コンタクト１９，及び
蓄積電極（ＳＮ）コンタクト２０が埋め込み形成されて
いる。なお、コンタクト１９，２０及び第１のＢＰＳＧ
膜の表面は平坦化され、高さが同一である。
【００２３】ＢＬコンタクト１９上に、ＢＬコンタクト
プラグ２１が形成されている。ＳＮコンタクト２０上
に、ＳＮコンタクトプラグ２２が形成されている。ＢＬ
コンタクトプラグ２１及びＳＮコンタクトプラグ２２
は、バリアメタルとしてのＴｉＮ層２３上にＴｉ層２４
が積層された構造である。なお、Ｔｉ層の変わりにＷ層
を用いることも可能である。ＢＬコンタクトプラグ２１
及びＳＮコンタクトプラグ２２の側面にシリコン窒化膜
（Ｓｉ3Ｎ4）２５が形成されている。
プラグ２１が形成されている。ＳＮコンタクト２０上
に、ＳＮコンタクトプラグ２２が形成されている。ＢＬ
コンタクトプラグ２１及びＳＮコンタクトプラグ２２
は、バリアメタルとしてのＴｉＮ層２３上にＴｉ層２４
が積層された構造である。なお、Ｔｉ層の変わりにＷ層
を用いることも可能である。ＢＬコンタクトプラグ２１
及びＳＮコンタクトプラグ２２の側面にシリコン窒化膜
（Ｓｉ3Ｎ4）２５が形成されている。
【００２４】全面を覆う第２のＢＰＳＧ膜２６が形成さ
れている。第２のＢＰＳＧ膜２６に形成されたＢＬコン
タクトプラグ２１に接続する溝にビット線２７及びシリ
コン窒化膜２８が積層されている。
れている。第２のＢＰＳＧ膜２６に形成されたＢＬコン
タクトプラグ２１に接続する溝にビット線２７及びシリ
コン窒化膜２８が積層されている。
【００２５】第２のＢＰＳＧ膜上にＳＮコンタクトプラ
グ２２に接続する蓄積電極２９が形成されている。第２
のＢＰＳＧ膜２６上の蓄積電極２９が形成されていない
領域にシリコン窒化膜３０が形成されている。蓄積電極
２９の表面を覆う（Ｂａ，Ｓｒ）ＴｉＯ3 膜３１が形成
されている。そして、全面にプレート電極３２が形成さ
れている。
グ２２に接続する蓄積電極２９が形成されている。第２
のＢＰＳＧ膜２６上の蓄積電極２９が形成されていない
領域にシリコン窒化膜３０が形成されている。蓄積電極
２９の表面を覆う（Ｂａ，Ｓｒ）ＴｉＯ3 膜３１が形成
されている。そして、全面にプレート電極３２が形成さ
れている。
【００２６】本実施形態のＤＲＡＭによれば、高抵抗で
あるＳＮコンタクトプラグのバリアメタル材をメタルプ
ラグ材の底面のみに自己整合的に形成できるので工程の
簡略化、プラグ抵抗の低減が実現できる。
あるＳＮコンタクトプラグのバリアメタル材をメタルプ
ラグ材の底面のみに自己整合的に形成できるので工程の
簡略化、プラグ抵抗の低減が実現できる。
【００２７】次に、図１に示したＤＲＡＭメモリセルの
製造方法について説明する。図２〜図１４は、本発明の
第１の実施形態に係わるスタック型ＤＲＡＭのメモリセ
ルの製造工程を示す工程図である。なお、図２〜図１３
において、各図の（ａ），（ｂ），（ｃ），（ｄ）は、
図１の（ａ），（ｂ），（ｃ），（ｄ）に対応した部位
を示す図である。ここでは、メモリセルにＮチャネルＭ
ＯＳトランジスタを用いた場合について説明するが、Ｐ
チャネルＭＯＳトランジスタを用いた場合も同様であ
る。
製造方法について説明する。図２〜図１４は、本発明の
第１の実施形態に係わるスタック型ＤＲＡＭのメモリセ
ルの製造工程を示す工程図である。なお、図２〜図１３
において、各図の（ａ），（ｂ），（ｃ），（ｄ）は、
図１の（ａ），（ｂ），（ｃ），（ｄ）に対応した部位
を示す図である。ここでは、メモリセルにＮチャネルＭ
ＯＳトランジスタを用いた場合について説明するが、Ｐ
チャネルＭＯＳトランジスタを用いた場合も同様であ
る。
【００２８】先ず、図２に示すように、例えば不純物濃
度５×１０15ｃｍ-3程度の（１００）面のｐ型シリコン
基板１１又はＮ型シリコン基板の表面に、ｎチャネルト
ランジスタ形成領域にはｐウェル、またｐチャネルトラ
ンジスタ形成領域にはｎウェルを形成する（不図示）。
次いで、例えば反応性イオンエッチング（ＲＩＥ）を用
いて、素子領域以外の領域のＳｉ基板１１に深さ０．２
μｍ程度の溝を掘りこんだ後に、溝に絶縁膜を埋め込
み、いわゆるＳＴＩ（Shallow Trench Isolation）技術
を用いた素子分離層１２を形成する。
度５×１０15ｃｍ-3程度の（１００）面のｐ型シリコン
基板１１又はＮ型シリコン基板の表面に、ｎチャネルト
ランジスタ形成領域にはｐウェル、またｐチャネルトラ
ンジスタ形成領域にはｎウェルを形成する（不図示）。
次いで、例えば反応性イオンエッチング（ＲＩＥ）を用
いて、素子領域以外の領域のＳｉ基板１１に深さ０．２
μｍ程度の溝を掘りこんだ後に、溝に絶縁膜を埋め込
み、いわゆるＳＴＩ（Shallow Trench Isolation）技術
を用いた素子分離層１２を形成する。
【００２９】次いで、トランジスタのゲート絶縁膜とし
て厚さ６０ｎｍ程度のゲート酸化膜１３を形成する。メ
モリセル部ではワード線となるゲート電極材１４を堆積
する。なお、本実施形態では説明を省いたが、抵抗を小
さくするためにいわゆるポリサイド構造（例えばポリＳ
ｉ膜とＷＳｉ2 膜の多層膜。それぞれ５０ｍｍ程度の膜
厚）を用いても良いし、他の構造、例えば、単純なポリ
Ｓｉ層のみやポリＳｉ層とＷ膜を用いた積層膜構造でも
よい。
て厚さ６０ｎｍ程度のゲート酸化膜１３を形成する。メ
モリセル部ではワード線となるゲート電極材１４を堆積
する。なお、本実施形態では説明を省いたが、抵抗を小
さくするためにいわゆるポリサイド構造（例えばポリＳ
ｉ膜とＷＳｉ2 膜の多層膜。それぞれ５０ｍｍ程度の膜
厚）を用いても良いし、他の構造、例えば、単純なポリ
Ｓｉ層のみやポリＳｉ層とＷ膜を用いた積層膜構造でも
よい。
【００３０】次いで、ゲート電極材１４上に、後工程の
自己整合工程時のエッチングストッパ層となるシリコン
窒化膜（Ｓｉ3Ｎ4）からなるゲートキャップ層１５を形
成する。その後、ゲートキャップ層１５上のゲート電極
の形成領域に、図示されないレジスト膜を形成し、続い
てこのレジスト膜をマスクに用いてゲートキャップ層１
５を加工してレジスト膜を除去する。そして、ゲートキ
ャップ層１５をマスクとして、ゲート電極材１４をパタ
ーニングすることによって、メモリセル部ではワード線
となるゲート電極１４を形成する。
自己整合工程時のエッチングストッパ層となるシリコン
窒化膜（Ｓｉ3Ｎ4）からなるゲートキャップ層１５を形
成する。その後、ゲートキャップ層１５上のゲート電極
の形成領域に、図示されないレジスト膜を形成し、続い
てこのレジスト膜をマスクに用いてゲートキャップ層１
５を加工してレジスト膜を除去する。そして、ゲートキ
ャップ層１５をマスクとして、ゲート電極材１４をパタ
ーニングすることによって、メモリセル部ではワード線
となるゲート電極１４を形成する。
【００３１】次いで、ゲート電極１４と後に形成される
低濃度の不純物拡散層（ソース／ドレイン拡散層）との
耐圧を向上させるために、例えば酸素雰囲気中で１０５
０℃１００秒程度のＲＴＯ（Rapid Thermal Oxidatio
n）法による急速熱酸化を行いＳｉ基板１１の表面にい
わゆる後酸化膜（不図示）を形成する。
低濃度の不純物拡散層（ソース／ドレイン拡散層）との
耐圧を向上させるために、例えば酸素雰囲気中で１０５
０℃１００秒程度のＲＴＯ（Rapid Thermal Oxidatio
n）法による急速熱酸化を行いＳｉ基板１１の表面にい
わゆる後酸化膜（不図示）を形成する。
【００３２】図示されないレジスト膜を形成した後、こ
のレジスト膜、ゲートキャップ層１５，ゲート電極１４
をマスクとして、ソース／ドレイン拡散層１６となるｎ
- 型不純物拡散層をＳｉ基板１１の所望の領域の表面
に、例えばイオン注入法により形成する。
のレジスト膜、ゲートキャップ層１５，ゲート電極１４
をマスクとして、ソース／ドレイン拡散層１６となるｎ
- 型不純物拡散層をＳｉ基板１１の所望の領域の表面
に、例えばイオン注入法により形成する。
【００３３】次に、全面に例えば膜厚２０ｎｍ程度のシ
リコン窒化膜（シリコン窒化膜）１７をＬＰ−ＣＶＤ法
により堆積する。その後、更に全面に第１のＢＰＳＧ膜
１８をＣＶＤ法で約５００ｎｍ堆積した後、第１のＢＰ
ＳＧ膜１８の表面を例えば、ＣＭＰ（Chemical Mechani
cal Polish；化学的機械研磨）法を用いてゲートキャッ
プ層１５上での第１のＢＰＳＧ膜１８の膜厚が１００ｎ
ｍ程度になるように全面を研磨して平坦化する。このＣ
ＭＰ法による第１のＢＰＳＧ膜１８の平坦化により、ウ
ェハ全面がほぼ全面に渡って平坦化される。
リコン窒化膜（シリコン窒化膜）１７をＬＰ−ＣＶＤ法
により堆積する。その後、更に全面に第１のＢＰＳＧ膜
１８をＣＶＤ法で約５００ｎｍ堆積した後、第１のＢＰ
ＳＧ膜１８の表面を例えば、ＣＭＰ（Chemical Mechani
cal Polish；化学的機械研磨）法を用いてゲートキャッ
プ層１５上での第１のＢＰＳＧ膜１８の膜厚が１００ｎ
ｍ程度になるように全面を研磨して平坦化する。このＣ
ＭＰ法による第１のＢＰＳＧ膜１８の平坦化により、ウ
ェハ全面がほぼ全面に渡って平坦化される。
【００３４】なお、ここでは説明を省略したが、シリコ
ン窒化膜１７を形成する前に、全面に例えば膜厚２０ｎ
ｍ程度のシリコン窒化膜（Ｓｉ3Ｎ4）をＬＰ−ＣＶＤ法
により堆積した後、シリコン窒化膜に対してＲＩＥ法に
よるエッチングを行い、ゲート電極の側壁部に側壁絶縁
膜を形成した後、レジスト膜と側壁絶縁膜及びゲート電
極とをマスクにして所望の領域にイオン法入法でｎ
+ （又はｐ+ ）不純物拡散層からなるソース／ドレイン
拡散層を形成する事ができる。この場合、全面に再度、
後にＣＭＰを行う際のストッパ膜として、例えば２０ｎ
ｍ程度のシリコン窒化膜（シリコン窒化膜）をＬＰ−Ｃ
ＶＤ法により堆積する。
ン窒化膜１７を形成する前に、全面に例えば膜厚２０ｎ
ｍ程度のシリコン窒化膜（Ｓｉ3Ｎ4）をＬＰ−ＣＶＤ法
により堆積した後、シリコン窒化膜に対してＲＩＥ法に
よるエッチングを行い、ゲート電極の側壁部に側壁絶縁
膜を形成した後、レジスト膜と側壁絶縁膜及びゲート電
極とをマスクにして所望の領域にイオン法入法でｎ
+ （又はｐ+ ）不純物拡散層からなるソース／ドレイン
拡散層を形成する事ができる。この場合、全面に再度、
後にＣＭＰを行う際のストッパ膜として、例えば２０ｎ
ｍ程度のシリコン窒化膜（シリコン窒化膜）をＬＰ−Ｃ
ＶＤ法により堆積する。
【００３５】リソグラフィを用いて第１のＢＰＳＧ膜１
８上に形成したレジスト膜をマスクに、ソース／ドレイ
ン拡散層１６とビット線又は蓄積電極とのコンタクトを
とるためのポリシリコンプラグ用のコンタクトホールを
形成する。このコンタクトホールの形成には、ＢＰＳＧ
膜のエッチングレートがシリコン窒化膜のエッチングレ
ートに対し１０倍以上早い高選択比ＲＩＥを用いて、自
己整合的に行う。このようにすることによって、ゲート
電極１４とこの後コンタクトホールに埋め込まれるｎ+
型ポリシリコンコンタクトとのショートを防ぐことがで
き、製品の歩留まりを向上させることができる。
８上に形成したレジスト膜をマスクに、ソース／ドレイ
ン拡散層１６とビット線又は蓄積電極とのコンタクトを
とるためのポリシリコンプラグ用のコンタクトホールを
形成する。このコンタクトホールの形成には、ＢＰＳＧ
膜のエッチングレートがシリコン窒化膜のエッチングレ
ートに対し１０倍以上早い高選択比ＲＩＥを用いて、自
己整合的に行う。このようにすることによって、ゲート
電極１４とこの後コンタクトホールに埋め込まれるｎ+
型ポリシリコンコンタクトとのショートを防ぐことがで
き、製品の歩留まりを向上させることができる。
【００３６】レジスト膜を除去した後、全面にリン（Ｐ
+ ）や砒素（Ａｓ+ ）等を不純物としてドーピングした
ｎ+ 型のポリシリコン層をＬＰ−ＣＶＤ法により堆積し
た後、ＣＭＰ法やＲＩＥを用いたエッチバック法を用い
てコンタクトホールにｎ+ 型のポリシリコンからなるビ
ット線（ＢＬ）コンタクト１９，蓄積電極（ＳＮ）コン
タクト２０を完全に埋め込み形成する。この埋め込まれ
たｎ+ 型のポリシリコンからなるコンタクト１９，２０
は、ソース／ドレイン拡散層１６と電気的に接続されて
いる。また、ＢＬコンタクト１９は、ｎ+ 型のＢＬ１９
を素子分離層１２の上に延長して、後工程のＢＬコンタ
クトプラグを形成し易いような構造とする。
+ ）や砒素（Ａｓ+ ）等を不純物としてドーピングした
ｎ+ 型のポリシリコン層をＬＰ−ＣＶＤ法により堆積し
た後、ＣＭＰ法やＲＩＥを用いたエッチバック法を用い
てコンタクトホールにｎ+ 型のポリシリコンからなるビ
ット線（ＢＬ）コンタクト１９，蓄積電極（ＳＮ）コン
タクト２０を完全に埋め込み形成する。この埋め込まれ
たｎ+ 型のポリシリコンからなるコンタクト１９，２０
は、ソース／ドレイン拡散層１６と電気的に接続されて
いる。また、ＢＬコンタクト１９は、ｎ+ 型のＢＬ１９
を素子分離層１２の上に延長して、後工程のＢＬコンタ
クトプラグを形成し易いような構造とする。
【００３７】次いで、図３に示すように、まず、ＴｉＮ
層２３を例えば５ｎｍ程度の膜厚、Ｔｉ層２４（又はＷ
膜）を４００ｎｍ程度の膜厚、その上にシリコン窒化膜
４１を例えば５０ｍｍ程度順次堆積する。
層２３を例えば５ｎｍ程度の膜厚、Ｔｉ層２４（又はＷ
膜）を４００ｎｍ程度の膜厚、その上にシリコン窒化膜
４１を例えば５０ｍｍ程度順次堆積する。
【００３８】次いで、図４に示すように、ＢＬコンタク
トプラグ形成領域とＳＮコンタクトプラグ形成領域を覆
うレジスト膜４２を形成し、このレジスト膜４２をマス
クにして例えばＲＩＥにより、シリコン窒化膜４１，Ｔ
ｉ層２４，ＴｉＮ層２３を順次エッチングし、ＢＬコン
タクトプラグ２１とＳＮコンタクトプラグ２２を同時に
形成する、このようにして、コンタクト１９，２０と電
気的に接続するように形成されたＢＬコンタクトプラグ
２１、ＳＮコンタクトプラグ２２を同時に形成する、こ
こでは、コンタクトの上に形成されたメタルプラグ層の
構造として、ＴｉＮ／Ｔｉの場合について述べたが、こ
のほかの場合、例えば、ＴｉＮ／Ｗ／ＴｉＮ／Ｔｉ構造
の場合でも良い。
トプラグ形成領域とＳＮコンタクトプラグ形成領域を覆
うレジスト膜４２を形成し、このレジスト膜４２をマス
クにして例えばＲＩＥにより、シリコン窒化膜４１，Ｔ
ｉ層２４，ＴｉＮ層２３を順次エッチングし、ＢＬコン
タクトプラグ２１とＳＮコンタクトプラグ２２を同時に
形成する、このようにして、コンタクト１９，２０と電
気的に接続するように形成されたＢＬコンタクトプラグ
２１、ＳＮコンタクトプラグ２２を同時に形成する、こ
こでは、コンタクトの上に形成されたメタルプラグ層の
構造として、ＴｉＮ／Ｔｉの場合について述べたが、こ
のほかの場合、例えば、ＴｉＮ／Ｗ／ＴｉＮ／Ｔｉ構造
の場合でも良い。
【００３９】次いで、図５に示すように、レジスト膜４
２を除去した後、全面にシリコン窒化膜を例えば４０ｎ
ｍ程度ＣＶＤ法を用いて堆積した後、ＲＩＥを行う事に
より、ＢＬ，ＳＮコンタクトプラグの側面にシリコン窒
化膜２５を残置する。
２を除去した後、全面にシリコン窒化膜を例えば４０ｎ
ｍ程度ＣＶＤ法を用いて堆積した後、ＲＩＥを行う事に
より、ＢＬ，ＳＮコンタクトプラグの側面にシリコン窒
化膜２５を残置する。
【００４０】次いで、図６に示すように、層間絶縁膜と
して例えば第２のＢＰＳＧ膜２６を全面にＣＶＤ法によ
り例えば４００ｎｍ程度堆積し、ＣＭＰ法を用いてウェ
ハ全面の平坦化を行なう。この時のプラグ２１，２２表
面のシリコン窒化膜４１をＣＭＰ時のストッパ層として
用いても良い。
して例えば第２のＢＰＳＧ膜２６を全面にＣＶＤ法によ
り例えば４００ｎｍ程度堆積し、ＣＭＰ法を用いてウェ
ハ全面の平坦化を行なう。この時のプラグ２１，２２表
面のシリコン窒化膜４１をＣＭＰ時のストッパ層として
用いても良い。
【００４１】次いで、図７に示すように、第２のＢＰＳ
Ｇ膜２６上にビット線が形成される領域が開口するレジ
スト膜４３を形成した後、第２のＢＰＳＧ膜２６に対し
てＲＩＥを行って、第２のＢＰＳＧ膜２６に深さ３００
ｎｍ程度のライン状の第１の溝４４を形成する。
Ｇ膜２６上にビット線が形成される領域が開口するレジ
スト膜４３を形成した後、第２のＢＰＳＧ膜２６に対し
てＲＩＥを行って、第２のＢＰＳＧ膜２６に深さ３００
ｎｍ程度のライン状の第１の溝４４を形成する。
【００４２】この時、ＢＬ，ＳＮコンタクトプラグ２
１，２２の表面及び側面はシリコン窒化膜２５，４１に
より覆われているので、第１の溝４４を形成する場合の
エッチングから保護されることになる。このように、Ｂ
ＰＳＧ膜とエッチングストッパとなるシリコン窒化膜
（シリコン窒化膜）の間でエッチングレートが例えば１
０程度以上異なるような高選択比ＲＩＥ法（ＢＰＳＧ膜
のエッチングレートがシリコン窒化膜に比べて１０倍以
上速い）を用いる事がポイントである。
１，２２の表面及び側面はシリコン窒化膜２５，４１に
より覆われているので、第１の溝４４を形成する場合の
エッチングから保護されることになる。このように、Ｂ
ＰＳＧ膜とエッチングストッパとなるシリコン窒化膜
（シリコン窒化膜）の間でエッチングレートが例えば１
０程度以上異なるような高選択比ＲＩＥ法（ＢＰＳＧ膜
のエッチングレートがシリコン窒化膜に比べて１０倍以
上速い）を用いる事がポイントである。
【００４３】次いで、図８に示すように、レジスト膜４
３を除去した後に、再度ＢＬコンタクトプラグ領域に開
口を有するレジスト膜４５を形成し、ＢＬコンタクトプ
ラグ２１上のシリコン窒化膜４１とＢＬコンタクトプラ
グ２１上部側面のシリコン窒化膜２５をＲＩＥ法により
除去する。この時、ＢＬコンタクトプラグ２１のＴｉ層
２４の上部を多少エッチングしても良い。Ｔｉ層２４の
上部をエッチングすると、後の工程で形成するビット線
とＢＬコンタクトプラグ２１との接続領域におけるビッ
ト線の膜厚を厚く出来るため、ビット線の配線抵抗を低
減できる。
３を除去した後に、再度ＢＬコンタクトプラグ領域に開
口を有するレジスト膜４５を形成し、ＢＬコンタクトプ
ラグ２１上のシリコン窒化膜４１とＢＬコンタクトプラ
グ２１上部側面のシリコン窒化膜２５をＲＩＥ法により
除去する。この時、ＢＬコンタクトプラグ２１のＴｉ層
２４の上部を多少エッチングしても良い。Ｔｉ層２４の
上部をエッチングすると、後の工程で形成するビット線
とＢＬコンタクトプラグ２１との接続領域におけるビッ
ト線の膜厚を厚く出来るため、ビット線の配線抵抗を低
減できる。
【００４４】次いで、図９に示すように、レジスト膜４
５を除去した後に、Ｗ膜／ＴｉＮ層／Ｔｉ膜等の積層膜
（図中ではＷ膜のみを表示）を層間絶縁膜中に形成した
第１の溝４４を含む全面に堆積し，ＣＭＰ法などにより
第１の溝４４にビット線となるＷ膜／ＴｉＮ層／Ｔｉ膜
等の積層膜を埋め込み形成する、いわゆる、ＣＭＰ法を
用いたダマシン工程（ｄａｍａｓｃｅｎｅ工程）を用い
てビット線２７を形成する。
５を除去した後に、Ｗ膜／ＴｉＮ層／Ｔｉ膜等の積層膜
（図中ではＷ膜のみを表示）を層間絶縁膜中に形成した
第１の溝４４を含む全面に堆積し，ＣＭＰ法などにより
第１の溝４４にビット線となるＷ膜／ＴｉＮ層／Ｔｉ膜
等の積層膜を埋め込み形成する、いわゆる、ＣＭＰ法を
用いたダマシン工程（ｄａｍａｓｃｅｎｅ工程）を用い
てビット線２７を形成する。
【００４５】この時図示はしていないが、ビット線を埋
め込み形成する前に、周辺回路部のコンタクト領域にも
通常のリソグラフィ法とＲＩＥ法を用いてコンタクトホ
ールとメモリセル部のビット線を形成する時に用いる溝
をあらかじめ形成しておく。この様にすると、ビット線
コンタクトとビット線部にＷ膜等をダマシン工程で埋め
込み形成する場合に、周辺回路部のコンタクトにもソー
ス／ドレイン拡散層と電気的に接続されたコンタクトプ
ラグ（図示せず）を同時に形成することができる。
め込み形成する前に、周辺回路部のコンタクト領域にも
通常のリソグラフィ法とＲＩＥ法を用いてコンタクトホ
ールとメモリセル部のビット線を形成する時に用いる溝
をあらかじめ形成しておく。この様にすると、ビット線
コンタクトとビット線部にＷ膜等をダマシン工程で埋め
込み形成する場合に、周辺回路部のコンタクトにもソー
ス／ドレイン拡散層と電気的に接続されたコンタクトプ
ラグ（図示せず）を同時に形成することができる。
【００４６】次いで、図１０に示すように、ビット線２
７の表面を例えば７０ｍｍ程度エッチング除去し、第２
の溝４７を形成する。次いで、図１１に示すように、全
面にシリコン窒化膜を２００ｍｍ程度堆積し、ＣＭＰ法
やＣＤＥ（Chemical Dry Etching）法等によりビット線
２７上にのみシリコン窒化膜２８を選択的に埋め込み形
成する。
７の表面を例えば７０ｍｍ程度エッチング除去し、第２
の溝４７を形成する。次いで、図１１に示すように、全
面にシリコン窒化膜を２００ｍｍ程度堆積し、ＣＭＰ法
やＣＤＥ（Chemical Dry Etching）法等によりビット線
２７上にのみシリコン窒化膜２８を選択的に埋め込み形
成する。
【００４７】次いで、図１２に示すように、例えば全面
に２０ｍｍ程度の膜厚のシリコン窒化膜（Ｓｉ3Ｎ4）３
０と例えば４００ｎｍ程度の膜厚のＴＥＯＳ酸化膜４８
とを順次堆積する。次に、蓄積電極の形成領域が開口と
なっているレジスト膜４９を形成し、ＲＩＥ法を用い
て、ＴＥＯＳ酸化膜４８とシリコン窒化膜３０，ＳＮコ
ンタクトプラグ２２の表面のシリコン窒化膜４１，２５
とをエッチングしてホール５０を形成し、第２のＢＰＳ
Ｇ膜２６中に埋め込み形成されているＳＮコンタクトプ
ラグ２２の上部表面及び上部側面の一部を露出させる。
に２０ｍｍ程度の膜厚のシリコン窒化膜（Ｓｉ3Ｎ4）３
０と例えば４００ｎｍ程度の膜厚のＴＥＯＳ酸化膜４８
とを順次堆積する。次に、蓄積電極の形成領域が開口と
なっているレジスト膜４９を形成し、ＲＩＥ法を用い
て、ＴＥＯＳ酸化膜４８とシリコン窒化膜３０，ＳＮコ
ンタクトプラグ２２の表面のシリコン窒化膜４１，２５
とをエッチングしてホール５０を形成し、第２のＢＰＳ
Ｇ膜２６中に埋め込み形成されているＳＮコンタクトプ
ラグ２２の上部表面及び上部側面の一部を露出させる。
【００４８】この時、ＴＥＯＳ酸化膜４８、シリコン窒
化膜３０のエッチング角度は、ほぼ９０度になるように
注意する。このエッチングはＴＥＯＳ酸化膜４８のエッ
チングをシリコン窒化膜３０をストッパ層としてＲＩＥ
法で行い、次にシリコン窒化膜３０及びＳＮコンタクト
プラグ２２の上面及び側面のシリコン窒化膜４１，２５
を選択的にエッチングするような条件に変更してエッチ
ングを行うと第２のＢＰＳＧ膜２６やシリコン窒化膜２
５を過度にオーバーエッチングすることなく蓄積電極パ
ターンのホールを形成し、ＳＮコンタクトプラグ２２の
上部表面を露出できる。この時、周辺回路部等のエッチ
ングしたくない領域はレジスト膜（図示せず）で覆って
おけばエッチングされない。
化膜３０のエッチング角度は、ほぼ９０度になるように
注意する。このエッチングはＴＥＯＳ酸化膜４８のエッ
チングをシリコン窒化膜３０をストッパ層としてＲＩＥ
法で行い、次にシリコン窒化膜３０及びＳＮコンタクト
プラグ２２の上面及び側面のシリコン窒化膜４１，２５
を選択的にエッチングするような条件に変更してエッチ
ングを行うと第２のＢＰＳＧ膜２６やシリコン窒化膜２
５を過度にオーバーエッチングすることなく蓄積電極パ
ターンのホールを形成し、ＳＮコンタクトプラグ２２の
上部表面を露出できる。この時、周辺回路部等のエッチ
ングしたくない領域はレジスト膜（図示せず）で覆って
おけばエッチングされない。
【００４９】次いで、図１３に示すように、レジスト膜
４９を除去した後、露出したＳＮコンタクトプラグ２２
の上部表面及び側面上部を含む全面に蓄積電極材料とし
て例えばペロブスカイト結晶構造を持った金属酸化膜；
ＳｒＲｕＯ3 （以下ＳＲＯと記す）を例えば４００ｎｍ
程度の膜厚、スパッタリング法或いはプラズマＣＶＤ法
により堆積した後、例えばＣＭＰ法やエッチバック法を
用いて表面を平坦化し、蓄積電極２９を埋め込み形成す
る。ここでは蓄積電極材料としてＳＲＯ膜の例を述べだ
が、この他にもＲｕ膜やＲｕＯ2 膜、Ｐｔ膜、Ｒｅ膜、
Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ2 膜
やそれらの積層膜などでも良い。また、各金属膜のグレ
インを他の金属膜、例えばＲｈやＩｒでスタッフィング
したような膜でも良い。
４９を除去した後、露出したＳＮコンタクトプラグ２２
の上部表面及び側面上部を含む全面に蓄積電極材料とし
て例えばペロブスカイト結晶構造を持った金属酸化膜；
ＳｒＲｕＯ3 （以下ＳＲＯと記す）を例えば４００ｎｍ
程度の膜厚、スパッタリング法或いはプラズマＣＶＤ法
により堆積した後、例えばＣＭＰ法やエッチバック法を
用いて表面を平坦化し、蓄積電極２９を埋め込み形成す
る。ここでは蓄積電極材料としてＳＲＯ膜の例を述べだ
が、この他にもＲｕ膜やＲｕＯ2 膜、Ｐｔ膜、Ｒｅ膜、
Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ2 膜
やそれらの積層膜などでも良い。また、各金属膜のグレ
インを他の金属膜、例えばＲｈやＩｒでスタッフィング
したような膜でも良い。
【００５０】ここでは、蓄積電極パターンのホールに全
面に埋め込み形成する例を述べたが、ホールの内壁に例
えば４０ｎｍ程度の膜厚で薄く電極膜を形成するように
しても良い。
面に埋め込み形成する例を述べたが、ホールの内壁に例
えば４０ｎｍ程度の膜厚で薄く電極膜を形成するように
しても良い。
【００５１】次いで、図１４に示すように、ＴＥＯＳ酸
化膜４８を、例えばＮＨ4Ｆ液等のウエット・エッチン
グ溶液を用いて選択的に除去する。この時、ウエット・
エッチングは、ＴＥＯＳ酸化膜４８の下層のシリコン窒
化膜３０でエッチングをストップさせる事ができる。例
えば周辺回路部のようにＴＥＯＳ酸化膜４８を除去した
くない領域をレジスト（図示せず）で覆ってウエット・
エッチングを行っても良い。このようにすると、メモリ
セル部の蓄積電極表面の高さとメモリセル部以外のＴＥ
ＯＳ酸化膜の表面の高さがそろい、蓄積電極の有無によ
るメモリセル領域とメモリセル領域以外の領域の段差を
ほぼなくす事ができる。スタック構造のＤＲＡＭ製造工
程においては、段差を小さくする事が重要な工程であ
る。
化膜４８を、例えばＮＨ4Ｆ液等のウエット・エッチン
グ溶液を用いて選択的に除去する。この時、ウエット・
エッチングは、ＴＥＯＳ酸化膜４８の下層のシリコン窒
化膜３０でエッチングをストップさせる事ができる。例
えば周辺回路部のようにＴＥＯＳ酸化膜４８を除去した
くない領域をレジスト（図示せず）で覆ってウエット・
エッチングを行っても良い。このようにすると、メモリ
セル部の蓄積電極表面の高さとメモリセル部以外のＴＥ
ＯＳ酸化膜の表面の高さがそろい、蓄積電極の有無によ
るメモリセル領域とメモリセル領域以外の領域の段差を
ほぼなくす事ができる。スタック構造のＤＲＡＭ製造工
程においては、段差を小さくする事が重要な工程であ
る。
【００５２】（Ｂａ，Ｓｒ）ＴｉＯ3 膜３１を例えばＣ
ＶＤ法で全面に２０ｎｍ程度の膜厚になるように堆積
し，さらに必要であれば（Ｂａ，Ｓｒ）ＴｉＯ3 膜の結
晶化アニールを行う。さらに，ＣＶＤ法で全面に４０ｍ
ｍ程度のＳｒＲｕＯ3 膜を堆積し、キャパシタのプレー
ト電極（上部電極）３２を形成する。
ＶＤ法で全面に２０ｎｍ程度の膜厚になるように堆積
し，さらに必要であれば（Ｂａ，Ｓｒ）ＴｉＯ3 膜の結
晶化アニールを行う。さらに，ＣＶＤ法で全面に４０ｍ
ｍ程度のＳｒＲｕＯ3 膜を堆積し、キャパシタのプレー
ト電極（上部電極）３２を形成する。
【００５３】更に全面にＰＬ（プレート）キャップ膜
（図示せず）として例えばＴｉＮ層等を５０ｎｍ程度の
膜厚例えばスパッタ法等で形成する。その後、プレート
電極３２とＰＬキャップ膜を通常のリソグラフィ法とＲ
ＩＥ法などを用いてパターニングする（図示せず）。こ
の時、周辺回路領域等のようにプレート電極が無い領域
とメモリセル領域の間に段差が発生することになる。
（図示せず）として例えばＴｉＮ層等を５０ｎｍ程度の
膜厚例えばスパッタ法等で形成する。その後、プレート
電極３２とＰＬキャップ膜を通常のリソグラフィ法とＲ
ＩＥ法などを用いてパターニングする（図示せず）。こ
の時、周辺回路領域等のようにプレート電極が無い領域
とメモリセル領域の間に段差が発生することになる。
【００５４】ここで、プレート電極３２としてＳＲＯ膜
の代わりに、例えば、ＲｕＯ2 膜、Ｒｕ膜、Ｐｔ膜、Ｒ
ｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜等の貴
金属類導電膜またはそれらの金属酸化膜、ＳＲＯ膜以外
のペロブスカイト型の導電性金属酸化膜等を用いる事も
可能である。さらに、全面に例えばプラズマＴＥＯＳ酸
化膜などの層間絶縁膜（図示せず）を膜厚４００ｍｍ程
度ＣＶＤ法で堆積し、ＣＭＰ法で再び全面が平坦になる
ように平坦化を行う。これにより、メモリセル部と周辺
回路部等の段差をなくす事ができる。
の代わりに、例えば、ＲｕＯ2 膜、Ｒｕ膜、Ｐｔ膜、Ｒ
ｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜等の貴
金属類導電膜またはそれらの金属酸化膜、ＳＲＯ膜以外
のペロブスカイト型の導電性金属酸化膜等を用いる事も
可能である。さらに、全面に例えばプラズマＴＥＯＳ酸
化膜などの層間絶縁膜（図示せず）を膜厚４００ｍｍ程
度ＣＶＤ法で堆積し、ＣＭＰ法で再び全面が平坦になる
ように平坦化を行う。これにより、メモリセル部と周辺
回路部等の段差をなくす事ができる。
【００５５】この後、図示はしないが、所望の領域にコ
ンタクト孔を開孔し、メタル配線を形成する。もし、必
要ならば複数層のコンタクト、メタル配線層を形成し、
パッシベーション膜を形成して、パッドコンタクトを開
けてＤＲＡＭを完成させる。
ンタクト孔を開孔し、メタル配線を形成する。もし、必
要ならば複数層のコンタクト、メタル配線層を形成し、
パッシベーション膜を形成して、パッドコンタクトを開
けてＤＲＡＭを完成させる。
【００５６】本実施形態では、ＳＮコンタクトプラグ２
２と蓄積電極２９との間にバリアメタル層を省略した例
を述べたが、ＴｉＮ膜やＴｉＡｌＮ膜，ＴａＳｉＮ膜，
ＷＮ膜などのバリアメタルを用いても良い。バリアメタ
ル材料に求められる性質は、メタルプラグ材料（例えば
Ｗ膜やＴｉＮ膜）と蓄積電極材料（ＳｒＲｕＯ3 膜やＲ
ｕ膜等）の反応バリア性と耐酸化性である。この様な性
質を満たす材料であればバリアメタルとして使用する事
ができる。 この様に、ビット線コンタクト用プラグと
ＳＮ電極用プラグを同じ材料／構造で同時に形成する事
により；1.ビット線コンタクトとＳＮ電極コンタクトの
メタルプラグを同時に形成する事により製造工程の簡略
化が実現できる。
２と蓄積電極２９との間にバリアメタル層を省略した例
を述べたが、ＴｉＮ膜やＴｉＡｌＮ膜，ＴａＳｉＮ膜，
ＷＮ膜などのバリアメタルを用いても良い。バリアメタ
ル材料に求められる性質は、メタルプラグ材料（例えば
Ｗ膜やＴｉＮ膜）と蓄積電極材料（ＳｒＲｕＯ3 膜やＲ
ｕ膜等）の反応バリア性と耐酸化性である。この様な性
質を満たす材料であればバリアメタルとして使用する事
ができる。 この様に、ビット線コンタクト用プラグと
ＳＮ電極用プラグを同じ材料／構造で同時に形成する事
により；1.ビット線コンタクトとＳＮ電極コンタクトの
メタルプラグを同時に形成する事により製造工程の簡略
化が実現できる。
【００５７】2.ＳＮコンタクトのメタルプラグをビット
線より先に形成するため、ＳＮコンタクトの形状をビッ
ト線の加工バラツキに影響されず形成できるため、ＳＮ
コンタクトのプラグを低抵抗で安定して形成できる。
線より先に形成するため、ＳＮコンタクトの形状をビッ
ト線の加工バラツキに影響されず形成できるため、ＳＮ
コンタクトのプラグを低抵抗で安定して形成できる。
【００５８】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態ではキャパシタ
絶縁膜として（Ｂａ，Ｓｒ）ＴｉＯ3 膜の例を述べた
が、高誘電率を持つ絶縁膜であれば良いので、他の膜、
例えばＴａ2Ｏ5膜、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜、ＳｒＴ
ｉＯ3 膜、ＮＯ膜（シリコン窒化膜とＳｉＯ2 膜）等で
も良い。
るものではない。例えば、上記実施形態ではキャパシタ
絶縁膜として（Ｂａ，Ｓｒ）ＴｉＯ3 膜の例を述べた
が、高誘電率を持つ絶縁膜であれば良いので、他の膜、
例えばＴａ2Ｏ5膜、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜、ＳｒＴ
ｉＯ3 膜、ＮＯ膜（シリコン窒化膜とＳｉＯ2 膜）等で
も良い。
【００５９】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００６０】
【発明の効果】以上説明したように本発明によれば、本
発明の半導体記憶装置及び半導体記憶装置の製造方法に
よれば、高抵抗であるＳＮコンタクトプラグのバリアメ
タル材をメタルプラグ材の底面のみに自己整合的に形成
されるので工程の簡略化、プラグ抵抗の低減が実現でき
る。
発明の半導体記憶装置及び半導体記憶装置の製造方法に
よれば、高抵抗であるＳＮコンタクトプラグのバリアメ
タル材をメタルプラグ材の底面のみに自己整合的に形成
されるので工程の簡略化、プラグ抵抗の低減が実現でき
る。
【図１】第１の実施形態に係わるスタック型ＤＲＡＭの
メモリセルの概略構成を示す図。
メモリセルの概略構成を示す図。
【図２】図１に示すスタック型ＤＲＡＭのメモリセルの
概略構成を示す図。
概略構成を示す図。
【図３】図１に示すスタック型ＤＲＡＭのメモリセルの
概略構成を示す図。
概略構成を示す図。
【図４】図１に示すスタック型ＤＲＡＭのメモリセルの
概略構成を示す図。
概略構成を示す図。
【図５】図１に示すスタック型ＤＲＡＭのメモリセルの
概略構成を示す図。
概略構成を示す図。
【図６】図１に示すスタック型ＤＲＡＭのメモリセルの
概略構成を示す図。
概略構成を示す図。
【図７】図１に示すスタック型ＤＲＡＭのメモリセルの
概略構成を示す図。
概略構成を示す図。
【図８】図１に示すスタック型ＤＲＡＭのメモリセルの
概略構成を示す図。
概略構成を示す図。
【図９】図１に示すスタック型ＤＲＡＭのメモリセルの
概略構成を示す図。
概略構成を示す図。
【図１０】図１に示すスタック型ＤＲＡＭのメモリセル
の概略構成を示す図。
の概略構成を示す図。
【図１１】図１に示すスタック型ＤＲＡＭのメモリセル
の概略構成を示す図。
の概略構成を示す図。
【図１２】図１に示すスタック型ＤＲＡＭのメモリセル
の概略構成を示す図。
の概略構成を示す図。
【図１３】図１に示すスタック型ＤＲＡＭのメモリセル
の概略構成を示す図。
の概略構成を示す図。
【図１４】図１に示すスタック型ＤＲＡＭのメモリセル
の概略構成を示す図。
の概略構成を示す図。
【図１５】従来のスタック型ＤＲＡＭのメモリセルの概
略構成を示す図。
略構成を示す図。
１１…シリコン基板 １２…素子分離層 １３…ゲート酸化膜 １４…ゲート電極 １５…ゲートキャップ層 １６…ドレイン拡散層 １７…シリコン窒化膜 １８…第１のＢＰＳＧ膜 １９…ビット線コンタクト ２０…蓄積電極コンタクト ２１…ＢＬコンタクトプラグ ２２…ＳＮコンタクトプラグ ２３…ＴｉＮ層 ２４…Ｔｉ層 ２５…シリコン窒化膜 ２６…第２のＢＰＳＧ膜 ２７…ビット線 ２８…シリコン窒化膜 ２９…蓄積電極 ３０…シリコン窒化膜 ３１…ＢＳＴ膜 ３２…プレート電極 ４１…シリコン窒化膜 ４２…レジスト膜 ４３…レジスト膜 ４４…第１の溝 ４５…レジスト膜 ４７…第２の溝 ４８…ＴＥＯＳ酸化膜 ４９…レジスト膜 ５０…ホール
Claims (3)
- 【請求項１】半導体基板上に形成されたトランジスタ
と、このトランジスタを覆う層間絶縁膜と、この層間絶
縁膜に形成され、前記トランジスタのソース又はドレイ
ンの一方に接続するビット線コンタクトと、前記層間絶
縁膜に形成され前記トランジスタのソース又はドレイン
の他方に接続する蓄積電極コンタクトと、前記ビット線
コンタクト上に形成されたビット線コンタクトプラグ
と、前記蓄積電極コンタクト上に形成された蓄積電極コ
ンタクトプラグと、前記ビット線コンタクトプラグに接
続するビット線と、前記蓄積電極コンタクトプラグに接
続するキャパシタの蓄積電極とを具備し、 前記ビット線コンタクトプラグ及び蓄積電極コンタクト
プラグは、それぞれのコンタクト上に形成されたバリア
メタルと、このバリアメタル上に形成された金属電極材
とを具備し、前記バリアメタルは前記金属材料の底面の
みに形成されていることを特徴とする半導体記憶装置。 - 【請求項２】半導体基板上にトランジスタと、このトラ
ンジスタを覆う層間絶縁膜上に形成され前記トランジス
タのソース又はドレインの一方に電気的に接続するビッ
ト線コンタクトプラグと、このビット線コンタクトプラ
グに接続するビット線と、前記層間絶縁膜上に形成され
前記トランジスタのソース又はドレインの他方に電気的
に接続する蓄積電極コンタクトプラグと、この蓄積電極
コンタクトプラグに接続するキャパシタの蓄積電極とを
具備する半導体記憶装置の製造方法において、 前記ビット線コンタクトプラグと前記蓄積電極コンタク
トプラグとを同時に形成することを特徴とする半導体記
憶装置の製造方法。 - 【請求項３】半導体基板上にトランジスタを形成する工
程と、 前記トランジスタを覆う層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記トランジスタのソース及びドレイ
ンに接続するコンタクトを形成する工程と、 前記層間絶縁膜上にバリアメタル及び金属電極材を順次
堆積する工程と、 前記バリアメタル及び金属電極材をパターニングし、前
記トランジスタのソース又はドレインの一方に前記コン
タクトを介して電気的接続するビット線コンタクトプラ
グと、前記トランジスタのソース又はドレインの他方に
前記コンタクトを介して電気的接続する蓄積電極コンタ
クトプラグとを形成する工程と、 前記ビット線コンタクトプラグ及び前記蓄積電極コンタ
クトプラグのそれぞれの側面に側壁絶縁膜を形成する工
程と、 第１の層間絶縁膜上に、前記ビット線コンタクトプラグ
及び前記蓄積電極コンタクトプラグとを絶縁分離する第
２の層間絶縁膜を形成する工程と、 第２の層間絶縁膜に前記ビット線コンタクトプラグに接
続する溝を形成する工程と、 前記溝内にビット線を埋込形成する工程と、 前記ビット線の表面に絶縁材を形成する工程と、 第２の層間絶縁膜上に前記蓄積電極コンタクトプラグに
接続する蓄積電極を形成する工程と、 前記蓄積電極の表面を覆う誘電体膜を形成する工程と、 前記誘電体膜の表面を覆う上部電極を形成することを特
徴とする半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33660699A JP4053702B2 (ja) | 1999-11-26 | 1999-11-26 | 半導体記憶装置及びその製造方法 |
| US09/718,389 US6388282B1 (en) | 1999-11-26 | 2000-11-24 | Semiconductor memory device and method of manufacture the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33660699A JP4053702B2 (ja) | 1999-11-26 | 1999-11-26 | 半導体記憶装置及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001156269A true JP2001156269A (ja) | 2001-06-08 |
| JP2001156269A5 JP2001156269A5 (ja) | 2005-09-02 |
| JP4053702B2 JP4053702B2 (ja) | 2008-02-27 |
Family
ID=18300905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33660699A Expired - Fee Related JP4053702B2 (ja) | 1999-11-26 | 1999-11-26 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6388282B1 (ja) |
| JP (1) | JP4053702B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002896A (ko) * | 2001-06-30 | 2003-01-09 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382730B1 (ko) * | 2000-12-14 | 2003-05-09 | 삼성전자주식회사 | 반도체 소자의 금속 컨택 구조체 및 그 형성방법 |
| US6756625B2 (en) * | 2002-06-21 | 2004-06-29 | Micron Technology, Inc. | Memory cell and method for forming the same |
| US7045844B2 (en) * | 2002-06-21 | 2006-05-16 | Micron Technology, Inc. | Memory cell and method for forming the same |
| KR100481173B1 (ko) * | 2002-07-12 | 2005-04-07 | 삼성전자주식회사 | 다마신 비트라인공정을 이용한 반도체 메모리장치 및 그의제조방법 |
| US7230292B2 (en) * | 2003-08-05 | 2007-06-12 | Micron Technology, Inc. | Stud electrode and process for making same |
| US20110042722A1 (en) * | 2009-08-21 | 2011-02-24 | Nanya Technology Corp. | Integrated circuit structure and memory array |
| KR101096835B1 (ko) * | 2010-01-08 | 2011-12-22 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR20160013765A (ko) * | 2014-07-28 | 2016-02-05 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3749776B2 (ja) * | 1997-02-28 | 2006-03-01 | 株式会社東芝 | 半導体装置 |
| US6278152B1 (en) | 1997-06-27 | 2001-08-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JPH1117116A (ja) | 1997-06-27 | 1999-01-22 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1999
- 1999-11-26 JP JP33660699A patent/JP4053702B2/ja not_active Expired - Fee Related
-
2000
- 2000-11-24 US US09/718,389 patent/US6388282B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002896A (ko) * | 2001-06-30 | 2003-01-09 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4053702B2 (ja) | 2008-02-27 |
| US6388282B1 (en) | 2002-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6861694B2 (en) | Semiconductor device and method for fabricating the same | |
| CN100407425C (zh) | 半导体器件及其制造方法 | |
| US6010931A (en) | Planarization technique for DRAM cell capacitor electrode | |
| US7192862B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3466851B2 (ja) | 半導体装置及びその製造方法 | |
| US6815752B2 (en) | Semiconductor memory device for increasing access speed thereof | |
| US7554148B2 (en) | Pick-up structure for DRAM capacitors | |
| US6335241B1 (en) | Semiconductor device and manufacturing method thereof | |
| JPH10200075A (ja) | 半導体集積回路装置およびその製造方法 | |
| US20050121713A1 (en) | Semiconductor device and method for manufacturing the same | |
| US20090001437A1 (en) | Integrated Circuit Devices Including Recessed Conductive Layers and Related Methods | |
| KR100722787B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP4061618B2 (ja) | 強誘電体メモリ素子およびその製造方法 | |
| JP3657925B2 (ja) | 半導体装置及びその製造方法 | |
| US6184079B1 (en) | Method for fabricating a semiconductor device | |
| US6784474B2 (en) | Semiconductor memory device and method for fabricating the same | |
| US6696721B2 (en) | Semiconductor device having a three-dimensional capacitor such as a stack-type capacitor | |
| JP4053702B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US6964899B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2001345434A (ja) | 半導体装置 | |
| US20240107751A1 (en) | Semiconductor memory device | |
| JP2004179497A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH1117116A (ja) | 半導体装置およびその製造方法 | |
| JP2001217407A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2005223060A (ja) | 強誘電体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050301 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050301 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070726 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070731 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071001 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071109 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071204 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071206 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |