JP3466851B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特にスタック型キャパシタを有する半
導体装置の構造とその製造方法に関するものである。
製造方法に係り、特にスタック型キャパシタを有する半
導体装置の構造とその製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体装置において、集積
度の向上に伴うチップ面積の増大を抑制しようとすれ
ば、必然的にメモリセル当りの占有面積を縮小しなけれ
ばならない。一方、ＤＲＡＭとして安定した動作を得る
ためには、メモリセルキャパシタの容量は２０ｆＦ〜３
０ｆＦの値を維持することが必要であり、この値はＤＲ
ＡＭの世代が交替してもあまり変化していない。この相
反する要求を満たすために、従来トレンチ型あるいはス
タック型とよばれる３次元構造のキャパシタが用いられ
てきた。
度の向上に伴うチップ面積の増大を抑制しようとすれ
ば、必然的にメモリセル当りの占有面積を縮小しなけれ
ばならない。一方、ＤＲＡＭとして安定した動作を得る
ためには、メモリセルキャパシタの容量は２０ｆＦ〜３
０ｆＦの値を維持することが必要であり、この値はＤＲ
ＡＭの世代が交替してもあまり変化していない。この相
反する要求を満たすために、従来トレンチ型あるいはス
タック型とよばれる３次元構造のキャパシタが用いられ
てきた。
【０００３】しかし、集積度がギガビットに達する大規
模なＤＲＡＭを対象とする場合には、キャパシタを３次
元構造とするのみでは不十分であり、キャパシタの絶縁
膜として、（Ｂａ，Ｓｒ）Ｔｉ０3 （バリウム、ストロ
ンチウム、チタニウムオキサイド）のような高誘電率を
有する膜を用いることが必要となっている。
模なＤＲＡＭを対象とする場合には、キャパシタを３次
元構造とするのみでは不十分であり、キャパシタの絶縁
膜として、（Ｂａ，Ｓｒ）Ｔｉ０3 （バリウム、ストロ
ンチウム、チタニウムオキサイド）のような高誘電率を
有する膜を用いることが必要となっている。
【０００４】（Ｂａ，Ｓｒ）ＴｉＯ3 をキャパシタの絶
縁膜として用いた、従来のスタック型ＤＲＡＭメモリセ
ルの断面構造を図７に示す。１はシリコン基板、２は素
子分離用絶縁膜、３はキャパシタ充放電用ＭＯＳトラン
ジスタのゲート電極、４はワード線の断面、５はＭＯＳ
トランジスタのソース領域、６はドレイン領域、６ａは
ビット線と基板を接続するコンタクト領域である。
縁膜として用いた、従来のスタック型ＤＲＡＭメモリセ
ルの断面構造を図７に示す。１はシリコン基板、２は素
子分離用絶縁膜、３はキャパシタ充放電用ＭＯＳトラン
ジスタのゲート電極、４はワード線の断面、５はＭＯＳ
トランジスタのソース領域、６はドレイン領域、６ａは
ビット線と基板を接続するコンタクト領域である。
【０００５】また７はゲート及びワード線を囲む絶縁
膜、１０はＭＯＳトランジスタのドレイン電極を蓄積ノ
ード電極１９に接続する多結晶シリコンプラグ、１１は
基板とビット線を接続する多結晶シリコンプラグ、１７
はＭＯＳトランジスタとキャパシタを分離する絶縁膜で
ある。
膜、１０はＭＯＳトランジスタのドレイン電極を蓄積ノ
ード電極１９に接続する多結晶シリコンプラグ、１１は
基板とビット線を接続する多結晶シリコンプラグ、１７
はＭＯＳトランジスタとキャパシタを分離する絶縁膜で
ある。
【０００６】（Ｂａ，Ｓｒ）ＴｉＯ3 を絶縁膜とする、
図７に示すスタック型キャパシタを形成する従来の工程
は次の通りである。絶縁膜１７にコンタクトホールを開
口し、多結晶シリコンからなるプラグ１０の上に、Ｒｕ
膜をスパッタ法を用いて堆積し、ＳｉＯ2 をエッチング
のマスクとして、前記Ｒｕ膜をＲＩＥ(Reactive Ion Et
ching)法を用いてパタ−ニングすることにより、蓄積ノ
ード電極１９を形成する。
図７に示すスタック型キャパシタを形成する従来の工程
は次の通りである。絶縁膜１７にコンタクトホールを開
口し、多結晶シリコンからなるプラグ１０の上に、Ｒｕ
膜をスパッタ法を用いて堆積し、ＳｉＯ2 をエッチング
のマスクとして、前記Ｒｕ膜をＲＩＥ(Reactive Ion Et
ching)法を用いてパタ−ニングすることにより、蓄積ノ
ード電極１９を形成する。
【０００７】パタ−ニングされた蓄積ノード電極１９の
上に、ＭＯＣＶＤ法により（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜
２１を堆積し、引き続き（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜２
１上にスパッタ法を用いてＲｕ膜からなるプレート電極
２２を形成し、スタック型キャパシタを完成する。
上に、ＭＯＣＶＤ法により（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜
２１を堆積し、引き続き（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜２
１上にスパッタ法を用いてＲｕ膜からなるプレート電極
２２を形成し、スタック型キャパシタを完成する。
【０００８】上記のような従来のスタック型キャパシタ
の製造工程においては、蓄積ノード電極１９をパタ−ニ
ングする際、まずリソグラフィー技術を用いてＲｕ膜の
上にＳｉＯ2 膜を島状にパタ−ン形成し、次に前記Ｓｉ
Ｏ2 膜をマスクとして、ＲＩＥ法を用いて前記Ｒｕ膜を
エッチングすることにより、蓄積ノード電極１９を形成
していた。
の製造工程においては、蓄積ノード電極１９をパタ−ニ
ングする際、まずリソグラフィー技術を用いてＲｕ膜の
上にＳｉＯ2 膜を島状にパタ−ン形成し、次に前記Ｓｉ
Ｏ2 膜をマスクとして、ＲＩＥ法を用いて前記Ｒｕ膜を
エッチングすることにより、蓄積ノード電極１９を形成
していた。
【０００９】このとき前記ＳｉＯ2 マスクの間隔はリソ
グラフィーの限界で定められ、従って、エッチングによ
り分離されたＲｕ膜の間隔を前記ＳｉＯ2 マスクの間隔
以下にすることができない。
グラフィーの限界で定められ、従って、エッチングによ
り分離されたＲｕ膜の間隔を前記ＳｉＯ2 マスクの間隔
以下にすることができない。
【００１０】従来Ｒｕ膜のエッチングは必ずしも容易で
なく、Ｒｕの分離を完全にするため、前記ＳｉＯ2 マス
クの下部までＲｕ膜をオーバーエッチする必要があっ
た。このため前記Ｒｕ膜からなる隣りあう蓄積ノード電
極の近接ギャップは、リソグラフィーの限界で定められ
る前記ＳｉＯ2 マスクの間隔より大とならざるを得ない
状況にあった。
なく、Ｒｕの分離を完全にするため、前記ＳｉＯ2 マス
クの下部までＲｕ膜をオーバーエッチする必要があっ
た。このため前記Ｒｕ膜からなる隣りあう蓄積ノード電
極の近接ギャップは、リソグラフィーの限界で定められ
る前記ＳｉＯ2 マスクの間隔より大とならざるを得ない
状況にあった。
【００１１】また前記ＲＩＥ法によるＲｕ膜のエッチン
グの際、Ｒｕ膜の側壁がほぼ垂直に形成されるため、こ
れを被覆する（Ｂａ，Ｓｒ）Ｔｉ０3 薄膜のステップカ
バレージを改善するために、前記（Ｂａ，Ｓｒ）ＴｉＯ
3 薄膜の堆積手法として、膜厚の均一性に問題があるＣ
ＶＤ法やＭＯＣＶＤ法を使用せざるを得ないという欠点
があった。
グの際、Ｒｕ膜の側壁がほぼ垂直に形成されるため、こ
れを被覆する（Ｂａ，Ｓｒ）Ｔｉ０3 薄膜のステップカ
バレージを改善するために、前記（Ｂａ，Ｓｒ）ＴｉＯ
3 薄膜の堆積手法として、膜厚の均一性に問題があるＣ
ＶＤ法やＭＯＣＶＤ法を使用せざるを得ないという欠点
があった。
【００１２】
【発明が解決しようとする課題】上記したように、従来
のスタック型キャパシタを含む半導体装置及びその製造
方法においては、Ｒｕ膜をＲＩＥ法によりエッチングす
る際、Ｓｉ０2 マスクを用いた２段階エッチングを行う
ためこれに伴う工程増があること、またＲｕからなる蓄
積ノード電極間の距離をリソグラフィーの限界で決まる
一定の値以下にすることができず、キャパシタの蓄積容
量を増加することができないこと、及びＲｕ膜のエッチ
ングにおいてＲｕ膜の側壁がほぼ垂直に形成されるた
め、これを被覆する（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜のステ
ップカバレージが悪いこと等の多くの問題点があった。
のスタック型キャパシタを含む半導体装置及びその製造
方法においては、Ｒｕ膜をＲＩＥ法によりエッチングす
る際、Ｓｉ０2 マスクを用いた２段階エッチングを行う
ためこれに伴う工程増があること、またＲｕからなる蓄
積ノード電極間の距離をリソグラフィーの限界で決まる
一定の値以下にすることができず、キャパシタの蓄積容
量を増加することができないこと、及びＲｕ膜のエッチ
ングにおいてＲｕ膜の側壁がほぼ垂直に形成されるた
め、これを被覆する（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜のステ
ップカバレージが悪いこと等の多くの問題点があった。
【００１３】本発明は上記の問題点を解決すべくなされ
たもので、Ｒｕ膜を堆積する絶縁膜と下部のＭＯＳトラ
ンジスタとを接続するコンタクトホールを前記絶縁膜に
設ける際、前記コンタクトホールの内壁と前記絶縁膜の
上部表面とのなす角が９０度以上、１１０度以下の範囲
となるようにし、これと平坦化技術及び選択エッチング
技術を組み合わせることにより工程数が少なく、高密度
でかつ信頼性の高いスタック型キャパシタを有する半導
体装置及びその製造方法を提供することを主な目的とす
る。
たもので、Ｒｕ膜を堆積する絶縁膜と下部のＭＯＳトラ
ンジスタとを接続するコンタクトホールを前記絶縁膜に
設ける際、前記コンタクトホールの内壁と前記絶縁膜の
上部表面とのなす角が９０度以上、１１０度以下の範囲
となるようにし、これと平坦化技術及び選択エッチング
技術を組み合わせることにより工程数が少なく、高密度
でかつ信頼性の高いスタック型キャパシタを有する半導
体装置及びその製造方法を提供することを主な目的とす
る。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された凹部と、凹部の底面と内壁に
隣接して形成された導電膜と、前記導電膜のうち凹部内
壁の上部周辺領域に形成された部分が除去されたもので
あることと、半導体基板の上部表面と凹部の上部周辺領
域に露出した内壁と導電膜を覆うように形成された絶縁
膜とが含まれたことを特徴とする。
半導体基板上に形成された凹部と、凹部の底面と内壁に
隣接して形成された導電膜と、前記導電膜のうち凹部内
壁の上部周辺領域に形成された部分が除去されたもので
あることと、半導体基板の上部表面と凹部の上部周辺領
域に露出した内壁と導電膜を覆うように形成された絶縁
膜とが含まれたことを特徴とする。
【００１５】本発明の半導体装置は、前記凹部の底面と
内壁に隣接して形成された導電膜からなる第１の電極
と、前記第１の電極は凹部内壁の上部周辺領域に形成さ
れた部分が除去されたものであることと、半導体基板の
上部表面と凹部の上部周辺領域に露出した内壁と導電膜
を覆うように形成されたキャパシタ絶縁膜と、キャパシ
タ絶縁膜上に隣接して形成された導電膜からなる第２の
電極とが含まれたことを特徴とする。
内壁に隣接して形成された導電膜からなる第１の電極
と、前記第１の電極は凹部内壁の上部周辺領域に形成さ
れた部分が除去されたものであることと、半導体基板の
上部表面と凹部の上部周辺領域に露出した内壁と導電膜
を覆うように形成されたキャパシタ絶縁膜と、キャパシ
タ絶縁膜上に隣接して形成された導電膜からなる第２の
電極とが含まれたことを特徴とする。
【００１６】本発明の半導体装置は、半導体基板上に形
成された絶縁膜と、絶縁膜上に形成された凹部と、前記
凹部の底面と内壁に隣接して形成された導電膜からなる
第１の電極と、第１の電極は凹部内壁の上部周辺領域に
形成された部分が除去されたものであることと、絶縁膜
の上部表面と凹部内壁の上部周辺領域に露出した絶縁膜
と第１の電極を覆うように形成されたキャパシタ絶縁膜
と、キャパシタ絶縁膜上に隣接して形成された導電膜か
らなる第２の電極とが含まれたことを特徴とする。
成された絶縁膜と、絶縁膜上に形成された凹部と、前記
凹部の底面と内壁に隣接して形成された導電膜からなる
第１の電極と、第１の電極は凹部内壁の上部周辺領域に
形成された部分が除去されたものであることと、絶縁膜
の上部表面と凹部内壁の上部周辺領域に露出した絶縁膜
と第１の電極を覆うように形成されたキャパシタ絶縁膜
と、キャパシタ絶縁膜上に隣接して形成された導電膜か
らなる第２の電極とが含まれたことを特徴とする。
【００１７】本発明の半導体装置は、半導体基板上に形
成された絶縁膜と、前記絶縁膜上に形成された凹部と、
前記凹部の底面の一部には半導体基板に達する導電性プ
ラグが底面と同一平面上に露出されたものであること
と、凹部の底面と内壁に隣接して形成された導電膜から
なる第１の電極と、前記第１の電極は凹部内壁の上部周
辺領域に形成された部分が除去されたものであること
と、絶縁膜の上部表面と凹部内壁の上部周辺領域に露出
した絶縁膜と第１の電極を覆うように形成された少なく
とも１層のキャパシタ絶縁膜と、キャパシタ絶縁膜上に
隣接して形成された導電膜からなる第２の電極とが含ま
れたことを特徴とする。
成された絶縁膜と、前記絶縁膜上に形成された凹部と、
前記凹部の底面の一部には半導体基板に達する導電性プ
ラグが底面と同一平面上に露出されたものであること
と、凹部の底面と内壁に隣接して形成された導電膜から
なる第１の電極と、前記第１の電極は凹部内壁の上部周
辺領域に形成された部分が除去されたものであること
と、絶縁膜の上部表面と凹部内壁の上部周辺領域に露出
した絶縁膜と第１の電極を覆うように形成された少なく
とも１層のキャパシタ絶縁膜と、キャパシタ絶縁膜上に
隣接して形成された導電膜からなる第２の電極とが含ま
れたことを特徴とする。
【００１８】本発明の半導体装置は、半導体基板上に形
成されたソース・ドレインを有するＭＯＳトランジスタ
と、ＭＯＳトランジスタ上に形成された絶縁膜と、絶縁
膜上に形成された凹部と、凹部の底面の一部にはＭＯＳ
トランジスタのソース・ドレインの一方に達する導電性
プラグが前記底面と同一平面上に露出されたものである
ことと、凹部の底面と内壁に隣接して形成された導電膜
からなる第１の電極と、第１の電極は、凹部の内壁の上
部周辺領域に形成された部分が除去されたものであるこ
とと、絶縁膜の上部表面と凹部の内壁の上部周辺領域に
露出した絶縁膜と第１の電極を覆うように形成された少
なくとも１層のキャパシタ絶縁膜と、キャパシタ絶縁膜
上に隣接して形成された導電膜からなる第２の電極とが
含まれることを特徴とする。
成されたソース・ドレインを有するＭＯＳトランジスタ
と、ＭＯＳトランジスタ上に形成された絶縁膜と、絶縁
膜上に形成された凹部と、凹部の底面の一部にはＭＯＳ
トランジスタのソース・ドレインの一方に達する導電性
プラグが前記底面と同一平面上に露出されたものである
ことと、凹部の底面と内壁に隣接して形成された導電膜
からなる第１の電極と、第１の電極は、凹部の内壁の上
部周辺領域に形成された部分が除去されたものであるこ
とと、絶縁膜の上部表面と凹部の内壁の上部周辺領域に
露出した絶縁膜と第１の電極を覆うように形成された少
なくとも１層のキャパシタ絶縁膜と、キャパシタ絶縁膜
上に隣接して形成された導電膜からなる第２の電極とが
含まれることを特徴とする。
【００１９】また本発明の半導体装置は第１導電形の半
導体基板上に形成されたソース・ドレインを有するＭＯ
Ｓトランジスタと、ＭＯＳトランジスタ上に形成された
第１の絶縁膜と、第１の絶縁膜に形成され、前記ソース
・ドレインの一方に達する第１のコンタクトホールと、
第１のコンタクトホールを充填する第１の導電材料と、
第１の絶縁膜および第１の導電材料上に形成された第
２の絶縁膜と、第２の絶縁膜に形成され、第１の導電材
料に達する第２のコンタクトホールと、第２のコンタク
トホールの内壁の上部周辺領域を除いて、前記第２のコ
ンタクトホールの底面及び内壁を覆う蓄積ノード電極
と、第２の絶縁膜の上部表面と第２の絶縁膜の内壁の上
部周辺領域に露出した第２の絶縁膜と蓄積ノード電極の
表面とを覆うキャパシタ絶縁膜と、キャパシタ絶縁膜上
に形成されたプレート電極とを具備することを特徴とす
る。
導体基板上に形成されたソース・ドレインを有するＭＯ
Ｓトランジスタと、ＭＯＳトランジスタ上に形成された
第１の絶縁膜と、第１の絶縁膜に形成され、前記ソース
・ドレインの一方に達する第１のコンタクトホールと、
第１のコンタクトホールを充填する第１の導電材料と、
第１の絶縁膜および第１の導電材料上に形成された第
２の絶縁膜と、第２の絶縁膜に形成され、第１の導電材
料に達する第２のコンタクトホールと、第２のコンタク
トホールの内壁の上部周辺領域を除いて、前記第２のコ
ンタクトホールの底面及び内壁を覆う蓄積ノード電極
と、第２の絶縁膜の上部表面と第２の絶縁膜の内壁の上
部周辺領域に露出した第２の絶縁膜と蓄積ノード電極の
表面とを覆うキャパシタ絶縁膜と、キャパシタ絶縁膜上
に形成されたプレート電極とを具備することを特徴とす
る。
【００２０】また好ましくは本発明の半導体装置は、凹
部を設けた半導体基板、および半導体基板上の絶縁膜の
いずれか１つの上部表面と、凹部の内壁とのなす角度が
９０度以上、１１０度以下の範囲であることを特徴とす
る。
部を設けた半導体基板、および半導体基板上の絶縁膜の
いずれか１つの上部表面と、凹部の内壁とのなす角度が
９０度以上、１１０度以下の範囲であることを特徴とす
る。
【００２１】また好ましくは本発明の半導体装置におい
て、第２の絶縁膜の上部表面及び第２の絶縁膜の内壁の
上部周辺領域及び蓄積ノード電極の表面を覆うキャパシ
タ絶縁膜は、第２のコンタクトホ−ルの内部及びその周
辺領域において、その段差部に生じる角度が全て９０度
以上、１１０度以下の範囲であることを特徴とする。ま
た好ましくは本発明の半導体装置において、第２のコン
タクトホールの底面及び内壁を覆う蓄積ノード電極は、
第２の絶縁膜の表面から深さ２０ｎｍ乃至３０ｎｍの第
２のコンタクトホールの内壁の上部周辺領域を覆う部分
を除去することにより形成されることを特徴とする。 ま
た好ましくは本発明の半導体装置において、蓄積ノード
電極は、少なくともＲｕ、Ｐｔ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉ
ｒ、及びその酸化物、及びその合金及び合金の酸化物、
及びＷ、Ｎｂ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｕ、ＷＮ、
ＮｂＮ、ＴｉＮ、ＴａＮ、Ｐｄのいずれか１つを用いて
形成され、キャパシタ絶縁膜は、少なくとも（Ｂａ，Ｓ
ｒ）ＴｉＯ 3 、ＢａＴｉＯ 3 、ＳｒＴｉＯ 3 、ＰｂＺｒ
Ｏ 3 、ＬｉＮｂＯ 3 、Ｂｉ 4 Ｔｉ 3 Ｏ 12 、Ｔａ 2 Ｏ 5 、及びそ
の多層膜のいずれか１つを用いて形成されることを特徴
とする。
て、第２の絶縁膜の上部表面及び第２の絶縁膜の内壁の
上部周辺領域及び蓄積ノード電極の表面を覆うキャパシ
タ絶縁膜は、第２のコンタクトホ−ルの内部及びその周
辺領域において、その段差部に生じる角度が全て９０度
以上、１１０度以下の範囲であることを特徴とする。ま
た好ましくは本発明の半導体装置において、第２のコン
タクトホールの底面及び内壁を覆う蓄積ノード電極は、
第２の絶縁膜の表面から深さ２０ｎｍ乃至３０ｎｍの第
２のコンタクトホールの内壁の上部周辺領域を覆う部分
を除去することにより形成されることを特徴とする。 ま
た好ましくは本発明の半導体装置において、蓄積ノード
電極は、少なくともＲｕ、Ｐｔ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉ
ｒ、及びその酸化物、及びその合金及び合金の酸化物、
及びＷ、Ｎｂ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｕ、ＷＮ、
ＮｂＮ、ＴｉＮ、ＴａＮ、Ｐｄのいずれか１つを用いて
形成され、キャパシタ絶縁膜は、少なくとも（Ｂａ，Ｓ
ｒ）ＴｉＯ 3 、ＢａＴｉＯ 3 、ＳｒＴｉＯ 3 、ＰｂＺｒ
Ｏ 3 、ＬｉＮｂＯ 3 、Ｂｉ 4 Ｔｉ 3 Ｏ 12 、Ｔａ 2 Ｏ 5 、及びそ
の多層膜のいずれか１つを用いて形成されることを特徴
とする。
【００２２】本発明の半導体装置の製造方法は、第１導
電形の半導体基板上にソース・ドレインを有するＭＯＳ
トランジスタを形成する工程と、ＭＯＳトランジスタ上
に第１の絶縁膜を形成する工程と、第１の絶縁膜にソー
ス・ドレインの一方に達する第１のコンタクトホールを
形成する工程と、第１のコンタクトホールに第１の導電
材料を充填する工程と、第１の絶縁膜および第１の導電
材料上に第２の絶縁膜を形成する工程と、第２の絶縁膜
に第１の導電材料に達する第２のコンタクトホールを形
成する工程と、第２の絶縁膜の上部表面および第２のコ
ンタクトホールの底面と内壁に蓄積ノード電極用金属膜
を形成する工程と、蓄積ノード電極用金属膜の第２のコ
ンタクトホールの底面と内壁とを覆う部分に形成された
凹部に第３の絶縁膜を充填する工程と、第３の絶縁膜を
マスクにして、第２の絶縁膜上面の蓄積ノード電極用金
属膜をエッチング除去し、同時に第２のコンタクトホー
ルの内壁に形成された蓄積ノード電極用金属膜の内、前
記第２のコンタクトホールの上部周辺領域にあるものを
エッチング除去する工程と、第３の絶縁膜をエッチング
除去する工程と、凹部を含むキャパシタ形成領域全面に
キャパシタ絶縁膜を形成する工程と、キャパシタ絶縁膜
上にプレート電極を形成する工程とを具備することを特
徴とする。
電形の半導体基板上にソース・ドレインを有するＭＯＳ
トランジスタを形成する工程と、ＭＯＳトランジスタ上
に第１の絶縁膜を形成する工程と、第１の絶縁膜にソー
ス・ドレインの一方に達する第１のコンタクトホールを
形成する工程と、第１のコンタクトホールに第１の導電
材料を充填する工程と、第１の絶縁膜および第１の導電
材料上に第２の絶縁膜を形成する工程と、第２の絶縁膜
に第１の導電材料に達する第２のコンタクトホールを形
成する工程と、第２の絶縁膜の上部表面および第２のコ
ンタクトホールの底面と内壁に蓄積ノード電極用金属膜
を形成する工程と、蓄積ノード電極用金属膜の第２のコ
ンタクトホールの底面と内壁とを覆う部分に形成された
凹部に第３の絶縁膜を充填する工程と、第３の絶縁膜を
マスクにして、第２の絶縁膜上面の蓄積ノード電極用金
属膜をエッチング除去し、同時に第２のコンタクトホー
ルの内壁に形成された蓄積ノード電極用金属膜の内、前
記第２のコンタクトホールの上部周辺領域にあるものを
エッチング除去する工程と、第３の絶縁膜をエッチング
除去する工程と、凹部を含むキャパシタ形成領域全面に
キャパシタ絶縁膜を形成する工程と、キャパシタ絶縁膜
上にプレート電極を形成する工程とを具備することを特
徴とする。
【００２３】また好ましくは本発明の半導体装置の製造
方法は、第３の絶縁膜を形成する際に、蓄積ノード電極
用金属膜の上に第３の絶縁膜を形成し、次いでＣＭＰ法
を用いて蓄積ノード電極用金属膜の凹部以外に形成され
た第３の絶縁膜をエッチング除去することを特徴とす
る。
方法は、第３の絶縁膜を形成する際に、蓄積ノード電極
用金属膜の上に第３の絶縁膜を形成し、次いでＣＭＰ法
を用いて蓄積ノード電極用金属膜の凹部以外に形成され
た第３の絶縁膜をエッチング除去することを特徴とす
る。
【００２４】また好ましくは本発明の半導体装置の製造
方法は、第３の絶縁膜としてＳＯＧ(Spin On Glass)を
用いることを特徴とする。また好ましくは本発明の半導
体装置の製造方法は、第３の絶縁膜をマスクにして第２
の絶縁膜上の蓄積ノード電極用金属膜をエッチング除去
し、同時に第２のコンタクトホールの内壁に形成された
蓄積ノード電極用金属膜の内、内壁の上部周辺領域にあ
るものをエッチング除去する工程が蓄積ノード電極用金
属膜のエッチングされた面と第２の絶縁膜の上面との平
行性を維持するようになされることを特徴とする。
方法は、第３の絶縁膜としてＳＯＧ(Spin On Glass)を
用いることを特徴とする。また好ましくは本発明の半導
体装置の製造方法は、第３の絶縁膜をマスクにして第２
の絶縁膜上の蓄積ノード電極用金属膜をエッチング除去
し、同時に第２のコンタクトホールの内壁に形成された
蓄積ノード電極用金属膜の内、内壁の上部周辺領域にあ
るものをエッチング除去する工程が蓄積ノード電極用金
属膜のエッチングされた面と第２の絶縁膜の上面との平
行性を維持するようになされることを特徴とする。
【００２５】またさらに好ましくは本発明の半導体装置
の製造方法は、第２の絶縁膜に第１の導電材料に達する
第２のコンタクトホールを開口する工程が、第２の絶縁
膜の表面と前記第２のコンタクトホールの内壁とのなす
角が９０度以上、１１０度以下の範囲であることを特徴
とする。
の製造方法は、第２の絶縁膜に第１の導電材料に達する
第２のコンタクトホールを開口する工程が、第２の絶縁
膜の表面と前記第２のコンタクトホールの内壁とのなす
角が９０度以上、１１０度以下の範囲であることを特徴
とする。
【００２６】
【００２７】
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１（ａ）は本発明の第１
の実施の形態における、スタック型キャパシタを含むＤ
ＲＡＭメモリセルからなる半導体記憶装置の部分拡大平
面図である。図１（ａ）に示すように、スタック型キャ
パシタのプレート電極２２がその下部に形成されたＭＯ
Ｓトランジスタとビット線１４を覆うように配置されて
いる。
施の形態を詳細に説明する。図１（ａ）は本発明の第１
の実施の形態における、スタック型キャパシタを含むＤ
ＲＡＭメモリセルからなる半導体記憶装置の部分拡大平
面図である。図１（ａ）に示すように、スタック型キャ
パシタのプレート電極２２がその下部に形成されたＭＯ
Ｓトランジスタとビット線１４を覆うように配置されて
いる。
【００２９】３、４はワード線、１６はスタック型キャ
パシタと下部のＭＯＳトランジスタのソース領域とを接
続するコンタクトホールであり、これを囲むよう第２の
コンタクトホールが形成される。１１は下部のＭＯＳト
ランジスタのドレイン領域とビット線とを接続するため
の引き出し配線とコンタクトホールを示している。なお
本平面図においては、２個の１トランジスタ型メモリセ
ルを構成する２個のＭＯＳトランジスタが含まれてい
る。
パシタと下部のＭＯＳトランジスタのソース領域とを接
続するコンタクトホールであり、これを囲むよう第２の
コンタクトホールが形成される。１１は下部のＭＯＳト
ランジスタのドレイン領域とビット線とを接続するため
の引き出し配線とコンタクトホールを示している。なお
本平面図においては、２個の１トランジスタ型メモリセ
ルを構成する２個のＭＯＳトランジスタが含まれてい
る。
【００３０】図１（ｂ）は、図１（ａ）のＡ−Ａ断面を
示す図である。１はシリコン基板、２は素子分離用絶縁
膜、３はＭＯＳトランジスタのゲート電極である。図１
（ａ）の平面図に示されているように、３はメモリセル
アレイの行方向に延長され、行方向に隣り合うＭＯＳト
ランジスタのゲートを接続するワード線となる。図１
（ｂ）の４は前記ゲート電極３の両側に配置され、前記
ゲート電極と同時に形成された他のメモリセルのゲート
を接続するワード線である。３と４はいずれもゲート電
極と同一断面構造のものを延長してワード線としてい
る。
示す図である。１はシリコン基板、２は素子分離用絶縁
膜、３はＭＯＳトランジスタのゲート電極である。図１
（ａ）の平面図に示されているように、３はメモリセル
アレイの行方向に延長され、行方向に隣り合うＭＯＳト
ランジスタのゲートを接続するワード線となる。図１
（ｂ）の４は前記ゲート電極３の両側に配置され、前記
ゲート電極と同時に形成された他のメモリセルのゲート
を接続するワード線である。３と４はいずれもゲート電
極と同一断面構造のものを延長してワード線としてい
る。
【００３１】図１（ｂ）の５、６はＭＯＳトランジスタ
のソース、ドレイン領域、７はゲート電極３及びワード
線４を被覆する絶縁膜、８、１２、１５はシリコン基板
１に形成されたＭＯＳトランジスタとその上に形成され
たスタック型キャパシタとを分離するための絶縁膜であ
る。本明細書においては図１（ｂ）に示すように８、１
２、１５を第１の絶縁膜と呼ぶ。
のソース、ドレイン領域、７はゲート電極３及びワード
線４を被覆する絶縁膜、８、１２、１５はシリコン基板
１に形成されたＭＯＳトランジスタとその上に形成され
たスタック型キャパシタとを分離するための絶縁膜であ
る。本明細書においては図１（ｂ）に示すように８、１
２、１５を第１の絶縁膜と呼ぶ。
【００３２】プラグ１０は、その上に接続されるプラグ
１６と共にＭＯＳトランジスタのソース領域５をスタッ
ク型キャパシタに接続するための導電性プラグであり、
本明細書においては図１（ｂ）に示すようにプラグ１０
と１６を第１の充填材料、１０と１６が充填されるコン
タクトホールを第１のコンタクトホールと呼ぶ。プラグ
１１はＭＯＳトランジスタのドレイン領域６とビット線
とを接続する導電性プラグである。
１６と共にＭＯＳトランジスタのソース領域５をスタッ
ク型キャパシタに接続するための導電性プラグであり、
本明細書においては図１（ｂ）に示すようにプラグ１０
と１６を第１の充填材料、１０と１６が充填されるコン
タクトホールを第１のコンタクトホールと呼ぶ。プラグ
１１はＭＯＳトランジスタのドレイン領域６とビット線
とを接続する導電性プラグである。
【００３３】１７はスタック型キャパシタの下地となる
第２の絶縁膜であり、１７に前記第１の充填材料に達す
る第２のコンタクトホールを設け、金属膜からなる蓄積
ノード電極１９と（Ｂａ，Ｓｒ）ＴｉＯ3 からなるキャ
パシタ絶縁膜２１とプレート電極２２を設けることによ
り、スタツク型キャパシタがＭＯＳトランジスタの上に
形成される。
第２の絶縁膜であり、１７に前記第１の充填材料に達す
る第２のコンタクトホールを設け、金属膜からなる蓄積
ノード電極１９と（Ｂａ，Ｓｒ）ＴｉＯ3 からなるキャ
パシタ絶縁膜２１とプレート電極２２を設けることによ
り、スタツク型キャパシタがＭＯＳトランジスタの上に
形成される。
【００３４】図１（ｃ）は、図１（ａ）のＢ−Ｂ断面を
示す図である。図１（ｂ）でのべたドレイン領域６に接
続されるプラグ１１は、ビット線の位置まで引き出さ
れ、プラグ１３を介してビット線１４に接続される。
（図１（ａ）参照）。
示す図である。図１（ｂ）でのべたドレイン領域６に接
続されるプラグ１１は、ビット線の位置まで引き出さ
れ、プラグ１３を介してビット線１４に接続される。
（図１（ａ）参照）。
【００３５】次に図２〜図４に基づき、本発明の第１の
実施の形態における半導体記憶装置の製造方法について
説明する。図２（ａ）に示すように、ｐ型シリコン基板
１の上に不純物をイオン注入することにより前記シリコ
ン基板上の素子形成領域にウエル領域（図示せず）を形
成し、ＳＴＩ(Shallow Trench Isolation)法を用いて素
子分離領域２を形成する。
実施の形態における半導体記憶装置の製造方法について
説明する。図２（ａ）に示すように、ｐ型シリコン基板
１の上に不純物をイオン注入することにより前記シリコ
ン基板上の素子形成領域にウエル領域（図示せず）を形
成し、ＳＴＩ(Shallow Trench Isolation)法を用いて素
子分離領域２を形成する。
【００３６】次にＭＯＳＦＥＴを形成するために、シリ
コン基板上に例えば６０Ａのゲート酸化膜（図示せず）
を形成し、約５００Ａの多結晶シリコンと、約１０００
Ａのタングステンシリサイド（ＷＳｉ）またはタングス
テン（Ｗ）と、約１０００Ａの窒化シリコン（ＳｉＮ）
とを堆積し、前記窒化シリコンをマスクとしてパタ−ニ
ングすることによりゲート電極３を形成する。図１〜図
５では簡単のためゲート電極３の積層構造を省略し均一
な断面として示した。ワード線４はゲート電極３と同時
に同一構造に形成される。
コン基板上に例えば６０Ａのゲート酸化膜（図示せず）
を形成し、約５００Ａの多結晶シリコンと、約１０００
Ａのタングステンシリサイド（ＷＳｉ）またはタングス
テン（Ｗ）と、約１０００Ａの窒化シリコン（ＳｉＮ）
とを堆積し、前記窒化シリコンをマスクとしてパタ−ニ
ングすることによりゲート電極３を形成する。図１〜図
５では簡単のためゲート電極３の積層構造を省略し均一
な断面として示した。ワード線４はゲート電極３と同時
に同一構造に形成される。
【００３７】ゲート電極３を形成した後、これをマスク
としてＰまたはＡｓ等のＮ型不純物をイオン注入し、ソ
ース、ドレイン領域５、６を形成する。引き続き例えば
３００Ａの窒化シリコンを堆積し、これをＲＩＥ(Eeact
ive Ion Etching)法を用いた異方性エッチングによりエ
ッチバックし、ゲート電極３と配線４の両側面に前記窒
化膜からなるサイドウォールを形成する。このようにエ
ッチングマスクとして用いた窒化膜とサイドウォールと
して用いた窒化膜とにより、ゲート電極３と配線４の上
面と両側面を図２（ａ）の７に示すように被覆する。
としてＰまたはＡｓ等のＮ型不純物をイオン注入し、ソ
ース、ドレイン領域５、６を形成する。引き続き例えば
３００Ａの窒化シリコンを堆積し、これをＲＩＥ(Eeact
ive Ion Etching)法を用いた異方性エッチングによりエ
ッチバックし、ゲート電極３と配線４の両側面に前記窒
化膜からなるサイドウォールを形成する。このようにエ
ッチングマスクとして用いた窒化膜とサイドウォールと
して用いた窒化膜とにより、ゲート電極３と配線４の上
面と両側面を図２（ａ）の７に示すように被覆する。
【００３８】上記の工程を経てメモリセルキャパシタを
充放電するＭＯＳトランジスタを形成した後、約２５０
０Ａ〜３０００Ａの絶縁膜８を、例えばＢＰＳＧ(Boro-
Phospho-Silicate Glass) またはプラズマＳｉＯ2 を用
いて形成する。
充放電するＭＯＳトランジスタを形成した後、約２５０
０Ａ〜３０００Ａの絶縁膜８を、例えばＢＰＳＧ(Boro-
Phospho-Silicate Glass) またはプラズマＳｉＯ2 を用
いて形成する。
【００３９】次に、図２（ｂ）に示すように、ゲート電
極３及び配線４の上の窒化膜７をストッパーとして、Ｃ
ＭＰ（Chemical Mechanical Polishing)法を用いて表面
を平坦化することにより、前記ゲート電極３及び配線４
の間にＢＰＳＧ又はプラズマＳｉＯ2 からなる絶縁膜８
を埋め込む。
極３及び配線４の上の窒化膜７をストッパーとして、Ｃ
ＭＰ（Chemical Mechanical Polishing)法を用いて表面
を平坦化することにより、前記ゲート電極３及び配線４
の間にＢＰＳＧ又はプラズマＳｉＯ2 からなる絶縁膜８
を埋め込む。
【００４０】引き続き平坦化された表面をレジストで被
覆し、ソース、ドレイン領域上の絶縁膜８が露出するよ
うに前記レジストを開口し、露出した絶縁膜８をエッチ
ング除去することにより、図２（ｃ）に示すようにゲー
ト電極に対して自己整合的にコンタクトホール９を形成
する。
覆し、ソース、ドレイン領域上の絶縁膜８が露出するよ
うに前記レジストを開口し、露出した絶縁膜８をエッチ
ング除去することにより、図２（ｃ）に示すようにゲー
ト電極に対して自己整合的にコンタクトホール９を形成
する。
【００４１】次にレジストを除去し、コンタクトホール
９にプラグを形成するための導電膜、例えばＰまたはＡ
ｓを添加した多結晶シリコンを全面に堆積し、ゲート電
極及び配線上の窒化膜７をストッパーとしてＣＭＰ法に
より平坦化する。このようにして図２（ｄ）に示すよう
に、ソース領域５とドレイン領域６の上に導電性の多結
晶シリコン１０と１１が充填される。
９にプラグを形成するための導電膜、例えばＰまたはＡ
ｓを添加した多結晶シリコンを全面に堆積し、ゲート電
極及び配線上の窒化膜７をストッパーとしてＣＭＰ法に
より平坦化する。このようにして図２（ｄ）に示すよう
に、ソース領域５とドレイン領域６の上に導電性の多結
晶シリコン１０と１１が充填される。
【００４２】このとき、ソース領域５の上に充填された
多結晶シリコンは、キャパシタの蓄積ノード電極１９
（図１（ｂ）参照）に接続されるプラグ１０となり、ド
レイン領域６の上に形成された多結晶シリコンは、ビッ
ト線を素子領域に対してずらして形成するための引き出
しプラグ１１となる。（図１（ａ）の平面図参照）。
多結晶シリコンは、キャパシタの蓄積ノード電極１９
（図１（ｂ）参照）に接続されるプラグ１０となり、ド
レイン領域６の上に形成された多結晶シリコンは、ビッ
ト線を素子領域に対してずらして形成するための引き出
しプラグ１１となる。（図１（ａ）の平面図参照）。
【００４３】次に、図２（ｅ）のＢ−Ｂ断面図に示すよ
うに、例えば１０００Ａ〜２０００ＡのＢＰＳＧまたは
プラズマＳｉＯ2 等を全面に堆積して、絶縁膜１２を形
成する。そしてビット線コンタクトホール開口用のレジ
ストマスクを用いて前記引き出しプラグ１１に達するビ
ット線コンタクトホールを開口し、２５０Ａ程度のＴｉ
／ＴｉＮと２０００Ａ程度のＷをスパッタ法を用いて堆
積し、第２の絶縁膜１２をストッパーとしてＣＭＰ法を
用いて平坦化を行い、前記引き出しプラグ１１の上にビ
ット線コンタクト用のプラグ１３を形成する。
うに、例えば１０００Ａ〜２０００ＡのＢＰＳＧまたは
プラズマＳｉＯ2 等を全面に堆積して、絶縁膜１２を形
成する。そしてビット線コンタクトホール開口用のレジ
ストマスクを用いて前記引き出しプラグ１１に達するビ
ット線コンタクトホールを開口し、２５０Ａ程度のＴｉ
／ＴｉＮと２０００Ａ程度のＷをスパッタ法を用いて堆
積し、第２の絶縁膜１２をストッパーとしてＣＭＰ法を
用いて平坦化を行い、前記引き出しプラグ１１の上にビ
ット線コンタクト用のプラグ１３を形成する。
【００４４】なお図２（ｅ）は、前記引き出しプラグ１
１とビット線１４との接続状況を明示するために、上記
工程までの図１（ａ）の平面図におけるＢ−Ｂ断面を示
したものである。図２〜図５において、図２（ｅ）以外
の断面図は全てＡ−Ａ断面が示されている。
１とビット線１４との接続状況を明示するために、上記
工程までの図１（ａ）の平面図におけるＢ−Ｂ断面を示
したものである。図２〜図５において、図２（ｅ）以外
の断面図は全てＡ−Ａ断面が示されている。
【００４５】引き続き、厚さ２５０Ａ程度のＴｉ／Ｔｉ
Ｎと１０００Ａ程度のＷを、スパッタ法を用いて堆積
し、その後１５００Ａ程度の窒化膜をＣＶＤ法を用いて
堆積し（図示せず）、ビット線用のマスクパターンを用
いて、前記窒化膜とＷとＴｉ／ＴｉＮとをＲＩＥ法によ
りパタ−ニングし、ビット線１４（図１（ｃ）参照）を
形成する。
Ｎと１０００Ａ程度のＷを、スパッタ法を用いて堆積
し、その後１５００Ａ程度の窒化膜をＣＶＤ法を用いて
堆積し（図示せず）、ビット線用のマスクパターンを用
いて、前記窒化膜とＷとＴｉ／ＴｉＮとをＲＩＥ法によ
りパタ−ニングし、ビット線１４（図１（ｃ）参照）を
形成する。
【００４６】次に、全面に絶縁膜１５（例えばＢＰＳＧ
又はプラズマＳｉＯ2 ）を堆積し、引き続きＣＭＰ法に
より、ビット線形成用マスクとして用いたビット線上の
窒化膜をストッパーとして図３（ｆ）に示すように絶縁
膜１５を平坦化する。
又はプラズマＳｉＯ2 ）を堆積し、引き続きＣＭＰ法に
より、ビット線形成用マスクとして用いたビット線上の
窒化膜をストッパーとして図３（ｆ）に示すように絶縁
膜１５を平坦化する。
【００４７】次に図３（ｇ）に示すように、例えばＲＩ
Ｅ法を用いて前記絶縁膜１５と、先に堆積した絶縁膜１
２をエッチングにより開口し、前記ソース領域上の多結
晶シリコンのプラグ１０が露出するようにコンタクトホ
ールを形成する。引き続き例えばスパッタ法を用いて２
５０Ａ〜３００ＡのＴｉを堆積し、５５０℃で３０分間
アニールを行う。さらに例えば１５００Ａ〜２０００Ａ
のＷをスパッタ法を用いて堆積し、前記絶縁膜１５をス
トッパーとしてＣＭＰ法による平坦化を行い、蓄積ノー
ド電極１９に接続されるプラグ１６を形成する。
Ｅ法を用いて前記絶縁膜１５と、先に堆積した絶縁膜１
２をエッチングにより開口し、前記ソース領域上の多結
晶シリコンのプラグ１０が露出するようにコンタクトホ
ールを形成する。引き続き例えばスパッタ法を用いて２
５０Ａ〜３００ＡのＴｉを堆積し、５５０℃で３０分間
アニールを行う。さらに例えば１５００Ａ〜２０００Ａ
のＷをスパッタ法を用いて堆積し、前記絶縁膜１５をス
トッパーとしてＣＭＰ法による平坦化を行い、蓄積ノー
ド電極１９に接続されるプラグ１６を形成する。
【００４８】このようにして、シリコン基板１に形成さ
れたＭＯＳトランジスタのソース領域は、絶縁膜８、１
２、１５を通じて形成されたコンタクトホールと、これ
を充填する導電材料からなるプラグ１０と１６とによ
り、絶縁膜１５に接して形成されるスタック型キャパシ
タの蓄積ノード電極１９に接続されるので、８、１２、
１５からなる絶縁膜と、これらを通じて形成されたコン
タクトホールと、これらを充填する導電材料とを、それ
ぞれ一括して図３（ｇ）に示すように、第１の絶縁膜、
第１のコンタクトホール、第１の充填材料と呼ぶことと
した。
れたＭＯＳトランジスタのソース領域は、絶縁膜８、１
２、１５を通じて形成されたコンタクトホールと、これ
を充填する導電材料からなるプラグ１０と１６とによ
り、絶縁膜１５に接して形成されるスタック型キャパシ
タの蓄積ノード電極１９に接続されるので、８、１２、
１５からなる絶縁膜と、これらを通じて形成されたコン
タクトホールと、これらを充填する導電材料とを、それ
ぞれ一括して図３（ｇ）に示すように、第１の絶縁膜、
第１のコンタクトホール、第１の充填材料と呼ぶことと
した。
【００４９】次に、全面に例えば２５００Ａ〜３０００
ＡプラズマＳｉ０2 を堆積して、前記第１の絶縁膜の上
に第２の絶縁膜１７を形成し、ＳｉＯ2 膜に対する通常
のテーパーエッチング工程を用いて前記第２の絶縁膜１
７に、図３（ｈ）に示すように９０度より大きく１１０
度より小さいテーパー角を有し、かつ底部に蓄積ノード
電極１９が接続されるプラグ１６の上端部が露出するよ
うに、第２のコンタクトホール１８を開口する。
ＡプラズマＳｉ０2 を堆積して、前記第１の絶縁膜の上
に第２の絶縁膜１７を形成し、ＳｉＯ2 膜に対する通常
のテーパーエッチング工程を用いて前記第２の絶縁膜１
７に、図３（ｈ）に示すように９０度より大きく１１０
度より小さいテーパー角を有し、かつ底部に蓄積ノード
電極１９が接続されるプラグ１６の上端部が露出するよ
うに、第２のコンタクトホール１８を開口する。
【００５０】引き続き図３（ｈ）に示すように、例えば
スパッタ法により、蓄積ノード電極の形成材料として厚
さ５００Ａ〜６００ＡのＲｕ膜１９を全面に堆積した
後、スピンコート法を用いてＳＯＧ(Spin On Glass) を
全面に堆積する。次にＲｕ膜１９をストッパーとするＣ
ＭＰ法を用いてＳＯＧの平坦化を行い、第２のコンタク
トホール１８の形状に沿って形成されたＲｕの凹部に、
蓄積ノード電極１９をエッチング加工するためのＳＯＧ
からなるエッチングマスク２０が形成される。
スパッタ法により、蓄積ノード電極の形成材料として厚
さ５００Ａ〜６００ＡのＲｕ膜１９を全面に堆積した
後、スピンコート法を用いてＳＯＧ(Spin On Glass) を
全面に堆積する。次にＲｕ膜１９をストッパーとするＣ
ＭＰ法を用いてＳＯＧの平坦化を行い、第２のコンタク
トホール１８の形状に沿って形成されたＲｕの凹部に、
蓄積ノード電極１９をエッチング加工するためのＳＯＧ
からなるエッチングマスク２０が形成される。
【００５１】前記２０を用いて前記Ｒｕ膜を８００Ａ〜
９００Ａ程度エッチングする。このとき、図３（ｈ）に
示す第２の絶縁膜１７上のＲｕ膜が除去され、さらに図
４（ｉ）に示すように、前記第２のコンタクトホール１
８の内壁と前記エッチングマスク２０との間のＲｕ膜
も、内壁の上部から２００Ａ〜３００Ａ程度エッチング
される。
９００Ａ程度エッチングする。このとき、図３（ｈ）に
示す第２の絶縁膜１７上のＲｕ膜が除去され、さらに図
４（ｉ）に示すように、前記第２のコンタクトホール１
８の内壁と前記エッチングマスク２０との間のＲｕ膜
も、内壁の上部から２００Ａ〜３００Ａ程度エッチング
される。
【００５２】また、エッチングマスク２０となるＳＯＧ
をスピンコート法を用いて全面に滞積した後、第２の絶
縁膜１７をストツパーとするＣＭＰ法を用いて、ＳＯＧ
およびＲｕ膜１９の平坦化を行い、第２の絶縁膜１７上
のＲｕ膜１９を除去した後に、前記第２のコンタクトホ
ール１８の内壁と前記エッチングマスク２０との間のＲ
ｕ膜を、内壁の上部から２００Ａ〜３００Ａ程度エッチ
ングして、上述の方法と同様の構造を得ることができ
る。
をスピンコート法を用いて全面に滞積した後、第２の絶
縁膜１７をストツパーとするＣＭＰ法を用いて、ＳＯＧ
およびＲｕ膜１９の平坦化を行い、第２の絶縁膜１７上
のＲｕ膜１９を除去した後に、前記第２のコンタクトホ
ール１８の内壁と前記エッチングマスク２０との間のＲ
ｕ膜を、内壁の上部から２００Ａ〜３００Ａ程度エッチ
ングして、上述の方法と同様の構造を得ることができ
る。
【００５３】このときＲｕ膜のエッチングは等方的に行
われ、図４（ｉ）に示すように、Ｒｕ膜のエッチング面
は第２の絶縁膜１７の上部表面との平行性を維持しつつ
エッチングを進行させることができる。このようにして
Ｒｕ膜からなる蓄積ノード電極１９が第２のコンタクト
ホール１８の内部に形成される。
われ、図４（ｉ）に示すように、Ｒｕ膜のエッチング面
は第２の絶縁膜１７の上部表面との平行性を維持しつつ
エッチングを進行させることができる。このようにして
Ｒｕ膜からなる蓄積ノード電極１９が第２のコンタクト
ホール１８の内部に形成される。
【００５４】次に、例えばプラズマＳｉＯ2 からなる前
記第２の絶縁膜１７と前記ＳＯＧ、２０とのエッチング
選択比が１００以上のウエットエッチング法を用いて、
前記ＳＯＧ、２０を除去する。
記第２の絶縁膜１７と前記ＳＯＧ、２０とのエッチング
選択比が１００以上のウエットエッチング法を用いて、
前記ＳＯＧ、２０を除去する。
【００５５】次に図４（ｊ）に示すように、例えばスパ
ッタ法を用いて５００Ａ〜６００Ａの（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 薄膜を堆積してキャパシタ絶縁膜２１を形成し、
７００℃で１分間の結晶化アニールを行う。引き続き例
えばスパッタ法を用いて５００Ａ〜６００ＡのＲｕを堆
積してプレート電極２２を形成することにより、１９、
２１、２２からなる半導体装置のキャパシタが完成す
る。
ッタ法を用いて５００Ａ〜６００Ａの（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 薄膜を堆積してキャパシタ絶縁膜２１を形成し、
７００℃で１分間の結晶化アニールを行う。引き続き例
えばスパッタ法を用いて５００Ａ〜６００ＡのＲｕを堆
積してプレート電極２２を形成することにより、１９、
２１、２２からなる半導体装置のキャパシタが完成す
る。
【００５６】ここで、前記第２のコンタクトホール１８
の内壁と前記エッチングマスク２０との間のＲｕ膜を、
内壁の上部から２００Ａ〜３００Ａ程度エッチングする
際に異方性のエッチングが行われた場合、エッチング後
のＲｕ膜は、図４（ｋ）に示すように鋭角部を有するこ
ととなり、この上にキャパシタ絶縁膜２１を形成した
際、膜の信頼性をいちじるしく劣化させる可能性があ
る。
の内壁と前記エッチングマスク２０との間のＲｕ膜を、
内壁の上部から２００Ａ〜３００Ａ程度エッチングする
際に異方性のエッチングが行われた場合、エッチング後
のＲｕ膜は、図４（ｋ）に示すように鋭角部を有するこ
ととなり、この上にキャパシタ絶縁膜２１を形成した
際、膜の信頼性をいちじるしく劣化させる可能性があ
る。
【００５７】この様にして形成された（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 薄膜からなるキャパシタの絶縁膜は、第２の絶縁
膜１７に設けた第２のコンタクトホール１８の内壁に、
上部に向けて開口が広がるように９０度より大きく１１
０度より小さいテーパー角が設けられているため、これ
に沿って形成された前記キャパシタ絶縁膜の全ての段差
部において、蓄積ノード電極及びプレート電極と共に全
て９０度より大きく１１０度より小さい鈍角で折り曲げ
られた形状となる。このため均一で耐圧の大きい（Ｂ
ａ，Ｓｒ）ＴｉＯ3 薄膜を有するキャパシタを得ること
ができる。
ｉＯ3 薄膜からなるキャパシタの絶縁膜は、第２の絶縁
膜１７に設けた第２のコンタクトホール１８の内壁に、
上部に向けて開口が広がるように９０度より大きく１１
０度より小さいテーパー角が設けられているため、これ
に沿って形成された前記キャパシタ絶縁膜の全ての段差
部において、蓄積ノード電極及びプレート電極と共に全
て９０度より大きく１１０度より小さい鈍角で折り曲げ
られた形状となる。このため均一で耐圧の大きい（Ｂ
ａ，Ｓｒ）ＴｉＯ3 薄膜を有するキャパシタを得ること
ができる。
【００５８】上記した第２の内壁１７にテーパー角を設
けることにより耐圧の高いキャパシタ絶縁膜を得る工程
において、もっとも重要なのはキャパシタ絶縁膜の折り
曲げ角度である。これが９０度以下の鋭角となれば電界
の集中効果が顕著になると同時に鋭角部分での膜の異常
成長により、前記キャパシタ絶縁膜の耐圧が急激に低下
する。
けることにより耐圧の高いキャパシタ絶縁膜を得る工程
において、もっとも重要なのはキャパシタ絶縁膜の折り
曲げ角度である。これが９０度以下の鋭角となれば電界
の集中効果が顕著になると同時に鋭角部分での膜の異常
成長により、前記キャパシタ絶縁膜の耐圧が急激に低下
する。
【００５９】従って耐圧の高い良好なキャパシタを得る
ためには、図４（ｊ）のキャパシタ絶縁膜２１の断面の
中心線が示す折り曲げの角度が、９０度を限度として９
０度より大きく１１０度より小さいテーパー角を有する
ことが必須の条件となる。
ためには、図４（ｊ）のキャパシタ絶縁膜２１の断面の
中心線が示す折り曲げの角度が、９０度を限度として９
０度より大きく１１０度より小さいテーパー角を有する
ことが必須の条件となる。
【００６０】一方前記テーパー角が１１０度よりも大き
い場合には、キャパシタとしての所要面積が増大するこ
とのほか、図４（ｉ）の工程で説明した蓄積ノード電極
１９の等方的エッチングの均一性が低下し、１９のエッ
チング面が第２の絶縁膜１７の表面と平行に進めること
が困難となる。従ってその上に形成するキャパシタ絶縁
膜の折り曲げ角に異常を生じる。
い場合には、キャパシタとしての所要面積が増大するこ
とのほか、図４（ｉ）の工程で説明した蓄積ノード電極
１９の等方的エッチングの均一性が低下し、１９のエッ
チング面が第２の絶縁膜１７の表面と平行に進めること
が困難となる。従ってその上に形成するキャパシタ絶縁
膜の折り曲げ角に異常を生じる。
【００６１】次に図５に基づき本発明の第２の実施の形
態について説明する。図５は第２の絶縁膜１７に設けた
第２のコンタクトホールの内壁と１７の上部表面とのな
す角が丁度９０度となった場合の断面構造を示す図であ
る。
態について説明する。図５は第２の絶縁膜１７に設けた
第２のコンタクトホールの内壁と１７の上部表面とのな
す角が丁度９０度となった場合の断面構造を示す図であ
る。
【００６２】図５に示す断面構造の材料とこれを完成す
る工程の手順は、上記図４（ｊ）までと同様であるが、
Ｒｕ膜及びキャパシタ絶縁膜の形成にスパッタ法を用い
ることができないため、蓄積ノード電極、キャパシタ絶
縁膜、プレート電極の形成に全て従来のＣＶＤ法を用い
る点が異なる。
る工程の手順は、上記図４（ｊ）までと同様であるが、
Ｒｕ膜及びキャパシタ絶縁膜の形成にスパッタ法を用い
ることができないため、蓄積ノード電極、キャパシタ絶
縁膜、プレート電極の形成に全て従来のＣＶＤ法を用い
る点が異なる。
【００６３】前述したようにＣＶＤ法を用いる場合には
膜厚の均一性に問題があり、特に段差形状の凸のコーナ
ー部分に異常成長を生じやすい。このときキャパシタ絶
縁膜の耐圧に最も重大な影響を及ぼす部分は、第２のコ
ンタクトホール１８（図３（ｈ）参照）の開口の上部周
辺領域に生じる下地Ｒｕ膜の異常成長である。
膜厚の均一性に問題があり、特に段差形状の凸のコーナ
ー部分に異常成長を生じやすい。このときキャパシタ絶
縁膜の耐圧に最も重大な影響を及ぼす部分は、第２のコ
ンタクトホール１８（図３（ｈ）参照）の開口の上部周
辺領域に生じる下地Ｒｕ膜の異常成長である。
【００６４】このとき図４（ｉ）に示す工程で、前記側
壁の上部周辺領域におけるＲｕ膜の異常成長部分を前記
等方性エッチングにより除去すれば、その上に成長する
キャパシタ絶縁膜の耐圧をいちじるしく向上することが
できる。
壁の上部周辺領域におけるＲｕ膜の異常成長部分を前記
等方性エッチングにより除去すれば、その上に成長する
キャパシタ絶縁膜の耐圧をいちじるしく向上することが
できる。
【００６５】図５に示すように第２のコンタクトホール
の内壁と１７の上部表面とのなす角を９０度とすれば、
第１の実施の形態に示すようにこれを９０度より大きく
１１０度より小さくした場合に比べてキャパシタの所要
面積を小さくできることはいうまでもない。
の内壁と１７の上部表面とのなす角を９０度とすれば、
第１の実施の形態に示すようにこれを９０度より大きく
１１０度より小さくした場合に比べてキャパシタの所要
面積を小さくできることはいうまでもない。
【００６６】また図７に示す従来のスタック型キャパシ
タの製造工程と比較すれば、隣接するＲｕ蓄積ノード電
極の近接ギャップが、本発明においては第２のコンタク
トホール１８（図３（ｈ）参照）の近接ギャツプで定め
られることになる。このとき第２のコンタクトホールを
設ける第２の絶縁膜１７はＳｉＯ2 膜からなるため、Ｒ
ｕのエッチングに比べて極めて高いエッチングの精度が
得られるばかりでなく、オーバーエッチングの値を制御
することにより、前記第２のコンタクトホール１８の近
接ギャツプを、リソグラフィーの限界で定まるエッチン
グマスクの近接ギャップ以下にすることができる。
タの製造工程と比較すれば、隣接するＲｕ蓄積ノード電
極の近接ギャップが、本発明においては第２のコンタク
トホール１８（図３（ｈ）参照）の近接ギャツプで定め
られることになる。このとき第２のコンタクトホールを
設ける第２の絶縁膜１７はＳｉＯ2 膜からなるため、Ｒ
ｕのエッチングに比べて極めて高いエッチングの精度が
得られるばかりでなく、オーバーエッチングの値を制御
することにより、前記第２のコンタクトホール１８の近
接ギャツプを、リソグラフィーの限界で定まるエッチン
グマスクの近接ギャップ以下にすることができる。
【００６７】このように本発明の第２の実施の形態に示
した半導体装置の構造と製造方法を用いることにより、
従来に比べて少ない工程数で 集積度で信頼性の高いス
タック型キャパシタを具備する半導体装置を得ることが
できる。
した半導体装置の構造と製造方法を用いることにより、
従来に比べて少ない工程数で 集積度で信頼性の高いス
タック型キャパシタを具備する半導体装置を得ることが
できる。
【００６８】ここで第２のコンタクトホール１８内部に
形成されたＲｕ膜からなる蓄積ノード電極１９が、上部
から２００Ａ〜３００Ａ程度エッチングされなかった場
合の問題点について図６を用いて説明する。
形成されたＲｕ膜からなる蓄積ノード電極１９が、上部
から２００Ａ〜３００Ａ程度エッチングされなかった場
合の問題点について図６を用いて説明する。
【００６９】このときＳＯＧ、２０のウエットエッチン
グによる除去工程おいて、プラズマＳｉＯ2 を用いた第
２の絶縁膜１７も、２０Ａ〜３０Ａ程度エッチングされ
るため、前記ＳＯＧ、２０のウエットエッチングを行っ
た後に、Ｒｕからなる蓄積ノード電極１９が図６の破線
で囲まれるように突起部１９ａを形成し、この突起部１
９ａの上に（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜からなるキャパ
シタ絶縁膜２１とＲｕ膜からなるプレート電極２２が形
成されることになる。
グによる除去工程おいて、プラズマＳｉＯ2 を用いた第
２の絶縁膜１７も、２０Ａ〜３０Ａ程度エッチングされ
るため、前記ＳＯＧ、２０のウエットエッチングを行っ
た後に、Ｒｕからなる蓄積ノード電極１９が図６の破線
で囲まれるように突起部１９ａを形成し、この突起部１
９ａの上に（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜からなるキャパ
シタ絶縁膜２１とＲｕ膜からなるプレート電極２２が形
成されることになる。
【００７０】図５に示す突起部１９ａのような鋭い段差
形状の上に、薄膜からなるキャパシタ絶縁膜２１とプレ
ート電極２２を均一に堆積することはいちじるしく困難
であり、また、前記突起部１９ａには電界集中を生じる
ため、キャパシタの耐圧劣化の重大な原因となる。
形状の上に、薄膜からなるキャパシタ絶縁膜２１とプレ
ート電極２２を均一に堆積することはいちじるしく困難
であり、また、前記突起部１９ａには電界集中を生じる
ため、キャパシタの耐圧劣化の重大な原因となる。
【００７１】前記突起部１９ａは、第１の実施の形態に
示したように、第２のコンタクトホールが９０度より大
きく１１０度より小さいテーパー角を有する場合には、
１９ａの突出部が１７の側壁と接する側で鋭角をなすこ
とになり、ここにキャパシタ絶縁膜の異常堆積を生じ
る。また第２の実施の形態に示したように、第２のコン
タクトホールと第２の絶縁膜１７の表面とのなす角が９
０度の場合には、前記突出部に２か所の凸のコーナー部
分を生じるためその上にＣＶＤ法により成長するキャパ
シタ絶縁膜の異常成長が過大なものとなる。
示したように、第２のコンタクトホールが９０度より大
きく１１０度より小さいテーパー角を有する場合には、
１９ａの突出部が１７の側壁と接する側で鋭角をなすこ
とになり、ここにキャパシタ絶縁膜の異常堆積を生じ
る。また第２の実施の形態に示したように、第２のコン
タクトホールと第２の絶縁膜１７の表面とのなす角が９
０度の場合には、前記突出部に２か所の凸のコーナー部
分を生じるためその上にＣＶＤ法により成長するキャパ
シタ絶縁膜の異常成長が過大なものとなる。
【００７２】なお本発明は上記の実施の形態に限定され
るものではない。本発明は半導体基板上に９０度、又は
９０度より小さく１１０度より大きい上部に向けて開口
が広がる凹部を形成し、前記凹部の底面と側面に隣接し
て導電膜を形成し、前記凹部の上部周辺領域に形成され
た導電膜の部分を除去し、その上に前記半導体基板の上
部表面と前記凹部の上部周辺領域に露出した半導体基板
と前記導電膜を覆うように絶縁膜を形成した構造を含む
半導体装置とその製造方法に対して同様に適用すること
ができる。
るものではない。本発明は半導体基板上に９０度、又は
９０度より小さく１１０度より大きい上部に向けて開口
が広がる凹部を形成し、前記凹部の底面と側面に隣接し
て導電膜を形成し、前記凹部の上部周辺領域に形成され
た導電膜の部分を除去し、その上に前記半導体基板の上
部表面と前記凹部の上部周辺領域に露出した半導体基板
と前記導電膜を覆うように絶縁膜を形成した構造を含む
半導体装置とその製造方法に対して同様に適用すること
ができる。
【００７３】また本発明は、前記凹部に設けた導電膜を
第１の電極とし、前記凹部に形成された第１の電極の凹
部内壁の上部周辺領域を除去し、前記半導体基板と前記
凹部内壁の上部周辺領域に露出した半導体基板と前記導
電膜を覆うように形成された少なくとも１層のキャパシ
タ絶縁膜と、その上に隣接して第２の電極を形成したキ
ャパシタを含む半導体装置とその製造方法に対して同様
に適用することができる。
第１の電極とし、前記凹部に形成された第１の電極の凹
部内壁の上部周辺領域を除去し、前記半導体基板と前記
凹部内壁の上部周辺領域に露出した半導体基板と前記導
電膜を覆うように形成された少なくとも１層のキャパシ
タ絶縁膜と、その上に隣接して第２の電極を形成したキ
ャパシタを含む半導体装置とその製造方法に対して同様
に適用することができる。
【００７４】また本発明は、凹部を半導体基板上の絶縁
膜に形成し、前記凹部の底面と内壁に隣接して第１の電
極を形成し、前記凹部に形成された第１の電極の凹部内
壁の上部周辺領域を除去し、前記絶縁膜の上部表面と凹
部内壁の上部周辺領域に露出した絶縁膜と第１の電極を
覆うようにキャパシタ絶縁膜を形成し、前記キャパシタ
絶縁膜上に隣接して第２の電極を形成したキャパシタを
含む半導体装置とその製造方法に対して同様に適用する
ことができる。
膜に形成し、前記凹部の底面と内壁に隣接して第１の電
極を形成し、前記凹部に形成された第１の電極の凹部内
壁の上部周辺領域を除去し、前記絶縁膜の上部表面と凹
部内壁の上部周辺領域に露出した絶縁膜と第１の電極を
覆うようにキャパシタ絶縁膜を形成し、前記キャパシタ
絶縁膜上に隣接して第２の電極を形成したキャパシタを
含む半導体装置とその製造方法に対して同様に適用する
ことができる。
【００７５】また本発明は、前記絶縁膜に設けた凹部の
底面の一部に前記半導体基板に達する導電性プラグを設
けて、前記キャパシタがその下部の半導体基板と接続さ
れた構造を有する半導体装置とその製造方法に対して同
様に適用することができる。
底面の一部に前記半導体基板に達する導電性プラグを設
けて、前記キャパシタがその下部の半導体基板と接続さ
れた構造を有する半導体装置とその製造方法に対して同
様に適用することができる。
【００７６】また本発明は、例えばスタック型キャパシ
タの蓄積ノード電極及びプレート電極としてＲｕの他に
Ｐｔ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ及びこれらの酸化物、あ
るいはこれらの合金及びその酸化物、Ｗ、Ｎｂ、Ａｌ、
Ｔｉ、Ｔａ、Ｍｏ、Ｃｕ、ＷＮ、ＮｂＮ、ＴｉＮ、Ｔａ
Ｎ、Ｐｄ等を用いることができる。またキャパシタの絶
縁膜として（Ｂａ，Ｓｒ）ＴｉＯ3 の他にＢａＴｉＯ
3 、ＳｒＴｉＯ3 、ＰｂＺｒＯ3 、ＬｉＮｂＯ3 、Ｂｉ
4 Ｔｉ3 ０12、Ｔａ2 Ｏ5 等、及びこれらの多層膜を用
いることもできる。このほか、本発明の要旨を逸脱しな
い範囲で、種々に変形して実施することができる。
タの蓄積ノード電極及びプレート電極としてＲｕの他に
Ｐｔ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ及びこれらの酸化物、あ
るいはこれらの合金及びその酸化物、Ｗ、Ｎｂ、Ａｌ、
Ｔｉ、Ｔａ、Ｍｏ、Ｃｕ、ＷＮ、ＮｂＮ、ＴｉＮ、Ｔａ
Ｎ、Ｐｄ等を用いることができる。またキャパシタの絶
縁膜として（Ｂａ，Ｓｒ）ＴｉＯ3 の他にＢａＴｉＯ
3 、ＳｒＴｉＯ3 、ＰｂＺｒＯ3 、ＬｉＮｂＯ3 、Ｂｉ
4 Ｔｉ3 ０12、Ｔａ2 Ｏ5 等、及びこれらの多層膜を用
いることもできる。このほか、本発明の要旨を逸脱しな
い範囲で、種々に変形して実施することができる。
【００７７】
【発明の効果】上述したように本発明の半導体装置及び
その製造方法によれば、ＳＯＧマスクを用い、コンタク
トホール内部において、蓄積ノード電極を形成するＲｕ
を深さ方向にエッチングすることにより、（Ｂａ，Ｓ
ｒ）ＴｉＯ3 薄膜からなるキャパシタ絶縁膜形成の際、
下地となる蓄積ノード電極に突起部が形成されず、突起
部での電界集中による耐圧劣化を生じる恐れがないキャ
パシタ絶縁膜を得ることができる。
その製造方法によれば、ＳＯＧマスクを用い、コンタク
トホール内部において、蓄積ノード電極を形成するＲｕ
を深さ方向にエッチングすることにより、（Ｂａ，Ｓ
ｒ）ＴｉＯ3 薄膜からなるキャパシタ絶縁膜形成の際、
下地となる蓄積ノード電極に突起部が形成されず、突起
部での電界集中による耐圧劣化を生じる恐れがないキャ
パシタ絶縁膜を得ることができる。
【００７８】また蓄積ノードの下地となる絶縁膜あるい
は半導体基板上のコンタクトホールを形成する際、コン
タクトホールの側壁に９０度以上１１０度以下のテーパ
ー角を設け、前記Ｒｕの深さ方向のエッチングと組み合
わせることにより、下地に生じる段差部の角度を全て鈍
角にすることができ、また９０度の場合は凸のコーナー
部分に生じる異常成長領域を除去することが可能とな
る。
は半導体基板上のコンタクトホールを形成する際、コン
タクトホールの側壁に９０度以上１１０度以下のテーパ
ー角を設け、前記Ｒｕの深さ方向のエッチングと組み合
わせることにより、下地に生じる段差部の角度を全て鈍
角にすることができ、また９０度の場合は凸のコーナー
部分に生じる異常成長領域を除去することが可能とな
る。
【００７９】このように段差部が鈍角の下地の上にスパ
ッタ法を用いて均一な（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜を形
成することは容易であり、また段差部が９０度の場合も
ＣＶＤ法により生じた不均一を改善することができる。
ッタ法を用いて均一な（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜を形
成することは容易であり、また段差部が９０度の場合も
ＣＶＤ法により生じた不均一を改善することができる。
【００８０】本発明の半導体装置の製造方法によれば、
キャパシタの蓄積ノード形状を規定するために、Ｓｉ０
2 マスクを用いて直接Ｒｕ膜をパタ−ニングすることな
く、第３の絶縁膜をパタ−ニングに用い、第２のコンタ
クトホール形成後に前記第３の絶縁膜のウエットエッチ
ング工程を入れることにより、少ない工程数でリソグラ
フィの限界以上に蓄積ノード間を近付けることが容易と
なり、蓄積容量を増加することができる。
キャパシタの蓄積ノード形状を規定するために、Ｓｉ０
2 マスクを用いて直接Ｒｕ膜をパタ−ニングすることな
く、第３の絶縁膜をパタ−ニングに用い、第２のコンタ
クトホール形成後に前記第３の絶縁膜のウエットエッチ
ング工程を入れることにより、少ない工程数でリソグラ
フィの限界以上に蓄積ノード間を近付けることが容易と
なり、蓄積容量を増加することができる。
【００８１】またこの方法は一般に半導体基板又は絶縁
膜に設けた９０度以上１１０度以下のテーパー角の内壁
を有する凹部の上に伝導体膜と絶縁膜とを積層する構造
を含む半導体装置とその製造方法に適用することができ
る。
膜に設けた９０度以上１１０度以下のテーパー角の内壁
を有する凹部の上に伝導体膜と絶縁膜とを積層する構造
を含む半導体装置とその製造方法に適用することができ
る。
【図１】本発明のスタック型キャパシタを有する半導体
装置のメモリセルの構造を示す平面図と断面図。
装置のメモリセルの構造を示す平面図と断面図。
【図２】本発明の第１の実施の形態における半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図３】本発明の第１の実施の形態における半導体装置
の製造方法の続きを示す工程断面図。
の製造方法の続きを示す工程断面図。
【図４】本発明の第１の実施の形態における半導体装置
の製造方法の続きを示す工程断面図。
の製造方法の続きを示す工程断面図。
【図５】本発明の第２の実施の形態における半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図６】コンタクトホールの上部周辺のＲｕ膜を除去し
ない場合の問題点を示す図。
ない場合の問題点を示す図。
【図７】従来のスタック型キャパシタを有する半導体装
置のメモリセルの構造を示す断面図。
置のメモリセルの構造を示す断面図。
１…シリコン基板
２…素子分離絶縁膜
３、４…ゲート電極（ワード線）
５…ソース領域
６…ドレイン領域
６ａ…ビット線とのコンタクト領域
７…窒化膜
８、１２、１５…第１の絶縁膜
１０、１１…多結晶シリコンプラグ
１３…ビット線接続用プラグ
１４…ビット線
１６…蓄積ノード電極接続用プラグ
１７…第２の絶縁膜
１８…第２のコンタクトホール
１９…蓄積ノード電極
１９ａ…蓄積ノード電極の突起部
２０…第３の絶縁膜
２１…キャパシタ絶縁膜
２２…プレート電極
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−125142（ＪＰ，Ａ)
特開 平６−89985（ＪＰ，Ａ)
特開 平５−136368（ＪＰ，Ａ)
特開 平５−291526（ＪＰ，Ａ)
特開 平８−139293（ＪＰ，Ａ)
特開 平８−236717（ＪＰ，Ａ)
特開 平６−13570（ＪＰ，Ａ)
特開 平８−340092（ＪＰ，Ａ)
特開 平８−46152（ＪＰ，Ａ)
特開 平９−283723（ＪＰ，Ａ)
特開 平10−93041（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (9)
- 【請求項１】 半導体基板上に形成された絶縁膜と、 前記絶縁膜に上部に向けて開口が広がるように形成され
た凹部と、 前記凹部の底面及び内壁を覆うように形成された導電膜
からなる第１の電極と、 前記第１の電極は、前記凹部の上部周辺領域に形成され
た部分が除去されており、前記絶縁膜の上面及び前記凹
部の内壁の上部周辺領域に露出した前記絶縁膜及び前記
第１の電極を覆うように形成されたキャパシタ絶縁膜
と、 前記キャパシタ絶縁膜を覆うように形成された導電膜か
らなる第２の電極とを含み、 前記凹部の底面は、前記絶縁膜の上面と平行であり、前
記凹部の内壁と、前記絶縁膜の上面及び前記凹部の底面
とのなす角は、９０度より大きく１１０度より小さい鈍
角をなし、前記除去された部分に露出した前記第１の電
極の上面は、前記絶縁膜の上面と平行であって、前記キ
ャパシタ絶縁膜は、前記凹部を含むキャパシタ形成領域
の全ての段差部における折り曲げ角度が９０度より大き
く１１０度より小さい鈍角をなす ことを特徴とする半導
体装置。 - 【請求項２】 半導体基板上に形成された絶縁膜と、 前記絶縁膜に上部に向けて開口が広がるように形成され
た凹部と、 前記凹部の底面の一部には前記半導体基板に達する導電
性プラグの上端部が前記底面と同一平面上に露出されて
おり、前記凹部の底面及び前記導電性プラグの上端部及
び前記凹部の内壁を覆うように形成された導電膜からな
る第１の電極と、 前記第１の電極は、前記凹部の内壁の上部周辺領域に形
成された部分が除去されており、前記絶縁膜の上面及び
前記凹部の内壁の上部周辺領域に露出した前記絶縁膜及
び前記第１の電極を覆うように形成された少なくとも１
層のキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を覆うように形成された導電膜か
らなる第２の電極とを含み、 前記凹部の底面は、前記絶縁膜の上面と平行であり、前
記凹部の内壁と、前記 絶縁膜の上面及び前記凹部の底面
とのなす角は、９０度より大きく１１０度より小さい鈍
角をなし、前記除去された部分に露出した前記第１の電
極の上面は、前記絶縁膜の上面と平行であって、前記キ
ャパシタ絶縁膜は、前記凹部を含むキャパシタ形成領域
の全ての段差部における折り曲げ角度が９０度より大き
く１１０度より小さい鈍角をなす ことを特徴とする半導
体装置。 - 【請求項３】 半導体基板上に形成されたソース・ドレ
イン領域を有するＭＯＳトランジスタと、 前記ＭＯＳトランジスタ上に形成された絶縁膜と、 前記絶縁膜に上部に向けて開口が広がるように形成され
た凹部と、 前記凹部の底面の一部には前記ＭＯＳトランジスタの前
記ソース・ドレイン領域の一方に達する導電性プラグの
上端部が前記底面と同一平面上に露出しており、前記凹
部の底面及び前記導電性プラグの上端部及び前記凹部の
内壁を覆うように形成された導電膜からなる第１の電極
と、 前記第１の電極は、前記凹部の内壁の上部周辺領域に形
成された部分が除去されており、前記絶縁膜の上面及び
前記凹部の内壁の上部周辺領域に露出した前記絶縁膜及
び前記第１の電極を覆うように形成された少なくとも１
層のキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を覆うように形成された導電膜か
らなる第２の電極とを含み、 前記凹部の底面は、前記絶縁膜の上面と平行であり、前
記凹部の内壁と、前記絶縁膜の上面及び前記凹部の底面
とのなす角は、９０度より大きく１１０度より小さい鈍
角をなし、前記除去された部分に露出した前記第１の電
極の上面は、前記絶縁膜の上面と平行であって、前記キ
ャパシタ絶縁膜は、前記凹部を含むキャパシタ形成領域
の全ての段差部における折り曲げ角度が９０度より大き
く１１０度より小さい鈍角をなす ことを特徴とする半導
体装置。 - 【請求項４】 半導体基板に形成されたソース・ドレイ
ン領域を有するＭＯＳトランジスタと、 前記ＭＯＳトランジスタ上に形成された第１の絶縁膜
と、 前記第１の絶縁膜に形成された、前記ソース・ドレイン
領域の一方に達する第１のコンタクトホールと、 前記第１のコンタクトホールを充填する第１の電極材料
と、 前記第１の絶縁膜上及び前記第１のコンタクトホールの
開口部に露出した前記第１の導電材料上に形成された第
２の絶縁膜と、 前記第２の絶縁膜に上部に向けて開口が広がるように形
成された、前記第１の導電材料に達する第２のコンタク
トホールと、 前記第２のコンタクトホールの底面及び内壁を覆う蓄積
ノード電極と、前記蓄積ノード電極は、前記第２のコンタクトホールの
上部周辺領域に形成された部分が除去されており、 前記
第２の絶縁膜の上面及び前記第２のコンタクトホールの
内壁の上部周辺領域に露出した前記第２の絶縁膜及び前
記蓄積ノード電極を覆うキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を覆うプレート電極とを具備し、 前記第２のコンタクトホールの底面は、前記第２の絶縁
膜の上面と平行であり、前記第２のコンタクトホールの
内壁と、前記第２の絶縁膜の上面及び前記第２のコンタ
クトホールの底面とのなす角は、９０度より大きく１１
０度より小さい鈍角をなし、前記除去された部分に露出
した前記蓄積ノード電極の上面は、前記第２の絶縁膜の
上面と平行であって、前記キャパシタ絶縁膜は、前記第
２のコンタクトホールを含む全ての段差部における折り
曲げ角度が９０度より大きく１１０度より小さい鈍角を
なす ことを特徴とする半導体装置。 - 【請求項５】 前記第２のコンタクトホールの底面及び
内壁を覆う蓄積ノード電極は、前記第２の絶縁膜の表面
から深さ２０ｎｍ乃至３０ｎｍの前記第２のコンタクト
ホールの内壁の上部周辺領域を覆う部分を除去すること
により形成されることを特徴とする請求項４に記載の半
導体装置。 - 【請求項６】 前記蓄積ノード電極は、少なくともＲ
ｕ、Ｐｔ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ、及びその酸化物、
及びその合金及び前記合金の酸化物、及びＷ、Ｎｂ、Ａ
ｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｕ、ＷＮ、ＮｂＮ、ＴｉＮ、
ＴａＮ、Ｐｄのいずれか１つを用いて形成され、前記キ
ャパシタ絶縁膜は、少なくとも（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3、ＢａＴｉＯ3、ＳｒＴｉＯ3、ＰｂＺｒＯ3、ＬｉＮ
ｂＯ3、Ｂｉ4Ｔｉ3Ｏ12、Ｔａ2Ｏ5、及びその多層膜の
いずれか１つを用いて形成されることを特徴とする請求
項４に記載の半導体装置。 - 【請求項７】 半導体基板上にソース・ドレインを有す
るＭＯＳトランジスタを形成する工程と、 前記ＭＯＳトランジスタ上に第１の絶縁膜を形成する工
程と、 前記第１の絶縁膜に前記ソース・ドレインの一方に達す
る第１のコンタクトホールを形成する工程と、 前記第１のコンタクトホールに第１の導電材料を充填す
る工程と、 前記第１の絶縁膜および前記第１の導電材料上に第２の
絶縁膜を形成する工程と、 前記第２の絶縁膜に上部に向けて開口が広がるように前
記第１の導電材料に達する第２のコンタクトホールを形
成する工程と、 前記第２の絶縁膜の上面および前記第２のコンタクトホ
ールの底面と内壁に蓄積ノード電極用金属膜を形成する
工程と、 前記蓄積ノード電極用金属膜の前記第２のコンタクトホ
ールの底面と内壁とを覆う部分に形成された凹部に第３
の絶縁膜を充填する工程と、 前記第３の絶縁膜をマスクにして前記第２の絶縁膜上面
の前記蓄積ノード電極用金属膜をエッチング除去し、同
時に前記第２のコンタクトホールの内壁に形成された前
記蓄積ノード電極用金属膜の内、前記内壁の上部周辺領
域にあるものをエッチング除去する工程と、 前記第３の絶縁膜をエッチング除去する工程と、 前記凹部を含むキャパシタ形成領域全面にキャパシタ絶
縁膜を形成する工程と、 前記キャパシタ絶縁膜上にプレート電極を形成する工程
とを具備し、 前記第２のコンタクトホールを形成する工程は、前記第
２の絶縁膜の上面と前記第２のコンタクトホールの底面
とが平行であって、前記第２のコンタクトホールの内壁
と、前記第２の絶縁膜の上面及び前記第２のコンタクト
ホールの底面とのなす角が９０度より大きく１１０度よ
り小さい鈍角をなすように行われ、かつ、前記蓄積ノー
ド電極用金属膜をエッチング除去する工程は、前記蓄積
ノード電極用金属膜のエッチングされた面と前記第２の
絶縁膜の上面との平行性を維持す るように行われ、前記
キャパシタ絶縁膜を形成する工程は、前記第２のコンタ
クトホールを含む全ての段差部における前記キャパシタ
絶縁膜の折り曲げ角度が９０度より大きく１１０度より
小さい鈍角をなすように行われる ことを特徴とする半導
体装置の製造方法。 - 【請求項８】 前記第３の絶縁膜を形成する際に、前記
蓄積ノード電極用金属膜の上に前記第３の絶縁膜を形成
し、次いでＣＭＰ法を用いて前記蓄積ノード電極用金属
膜の凹部以外に形成された前記第３の絶縁膜を除去する
ことを特徴とする請求項７記載の半導体装置の製造方
法。 - 【請求項９】 前記第３の絶縁膜としてＳＯＧ(Spin On
Glass)を用いることを特徴とする請求項７記載の半導
体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00766697A JP3466851B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置及びその製造方法 |
| US09/008,491 US6051859A (en) | 1997-01-20 | 1998-01-16 | DRAM having a cup-shaped storage node electrode recessed within an insulating layer |
| TW087100597A TW416095B (en) | 1997-01-20 | 1998-01-17 | Semiconductor device and method of manufacturing the same |
| KR1019980001507A KR100329943B1 (ko) | 1997-01-20 | 1998-01-20 | 반도체장치및그제조방법 |
| US09/447,813 US6175130B1 (en) | 1997-01-20 | 1999-11-23 | DRAM having a cup-shaped storage node electrode recessed within a semiconductor substrate |
| US09/664,773 US6362042B1 (en) | 1997-01-20 | 2000-09-19 | DRAM having a cup-shaped storage node electrode recessed within an insulating layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00766697A JP3466851B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209391A JPH10209391A (ja) | 1998-08-07 |
| JP3466851B2 true JP3466851B2 (ja) | 2003-11-17 |
Family
ID=11672139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00766697A Expired - Fee Related JP3466851B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6051859A (ja) |
| JP (1) | JP3466851B2 (ja) |
| KR (1) | KR100329943B1 (ja) |
| TW (1) | TW416095B (ja) |
Families Citing this family (62)
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-
1997
- 1997-01-20 JP JP00766697A patent/JP3466851B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-16 US US09/008,491 patent/US6051859A/en not_active Expired - Fee Related
- 1998-01-17 TW TW087100597A patent/TW416095B/zh not_active IP Right Cessation
- 1998-01-20 KR KR1019980001507A patent/KR100329943B1/ko not_active IP Right Cessation
-
1999
- 1999-11-23 US US09/447,813 patent/US6175130B1/en not_active Expired - Fee Related
-
2000
- 2000-09-19 US US09/664,773 patent/US6362042B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6175130B1 (en) | 2001-01-16 |
| US6051859A (en) | 2000-04-18 |
| KR100329943B1 (ko) | 2002-09-17 |
| TW416095B (en) | 2000-12-21 |
| KR19980070626A (ko) | 1998-10-26 |
| US6362042B1 (en) | 2002-03-26 |
| JPH10209391A (ja) | 1998-08-07 |
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