JP2000049306A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2000049306A
JP2000049306A JP10213599A JP21359998A JP2000049306A JP 2000049306 A JP2000049306 A JP 2000049306A JP 10213599 A JP10213599 A JP 10213599A JP 21359998 A JP21359998 A JP 21359998A JP 2000049306 A JP2000049306 A JP 2000049306A
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美鈴 金井
Yuzuru Oji
譲 大路
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琢也 福田
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晋平 飯島
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安浩 菅原
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Abstract

(57)【要約】 【課題】半導体装置の高集積化や微細化にともない、メ
モリセル面積が縮小した際に、加工技術の限界やセル間
のスペースのために十分なキャパシタ容量を確保するこ
とが困難となる。 【解決手段】ビット線方向に配列され且つ複数セルに渡
るキャパシタを用いてメモリセル間のスペースを有効に
利用する。更に、キャパシタの立体構造を自己整合によ
り形成することにより、この構造をより有効と成し得
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明はダイナミック・ラ
ンダム・アクセス・メモリ（以下、ＤＲＡＭと略記す
る）に関するものである。更には、本願発明はＤＲＡＭ
と他の半導体装置部、例えばロジック回路を組み合わせ
て構成される半導体装置に係わるものである。
【０００２】
【従来の技術】ＤＲＡＭセルの微細化は、信号電荷を蓄
積する為のキャパシタの容量値が減少し、セル動作に必
要な容量値を確保することが困難になるという問題を生
み出した。この困難を回避するための各種の方法が提案
されているが、その一つの方法として、例えばワード線
上に蓄積電極を形成するスッタク型ＤＲＡＭセルなどが
ある。
【０００３】しかし、このメモリセルは、平面部の面積
を利用してキャパシタ部を構成すると、蓄積キャパシタ
はメモリセルの微細化に伴って減少してしまう。従っ
て、キャパシタ部の形状を半導体基板の厚さ方向に面積
を増大する各種技術が提案されている。しかし、これま
での技術では、いずれも２５６ＭＢｉｔ以上の容量値を
有するＤＲＡＭの実現することが困難である。
【０００４】従来の技術の具体的事例を次に示す。図
１、図２、図３のキャパシタの構造は、各々ＳＴＣ（Ｓ
ｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ）型、ＣＲＯＷＮ―
ＳＴＣ型、およびＦＩＮ―ＳＴＣ型と通称されている。
そして、これらはいずれも１セルに１キャパシタという
構造をとっている。尚、図１から図３において、各符号
の意味は次の通りである。符号０は半導体基板、１は素
子分離用の絶縁膜、２はワード線、３はビット線コンタ
クトプラグ、４は蓄積ノード用のコンタクトプラグ、５
はビット線、７はキャパシタ用絶縁膜、９は下部電極、
１４はキャパシタ用絶縁膜、１５は上部電極を示してい
る。
【０００５】特開平４−８３３７５号は、高密度のＤＲ
ＡＭセルを得る為のキャパシタ構造として、一つの蓄積
電極の占める領域に、第１および第２の凸部により３つ
の塀を形成する案を示している。
【０００６】更に、特開平４―２１２４４９号は、高集
積度を確保しながら、従来のような容量値を確保する
為、２つのメモリセルに跨って２つのキャパシタを設け
る例である。この例のキャパシタが２つのメモリセルに
跨る構成を有するが、キャパシタはビット線の方向に延
在する。
【０００７】
【発明が解決しようとする課題】本願発明の目的は、よ
り高密度の集積度を確保しながら、メモリ用のキャパシ
タのより高い容量値を確保することが出来る半導体装置
を提供するものである。
【０００８】本願発明は、従来の技術の諸問題、即ち、
高集積化および微細化にともない、セル面積が縮小した
際に、加工技術の限界やキャパシタ間のスペース確保の
ために十分なキャパシタ容量値を確保することが困難に
なること、従って、十分な容量値を得るためにはキャパ
シタ構造はより複雑に、キャパシタ部の高さはますます
高くなり、歩留まりの低下、コストの増加を避けられな
いという諸点を解決するものである。
【０００９】前述のメモリセル構造の場合、メモリセル
の微細化が進むとキャパシタの下部電極の占有面積は縮
小せざるを得ない。それは、加工技術の微細化に対する
限界から下部電極の占有面積は制限されてしまう。この
為、キャパシタ間のスペースを確保するためにはセル面
積を縮小せざるを得ないのである。従って、十分な容量
値を得るために、キャパシタ構造はより複雑に、キャパ
シタ部分の高さは高くなる。製造工程の増加、より微細
な加工は、製品の歩留まりの低下、コストの増加が避け
られない。
【００１０】図４に、前述の特開平４−８３３７５に開
示されたキャパシタの構造を例示する。この図では、単
位となるキャパシタの第一の凸状下部電極２１（２３）
と第二の凸状下部電極２２（２４）の二組の平面的配置
を示している。第一の凸状下部電極２１と第二の凸状下
部電極２２との間の塀、第一の凸状下部電極２３と第二
の凸状下部電極２４との間の塀、および第一の凸状下部
電極２１と第一の凸状下部電極２３の相互の間の塀の３
つの塀をキャパシタの電極面に用いるものである。しか
し、凸状下部電極２１と第二の凸状下部電極２２は自己
整合で形成しているが、第一の凸状下部電極２１同士は
ホトリソグラフィ技術により形成している。これらの位
置関係の精度はリソグラフィ技術に依存する。従って、
微細化が進んだ際には同様の製品の歩留まりの低下、コ
ストの増加などの問題が発生する。
【００１１】
【課題を解決するための手段】本願発明の第１の大きな
観点は、特にスタック型キャパシタ・セル（ＳＴＣ）の
構造およびその製造方法に関する。即ち、それは、メモ
リ用のキャパシタの下部電極部を、その底面部と壁状体
との二つの部分より構成し、且つ壁状体の長手方向を半
導体基板の上方に向けて搭載し、キャパシタ電極の面積
を増大させる。更に、この壁状体およびキャパシタ用の
絶縁物層の形成を、いわゆる自己整合法により、且つ各
層をＣＶＤ法によって形成するものである。尚、前記壁
状体は複数用いるのが当然、大容量化の面から好まし
い。
【００１２】本願発明の自己整合法とは、キャパシタの
第１の壁状体を形成する為の凸状体を一度位置決定する
と、その後のキャパシタ用の各部材、即ち、キャパシタ
の第２の壁状体、および絶縁物層をマスク工程なく実施
するものである。これら各層の形成にＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用
いれば、これら各層の膜厚を自由に調整することが可能
である。従って、メモリセルの面積に関係なく、より自
由な密度でより大容量値のキャパシタ構造を形成するこ
とができる。
【００１３】本願発明の第２の観点は、半導体記憶装置
のワード線の方向に配列された複数のメモリセルに渡っ
て、連続したキャパシタ部を形成することにある。この
ことにより、従来使用していないセル間のスペース部に
もキャパシタ部を形成することが可能となり、当該キャ
パシタの容量値を更に増加させることが可能となる。
【００１４】上記、二つの観点を合わせ実施することに
より、高密度の集積度を確保しながら、メモリ用のキャ
パシタのより高い容量値を確保することが可能となる。
例えば、２５６Ｍｂｉｔ以上の記憶容量を有する半導体
記憶装置を実現することを可能とする。
【００１５】更には、キャパシタの下部電極を複数の壁
状体を用い且つ前述の自己整合法によって壁状体の幅お
よび絶縁膜の膜厚をより微細に形成することによって、
積層体の上部側においてワード線の方向に配列された複
数のメモリセルにまたがってキャパシタの上部電極を形
成することが出来る。上部側におけるワード線の方向に
は面積を大きくとり易い。従って、キャパシタの面積を
大きくするに有利である。
【００１６】次に、本願明細書に開示される諸発明の概
要を列挙する。
【００１７】（１）から（３）に示す発明の形態は、特
に、キャパシタ部を複数のメモリセルに跨って形成した
形態に係わるものである。
【００１８】（１）本願発明の第１の形態は、半導体基
板の上部にワード線、ビット線、及び第1の電極と第２
の電極を有するキャパシタ部とを少なくとも有する半導
体装置であって、前記キャパシタ部が前記ワード線およ
び前記ビット線の上部に形成され、且つ複数のメモリセ
ルにまたがって設けられていることを特徴とする半導体
装置である。
【００１９】（２）本願発明の第２の形態は、半導体基
板の上部にワード線、ビット線、及び第１の電極と第２
の電極を有するキャパシタ部とを少なくとも有する半導
体装置であって、前記キャパシタ部は前記半導体基板に
対して前記ワード線および前記ビット線の上部に形成
し、且つ前記キャパシタ部が前記ワード線の方向に延在
し複数のメモリセルにまたがって設けられていることを
特徴とする半導体装置である。
【００２０】発明の第２の形態はキャパシタ部が前記ワ
ード線の方向に延在し複数のメモリセルにまたがって設
けられ、よりキャパシタの占有面積を確保することが可
能である。
【００２１】（３）本願発明の第３の形態は、半導体基
板上に形成したＭＯＳトランジスタと、そのＭＯＳトラ
ンジスタのソース領域あるいはドレイン領域のいずれか
と電気的に接続したキャパシタ部を具備する半導体装置
であって、前記キャパシタ部が前記ワード線の方向に延
在し複数のメモリセルにまたがって設けられていること
を特徴とする半導体装置である。
【００２２】発明の第３の形態は半導体記憶装置の形態
を示す。
【００２３】次の発明の形態（４）より（６）は、特に
キャパシタの下部電極の構造に係わるものである。
【００２４】これらの形態は、特に前記本願発明の第１
の観点に係わるものである。そして、これらの発明の形
態（４）より（６）のキャパシタ部の各部材、例えば第
１の電極の壁状体および絶縁膜あるいはこれらの製造過
程に用いる部材を、ＣＶＤ法によって製造することによ
り、各部材の厚さ、間隔などを調整することが出来る。
従って、これらの部材をいわゆる自己整合法によると、
少なくとも当該半導体装置を製造するにあたっての最小
加工寸法の１／２ピッチの微細なキャパシタセルまで形
成することができる。
【００２５】（４）本願発明の第４の形態は、半導体基
板に形成したＭＯＳトランジスタと、前記半導体基板の
上部にワード線、ビット線、及び前記半導体基板側に配
置された第１の電極と前記半導体基板側と反対側に配置
された第２電極とを有するキャパシタ部と、前記キャパ
シタ部の第１の電極がＭＯＳトランジスタのソース領域
あるいはドレイン領域のいずれかと電気的に接続された
半導体装置であって、前記キャパシタ部は前記ワード線
および前記ビット線の上部に形成し、前記キャパシタ部
の第１の電極は底面部とこの底面部に電気的に接して設
けられた複数の壁状体を有してなり、この第１電極に絶
縁膜を介して第２の電極を配置してなることを特徴とす
る半導体装置である。
【００２６】（５）本願発明の第５の形態は、半導体基
板に形成したＭＯＳトランジスタと、前記半導体基板の
上部にワード線、ビット線、及び前記半導体基板側に配
置された第１の電極と前記半導体基板側と反対側に配置
された第２電極とを有するキャパシタ部と、前記キャパ
シタ部の第１の電極がＭＯＳトランジスタのソース領域
あるいはドレイン領域のいずれかと電気的に接続された
半導体装置であって、前記キャパシタ部は前記ワード線
および前記ビット線の上部に形成し、前記キャパシタ部
の第１の電極は底面部とこの底面部に電気的に接して設
けられた複数の壁状体を有してなり、この第１電極に絶
縁膜を介して第２の電極を配置し、且つ前記キャパシタ
部が複数のメモリセルにまたがって設けられていること
を特徴とする半導体装置である。
【００２７】この形態は、特に、前記キャパシタ部が複
数のメモリセル跨って形成されており、キャパシタの占
有面積を大ならしめることが出来る。
【００２８】（６）本願発明の第６の形態は、半導体基
板に形成したＭＯＳトランジスタと、前記半導体基板の
上部にワード線、ビット線、及び前記半導体基板側に配
置された第１の電極と前記半導体基板側と反対側に配置
された第２電極とを有するキャパシタ部と、前記キャパ
シタ部の第１の電極がＭＯＳトランジスタのソース領域
あるいはドレイン領域のいずれかと電気的に接続された
半導体装置であって、前記キャパシタ部は前記ワード線
および前記ビット線の上部に形成し、前記キャパシタ部
の第１の電極は底面部とこの底面部に電気的に接して設
けられた複数の壁状体を有してなり、この第１電極に絶
縁膜を介して第２の電極を配置し、且つ前記キャパシタ
部が前記ワード線の方向に延在し複数のメモリセルにま
たがって設けられていることを特徴とする半導体装置で
ある。
【００２９】この形態は、特に、キャパシタ部が前記ワ
ード線の方向に延在し複数のメモリセルにまたがって設
けられて、キャパシタ部の占有面積をより大ならしめる
ことが出来る。
【００３０】（７）前記本願発明に係わるキャパシタ部
を有する記憶部は半導体記憶装置として有用であるが、
この半導体記憶装置の部分とこの記憶部とは機能を異に
する諸半導体装置部とを半導体基板に合わせて有する半
導体装置を実施することも当然可能である。記憶部とは
機能を異にする諸半導体装置部とは、例えば論理回路部
であり、マイコン機能部等である。勿論、本願発明に係
わるキャパシタ部を有する記憶部とその他の諸半導体装
置とを合わせても良い。
【００３１】発明の形態（８）より（１０）はキャパシ
タの配置方法および下部電極形成の好ましい具体的条件
に関するものである。
【００３２】（８）本願発明の第８の形態は、前記キャ
パシタ部は、連続して配置されるメモリセルの２のｎ乗
個（但し、ｎは自然数である）に渡って形成することを
特徴とする半導体装置である。
【００３３】（９）本願発明の第９の形態は、前記キャ
パシタ部の底面部相互の間隔ｄは前記壁状体の厚みを
ｘ、これら壁状体の間隔をｙとした時、ｘ＜ｄ＜（ｘ＋
ｙ）なることを特徴とする半導体装置である。
【００３４】（１０）本願発明の第１０の形態は、前記
キャパシタセルの一方向の長さｚが前記壁状部の厚みを
ｘ、その間隔をｙとした時、ｚ＝ｎ（ｘ＋ｙ）（但し、
ｎは自然数である）なることを特徴とする前記発明の形
態４）、（５）、および（６）のいずれかに記載の半導
体装置である。
【００３５】発明の第１１の形態は、メモリマットを用
いる半導体記憶装置での形態である。
【００３６】（１１）本願発明の第１１の形態は、前記
一つのキャパシタ部が形成される複数のメモリセルを単
位として、この単位を複数単位有してメモリマット部が
構成された半導体記憶装置を有する半導体装置である。
【００３７】発明の形態（１２）より（１４）はキャパ
シタ部とこれより半導体基板側、特にＭＯＳトタンジス
タ側との接続に関するものである。一般的に下記の如き
各種形態を取り得る。
【００３８】第１は、前記各発明の形態に示した半導体
装置において、前記１つのキャパシタが形成される複数
のセル領域を一単位とし、この１単位中の各キャパシタ
のストレッジノードのコンタクトの位置を各々ビット線
方向にずらして形成させるものである。
【００３９】第２は、前記各発明の形態に示した半導体
装置において、前記１つのキャパシタが形成される複数
のセル領域を一単位とし、この１単位中の各キャパシタ
のストレッジノードのコンタクトの位置を各々ビット線
方向にずらし、且つ前記ストレッジノードのコンタクト
の少なくとも一つはソース領域又はドレイン領域から引
き出したコンタクトの直上に形成させるものである。
【００４０】しかし、このコンタクトは必ずしも、ソ−
ス領域又はドレイン領域から引き出したコンタクトの直
上でなくても良い。即ち、第３は、前記各発明の形態に
示した半導体装置において、前記１つのキャパシタが形
成される複数のセル領域を一単位とし、この１単位中の
各キャパシタのストレッジノードのコンタクトの位置を
各々ビット線方向にずらし、且つ前記ストレッジノード
のコンタクトの少なくとも一つはソース領域又はドレイ
ン領域から引き出したコンタクトの直上以外の位置に形
成されたものということが出来る。
【００４１】以下に、これらに関する代表的諸形態を示
す。
【００４２】（１２）本願発明の第１２の形態は、半導
体基板上に形成したＭＯＳトランジスタと、そのＭＯＳ
トランジスタのソース領域あるいはドレイン領域のどち
らかと電気的に接続したキャパシタ部を具備する半導体
装置であって、当該キャパシタ部と前記ＭＯＳトランジ
スタのソース領域あるいはドレイン領域との接続は、所
定の導電体層を介して接続され、且つ前記ＭＯＳトラン
ジスタのソース領域あるいはドレイン領域と導電体層と
の接続される平面的な位置と、前記キャパシタ部と導電
体層との接続される平面的な位置とが異なることを特徴
とする半導体装置である。
【００４３】（１３）本願発明の第１３の形態は、半導
体基板上に形成したＭＯＳトランジスタと、そのＭＯＳ
トランジスタのソース領域あるいはドレイン領域のどち
らかと電気的に接続したキャパシタ部を具備する半導体
装置であって、当該キャパシタ部と前記ＭＯＳトランジ
スタのソース領域あるいはドレイン領域との接続は、所
定の導電体層を介して接続され、且つ前記ＭＯＳトラン
ジスタのソース領域あるいはドレイン領域と導電体層と
の接続される平面的な位置に対して、この導電体層と前
記キャパシタ部との接続される平面的な位置がビット線
の方向にずれを有することを特徴とする前記発明の形態
（１）、（２）、（３）、（５）、および（６）のいず
れかに記載の半導体装置である。
【００４４】（１４）本願発明の第１４の形態は、半導
体基板上に形成したＭＯＳトランジスタと、そのＭＯＳ
トランジスタのソース領域あるいはドレイン領域のどち
らかと電気的に接続したキャパシタ部を具備する半導体
装置であって、当該キャパシタ部と前記ＭＯＳトランジ
スタのソース領域あるいはドレイン領域との接続は、所
定の導電体層を介して接続され、且つ前記ＭＯＳトラン
ジスタのソース領域あるいはドレイン領域と導電体層と
の接続される平面的な位置と、前記キャパシタ部と導電
体層との接続される平面的な位置とが実質的に同じ位置
なることを特徴とする半導体装置である。
【００４５】次に、本願発明の半導体装置の製造方法を
略述する。
【００４６】（１５）本願発明の第１５の形態は、半導
体基板にＭＯＳトランジスタのソース領域およびドレイ
ン領域を有する半導体素子部およびこの上部にビット線
と、且つビット線コンタクトおよびストレージノードコ
ンタクトとを少なくとも形成した半導体基板を準備する
工程、当該半導体装置のキャパシタの第１の電極の底面
部を絶縁物層によって分離して形成する工程、前記キャ
パシタの第１の電極の底面部に電気的に接続して設けら
れる複数の壁状導電体層の間隔をＣＶＤ（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法による所望
膜の成膜およびこの膜の除去によって設けることを特徴
とする半導体装置の製造方法である。
【００４７】（１６）本願発明の第１６の形態は、
（ａ）半導体基板にＭＯＳトランジスタのソース領域お
よびドレイン領域を有する半導体素子部およびこの上部
にビット線と、且つビット線コンタクトおよびストレー
ジノードコンタクトをと少なくとも形成した半導体基板
を準備する工程、（ｂ）当該半導体装置のキャパシタの
第１の電極の底面部を絶縁物層によって分離して形成す
る工程、（ｃ）こうして準備した半導体基板の上部に櫛
歯形状の第１の絶縁物層を、当該絶縁物層の厚さが少な
くともキャパシタの複数の壁状体の一部を構成する導電
体層およびキャパシタ用の絶縁物層を挿入する厚さを有
して形成する工程、（ｄ）この櫛歯形状の第１の絶縁物
層の位置を基にキャパシタの複数の第１の壁状体導電体
層および複数の第２の壁状体導電体層を所定の間隔に形
成する工程、（ｅ）こうして形成されたキャパシタの底
面部、第１の壁状体導電体層および第２の壁状体導電体
層を有する第１電極の表面に絶縁物層を形成する工程、
（ｆ）キャパシタの第２の電極を形成する工程を少なく
とも有することを特徴とする半導体装置の製造方法であ
る。
【００４８】本製造方法において、前記歯形状の第１の
絶縁物層をフォトマスクを用いて位置を決定すれば、以
下のキャパシタの各部材の形成をフォトマスクを用いな
いいわゆる自己整合法によって製造することが出来る。
【００４９】（１７）本願発明の第１７の形態は、前記
キャパシタの複数の第１の壁状導電体層、および複数の
第２の壁状導電体層を所定の間隔に形成する工程におい
て、ＣＶＤ法による層形成を用いる前記発明の形態（１
４）の半導体装置の製造方法である。
【００５０】
【発明の実施の形態】発明の実施の形態を説明を実際的
な製造工程を追って説明するが、先ず製造工程の順序を
略述する。この後、各工程に従って詳細を説明する。
尚、各製造工程に付した符号（ａ）、（ｂ）などは、前
記実施の形態（１５）において用いたものと符合して示
し、この内容を更に具体的に説明したものである。
【００５１】尚、図５から図１２は本願発明に係わる自
己整合法の理解を容易ならしめる為、これに係わる部分
のみを工程順に示した断面図である。図５から図１２に
おいて、各符号の意味は次の通りである。符号０は半導
体基板、１は素子分離用の絶縁膜、２はワード線、３は
ビット線コンタクトプラグ、４は蓄積ノード用のコンタ
クトプラグ、５はビット線、６はストレッジノードコン
タクト、７は絶縁膜層、９はキャパシタの半導体基板側
の下部電極、１０，１２は絶縁物層、１１，１３はキャ
パシタの下部電極を構成する壁状体、１４はキャパシタ
用絶縁膜、１５はキャパシタの半導体基板と反対側の上
部電極を示している。又、図６より図１２は自己整合法
に直接関係する部分のみ符号を付した。これらの図にお
いて図５と同じハッチングの個所は同じ部分を示す。
【００５２】又、図１３から図３３は本発明による半導
体装置のメモリマット部のキャパシタ部を工程順に示し
た各断面図およびその一部の平面図の例である。 尚、
これらの諸図面は、自己整合法の基本工程を示した前述
の図５より図１２と一部重複するので、主要部はこれら
を参酌すると理解が容易である。
【００５３】［自己整合法の基本工程］ （ａ）半導体基板にＭＯＳトランジスタのソース領域お
よびドレイン領域を有する半導体素子部およびこの上部
にビット線５と、且つビット線コンタクト３およびスト
レージノードコンタクト６をと少なくとも形成した半導
体基板を準備する工程。
【００５４】（ｂ）当該半導体装置のキャパシタの第１
の電極の絶縁物層８によって分離された底面部導電体層
９を形成する工程。即ち、底面部導電体層９の形成には
以下の手順を取る。
【００５５】（ｂ−１）当該半導体装置のキャパシタの
第１の電極の底面部を分離する複数の絶縁物層８を形成
し、（ｂ−２）この絶縁物層の間を埋めてキャパシタの
第１の電極の底面部となる導電体層９を形成する。
【００５６】（ｃ）こうして準備した半導体基板の上部
に櫛歯形状の第１の絶縁物層１０を、当該絶縁物層の厚
さが少なくともキャパシタの壁状体を構成する導電体層
およびキャパシタ用の絶縁物層を挿入する厚さを有して
形成する工程（図５）。
【００５７】（ｄ）この櫛歯形状の第１の絶縁物層１０
の位置を基にキャパシタの壁状体の一部を構成する複数
の第１の壁状導電体層１１および複数の第２の壁状導電
体層１２を所定の間隔に形成する。即ち、この間隔に形
成には以下の手順を取る。
【００５８】（ｄ−１）櫛歯形状の絶縁物層１０の両側
面にキャパシタの壁状体を構成する複数の第１の壁状導
電体層１１を形成する。互いに隣接する当該第１の導電
体層の間隔は少なくともキャパシタの壁状体の一部を構
成する第２の壁状導電体層およびキャパシタ用の絶縁物
層を挿入する厚さとする（図６）。
【００５９】（ｄ−２）前記絶縁物層１０を除去する
（図７）。
【００６０】（ｄ−３）前記第１の壁状導電体層１１間
に複数の櫛歯形状の第２の絶縁物層１２を、互いに隣接
する当該櫛歯形状の第２の絶縁物層１２の間が少なくと
も前記第２の壁状導電体層１３を挿入する厚さを有して
形成する工程（図８）。
【００６１】（ｄ−４）前記複数の第２の櫛歯形状の絶
縁物層１２の間にキャパシタの壁状体の一部を構成する
第２の壁状導電体層１３を埋め込む（図９）。
【００６２】（ｄ−５）前記複数の第２の櫛歯形状の絶
縁物層１２を除去する（図１０）。こうして、図１０に
見られるように、キャパシタの壁状体を構成する複数の
第１の壁状導電体層１１および複数の第２の壁状導電体
層１２が所定の間隔に形成される。
【００６３】（ｅ）こうして形成されたキャパシタの第
１の電極の底面部９、第１の壁状導電体層１１および第
２の壁状導電体層１２の表面にキャパシタの容量形成の
為、絶縁物層１４を形成する（図１１）。尚、図１１で
は図面の大きさの関係で絶縁物層１４は太線で示した。
【００６４】（ｆ）キャパシタの第２の電極１５を形成
する工程（図１２）。
【００６５】［製造方法の具体例］以下、製造方法の具
体例を図１３から図３３を参酌して、具体的に説明す
る。尚、必要に応じて主要部を図示した前述の図５より
図１２を参酌すると理解が容易である。又、各製造工程
に付した符号（ａ）などは前記実施の形態（１４）およ
び前記［自己整合法の基本工程］において用いたものと
符合して示している。
【００６６】（ａ）所定のシリコン基板０上に周知の方
法によって素子分離領域1を形成した後、この素子分離
領域に囲まれた所望の領域に複数のＭＯＳトランジスタ
２を形成する。通例この素子分離領域１はフィールド酸
化膜である。次いで、こうして準備された半導体基体の
上部に絶縁膜層５０を形成し、この絶縁膜層に所定のビ
ット線コンタクト３およびストレッジノード（ＳＮ）コ
ンタクト４を形成する。
【００６７】図１３にみられるごとく、配置されたＭＯ
Ｓトランジスタの列方向に延在してビット線５を形成し
た後、この上部に絶縁膜層７を形成する。更に、この絶
縁膜層７に第２のストレッジノード（ＳＮ）コンタクト
６を形成する。第１と第２のストレッジノード（ＳＮ）
コンタクト（符号４と６）が接続されて構成されること
はいうまでもない。
【００６８】（ｂ） （ｂ−１）次に、所望のＳｉ3Ｎ4層８を形成する（図１
３）。このＳｉ３Ｎ４層を通例のドライエッチングおよ
びこれに続くウエットエッチングを用いて、残存するＳ
ｉ3Ｎ4層部分８のパターン幅をキャパシタの下部電極の
底面部の半導体基板面に平行な方向の間隔とする。図１
４は図１３に対応した平面図を示す。図１３は図１４の
矢印で示された線ＡＡでの断面を示している。以下、各
平面図と断面図の関係は、特にことわらない限り本例と
同様である。円形に示された部分が前記のストレッジノ
ードコンタクト６である。
【００６９】（ｂ−２）こうして準備された半導体基体
上に所定形状のＳｉ3Ｎ4層８の細線を覆ってＰｏｌｙ−
Ｓｉ（ポリシリコン）層９を形成する（図１５）。図１
５はこの状態の断面図、図１６は対応した平面図であ
る。断面の切り方は図１３と図１４の関係と同様であ
る。尚、図１６ではＳｉ3Ｎ4細線８に対応して生ずる凸
部をマトリクス状の小さな長方形で示している。
【００７０】上述のｐｏｌｙ−Ｓｉ層９をエッチバック
して、表面が概ねＳｉ3Ｎ4層８と同じ平面になるまで平
坦化する。こうして、Ｓｉ3Ｎ4層８の細線で区切られ
た、ｐｏｌｙ−Ｓｉの島状パターン９を形成する（図１
７）。図１７の断面図に対応する平面図が図１８であ
る。図１８にＳｉ3Ｎ4の細線８で区切られた、ｐｏｌｙ
−Ｓｉの矩形パターン９が示されている。このｐｏｌｙ
−Ｓｉの矩形パターン９がストレージノード電極の底面
（ベース）となる。こうしてストレージノード電極の底
面の決定されることによって、前述の図１３の説明にお
いて、残存するＳｉ３Ｎ４層部分８のパターン幅をキャ
パシタの下部電極の底面部の半導体基板面に平行な方向
の間隔とする旨とした意味が十分理解される。
【００７１】（ｃ）次に、こうして準備された半導体基
板の表面に、キャパシタの高さとほぼ同等のＳｉＯ2層
１０をＣＶＤ法によって形成し、更に、このＳｉＯ2層
に所定のピッチで溝を形成する。この状態でリンドープ
ｐｏｌｙ−Ｓｉ層１１をＣＶＤ法によってコンフォーマ
ルに形成する（図１９）。図２０はこの状態の平面図で
ある。この表面はリンドープｐｏｌｙ−Ｓｉ層１１であ
るが、前記のＳｉＯ2層１０の櫛形パターンが図示され
ている。
【００７２】以下の工程で理解されるように、ここで形
成されるＳｉＯ2層に所定のピッチで溝の位置、および
加工精度によって、その後の、キャパシタの下部電極を
構成する複数の壁面の位置が決定される。従って、一
回、このＳｉＯ2層をフォトレジストを用いたエッチン
グ加工を行えば、以後の工程では、当該下部電極となる
リンドープｐｏｌｙ−Ｓｉ層１１、１３、あるいはこれ
らの壁面の間隔を決める為のＳｉＯ2層の形成にはＣＶ
Ｄ法を用いる。従って、この自己整合法によって、当該
半導体分野の最小加工寸法の１／２ピッチの微細なるキ
ャパシタセルを得ることが出来る。
【００７３】尚、ここで、キャパシタの底面部の間隔を
どのように最適化するか、あるいは底面部と垂直部の合
わせをどのように最適化するか、といった実際的に好ま
しい条件については後述する。
【００７４】（ｄ） （ｄ−１）次いで、図２０の状態の表面のＳｉＯ2層１
０をエッチバックし、ＳｉＯ2層１０のパターンの上面
のリンドープｐｏｌｙ−Ｓｉ層１１を除去する（図２
１：断面図、図２２：平面図）。こうして、櫛歯形状の
絶縁物層１０（具体的にはＳｉＯ2層１０）の両側面に
キャパシタの壁状体を構成する複数の第１の壁状導電体
層１１（具体的にはリンドープｐｏｌｙ−Ｓｉ層１１）
が形成される。
【００７５】（ｄ−２）前記絶縁物層、具体的にはＳｉ
Ｏ2層１０を除去する。即ち、壁状に形成されているリ
ンドープｐｏｌｙ−Ｓｉ層１１に挟まれたＳｉＯ2層１
０をウエットエッチングによって選択的に除去する。こ
うして、この状態では細いリンドープｐｏｌｙ−Ｓｉ層
１１の櫛形パターンが残存することになる。図２２にリ
ンドープｐｏｌｙ−Ｓｉ層１１が長円状に見られる。
尚、この長円状の両端部の半円形状の領域は、最終的な
装置の部材としては不要な部分である。しかし、この工
程では、底面の幅より壁状体の垂直方向の面の長さの方
が大きいリンドープｐｏｌｙ−Ｓｉ層１１の櫛形パター
ンを基体上に保持するに有用である。キャパシタの完成
後、この不要部分は除去しても良い。必ずしも、この除
去は必要ないが、装置の小型化の面で除去した方が有利
である。
【００７６】（ｄ−３）図２１の状態の表面に、ＣＶＤ
法によりＳｉＯ2層１２をＣＶＤ法によって形成する
（図２３：断面図）。図２４の平面図には、この最上層
のＳｉＯ2層１２のパターンが図示されている。このＳ
ｉＯ2層１２の厚さはキャパシタ用の絶縁膜の厚さと上
部電極の厚さ分の厚さとなる。即ち、このＳｉＯ2層１
２のパターンに挟まれた凹部６０に後の工程で ｐｏｌ
ｙ−Ｓｉ層１３を埋め込み、このｐｏｌｙ−Ｓｉ層１３
の壁状体をキャパシタの下部電極の一部とするのであ
る。更に、後の工程で、このＳｉＯ2層１２は最終的な
キャパシタ用の絶縁膜に置き換えられる。従って、この
ＳｉＯ2層１２の厚さが、実質的にキャパシタ用の絶縁
膜の厚さを規制することとなる。
【００７７】次いで、このＳｉＯ2層１２をエッチバッ
クする（図２５：断面図、図２６：平面図）。前述の通
り、この時、複数のＳｉＯ2層１２の壁状体の間にスペ
ースを形成することとなる。
【００７８】（ｄ−４）この上部に、ＣＶＤ法により再
びリンドープのｐｏｌｙ−Ｓｉ層１３を形成する（図２
７）。この時、 ｐｏｌｙ−Ｓｉ層１３は、図２５に見
られるスペースを埋めるごとくに形成される。
【００７９】図２７の状態の半導体基体の上部を、周知
のエッチバックあるいは例えばＣＭＰ（Ｃｈｅｍｉｃａ
ｌ Ｍｅｃａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により
平坦化する。図２８がこの平坦化された状態の断面を示
している。図２９はこれに対応した平面図である。Ｓｉ
Ｏ2層１２により間が埋め込まれたｐｏｌｙ−Ｓｉ層１
１、１３による櫛形パターンが形成された。
【００８０】ＳｉＯ2層等のハードマスクを用いてリン
ドープｐｏｌｙ−Ｓｉ層１２および１３を所望形状に加
工する。図３０はこの状態を示す平面図、図３１は図３
０のＡＢ断面図である。尚、図３０の平面図の上下端面
に半円状に残された部分５１は、前述した通り最終的な
半導体装置には不要な部分である。
【００８１】矢印５０で例示した部分は前記のホトエッ
チングの工程で、前記のリンドープのｐｏｌｙ−Ｓｉ層
１２、および１３の櫛形パターンはワード線に平行な方
向に、且つメモリセル単位に切断される。図２２に
「ｌ」として図示した長さがメモリセルの単位長さを示
す。
【００８２】（ｄ−５）図３０の状態の半導体基体よ
り、周知のウエットエッチングによりＳｉＯ2層１２を
除去する。こうして、キャパシタの壁状体を構成する複
数の第１の壁状導電体層１１および複数の第２の壁状導
電体層１２が所定の間隔に形成される。
【００８３】（ｅ）次いで、リンドープのｐｏｌｙ−Ｓ
ｉ層よりなる下部電極１１，１３の表面をＮＨ3の雰囲
気中で窒化して、この上面にＴａ2Ｏ5層１４をＣＶＤ法
により形成する。この形成されたＴａ2Ｏ5層１４は摂氏
７００度以上の酸化性雰囲気中で熱処理を行い、結晶化
される（図３２）。尚、図３２、図３３では図面の大き
さの関係でこのＴａ2Ｏ5層１４の図示は省略されてい
る。従って、これらの図では、リンドープのｐｏｌｙ−
Ｓｉ層の表面をＴａ2Ｏ5層１４とみなすこととする。
【００８４】（ｆ）その後、上部電極としてＴｉＮ１５
をＣＶＤ法により形成する（図３３：断面図）。
【００８５】更に、所望の配線工程を形成して半導体装
置とする。
【００８６】図３４の（ａ）は上記の方法で形成した１
キャパシタセルを上から見た平面図である。図３４の
（ｂ）は、キャパシタの下部電極の構成を示す断面図
で、ビット線方向から見た断面図である。尚、図３４の
（ｂ）に矢印で示した長さ（符号５２、５３）はリソグ
ラフィで決定される寸法である。符号１６は１セルの領
域、１７は下部電極部である。この構造でキャパシタ容
量は同じ高さのＣＲＯＷＮ型キャパシタに対して１．７
倍程度の容量値を得ることができる。
【００８７】図３５は上記の方法で形成したキャパシタ
の配置を上方から見た平面図である。図３５において、
１９はワード線、５はビット線、３はビット線コンタク
ト、４はストレージコンタクト、１８はアクティブ領
域、１６は１セルの領域、１７は下部電極部を示してい
る。尚、図３５の上方からみたキャパシタの配置図は、
これまでの装置の断面図と位置関係は正確に一致しては
いない。各部材の平面的な位置関係は図３５に示され
る。これまでの断面図はトランジスタと上記装置の各部
材との上下の位置関係を主として示している。メモリセ
ルやストレージノードコンタクトは各部材の平面的な配
置は、以下にもその事例を述べるように多くの配置方法
が考えられる。
【００８８】図３５ではビット線コンタクト３の位置が
一行おきにずれている。
【００８９】図３６は本実施の形態１のメモリ領域の回
路図である。図３６に点線で囲んだ領域が１セルに当た
る領域である。各メモリセル１６はビット線５によって
センスアンプ（３２あるいは３３）に接続され、一方、
ワード線１９によってワード線ドライバ（３０あるいは
３１）に接続されている。
【００９０】尚、ストレージノードは図３６に示した１
メモリマット部に区切られず連続して形成することが好
ましい。また、パターン端の半円状部はメモリマット部
と周辺回路部のスペースに形成することが望ましい。
又、図３０の時点の加工時に、前記半円状の部分を取り
除いてもかまわない。
【００９１】上述の実施の形態１に対して下記のごとき
工程を取ることも可能である。実施の形態１においてキ
ャパシタ底面の加工である。
【００９２】上述の製造工程では、Ｓｉ3Ｎ4層８を形成
し、所望の加工を施した後、リンドープｐｏｌｙ−Ｓｉ
層９を形成する。そして、この状態で概ねＳｉ3Ｎ4層８
の高さに合わせて、半導体基体表面の平坦化を行ってい
る（図１３より図１８を参酌）。しかし、また、次の変
形工程も考えられる。
【００９３】本変形例は前述のリンドープｐｏｌｙ−Ｓ
ｉ層９の形成とＳｉ3Ｎ4層８の形成の順序を逆とするも
のである。先ず、リンドープｐｏｌｙ−Ｓｉ層を形成
し、所望形状に加工する。その後、ＣＶＤ法により再度
ｐｏｌｙ−Ｓｉ層を形成し、その側壁を残すようにエッ
チバックを行う。こうした後、Ｓｉ3Ｎ4層を形成し、表
面をい平坦化しても良い。この時、前記ＣＶＤ法による
ｐｏｌｙ−Ｓｉ層の膜厚の調整によって、所望の間隔の
下部電極の底面を形成することが出来る。１キャパシタ
の大きさによってはフォトエッチングまたはＥＢ（Ｅｌ
ｅｃｔｏｒｏｎｂｅａｍ ）加工法により一回で加工可
能である。
【００９４】次にキャパシタの底面部の間隔をどのよう
に最適化するか、あるいは底面部と垂直部の合わせをど
のように最適化するかについて説明する。この問題は、
本願明細書で後述する各種の例についても全く同様に適
用することが出来ることはいうまでもない。
【００９５】上記実施の形態の基本工程におけるキャパ
シタの底面部の間隔ｄ、キャパシタの壁状体の厚みを
ｘ、その間隔をｙとした時、 ｘ＜ｄ＜（ｘ＋ｙ）の関
係に設定するのが良い。この条件では、キャパシタの底
面部に対して壁上部をどのように合わせても、ショート
することがない。従って、この方法によって、面積を有
効に用いることが出来、最大面積のキャパシタを得るこ
とが出来る。尚、ここで、キャパシタの底面部の間隔ｄ
とは、壁状部を支える導体、この例ではリンドープｐｏ
ｌｙ−Ｓｉ層９相互の間隔である。図１２にこれら、
ｘ、ｙ、およびｄの関係を図示した。
【００９６】また、前記キャパシタセルの一方向の長さ
ｚは、通例、前記壁状部の厚みをｘ、その間隔をｙとし
た時、ｚ＝ｎ（ｘ＋ｙ）（但し、ｎは自然数である）と
なっている。
【００９７】尚、上記工程（ｄ−３）、図２３の段階で
キャパシタ上部を平坦化した後に、フォトレジストとハ
ードマスクを用いて、立体構造部と一括して、メモリセ
ルの最終形状に平面加工してしまうことも出来る。こう
する、全行程として、ホトレジストによるエッチング工
程を１工程削減することが出来る。
【００９８】また、各ＳｉＯ2層の壁状体の底面が小さ
いことによって、この壁状体が製造工程中に倒れるなど
の強度的な困難を以下の方法によって、基本的に回避す
ることが出来る。即ち、上記実施の形態の基本工程にお
いて、上記工程（ｃ）から（ｄ−３）、即ち図１９より
図２３の工程、および上記工程（ｄ−４）より（ｆ）、
即ち図２８より図３３までの工程を連続して行い、さら
にｉｎ ｓｉｔｕで形成する。こうすることによって、
ＳｉＯ2層をウエットエッチング後、パターンが倒れる
などの問題を解決することが出来る。
【００９９】次に、本願発明の半導体装置に用いる各部
材は、半導体装置、ないしは半導体記憶装置の分野にお
いて通例用いているものを用いることが出来るが、若干
補足説明する。尚、以下に述べる各事柄は、上記の実施
の形態以外の例、例えば下記に述べる別な実施の形態に
ついても全く同様に適用できることは言うまでもない。
【０１００】上記の例ではキャパシタ絶縁膜１２として
Ｔａ2Ｏ5膜を、上部電極１３としてＣＶＤ法によるＴｉ
Ｎ層を用いている。しかし、これらの材料はこれらに限
られるものではない。キャパシタ用の絶縁膜は通例の材
料を用いることが出来る。また、キャパシタ絶縁膜に例
えばＳｉＯ2とＳｉ3Ｎ4の積層膜を用いることが出来
る。
【０１０１】また、上部電極は通例の材料を用いること
が出来る。上部電極に例えばリンドープｐｏｌｙ−Ｓｉ
層を用いても良い。いずれの場合も、これまでの方法に
よるものと同等のキャパシタ面積の増加効果が得られ
る。
【０１０２】また、上記の例では、下部電極としてリン
ドープｐｏｌｙ−Ｓｉ層を用いているが、（ａ）Ｗ、Ｔ
ｉ、Ｔａなどの耐熱性金属層および（ｂ）これらの金属
とシリコン、窒素との化合物からなる導電膜、あるいは
（ｃ）Ｐｔ、Ｒｕ，ＲｕＯ2、Ｉｒ、ＩｒＯ2やこれらの
積層膜あるいは（ｄ）上記下部電極用の各種材料の積層
膜などを用いると、更に大きな容量値のキャパシタを得
ることが出来る。
【０１０３】上部電極の材料に関しても、上記下部電極
用の各種導電膜あるいはこれらの積層膜を用いることが
出来る。
【０１０４】更に、キャパシタ用の絶縁膜として、例え
ばバリウムチタン酸ストロンチウム（ＢＳＴ）やチタン
酸ストロンチウム、鉛チタン酸ジルコニウム（ＰＺＴ）
などの強誘電体膜を用いることも勿論可能である。これ
らを用いることによってより大容量のキャタパシタを実
現することが出来る。
【０１０５】また、下部電極の表面を図４７に示したよ
うに、周知の方法によって粗面化すれば、キャパシタ電
極の面積を大きくすることが出来る。従って、この電極
の粗面の利用によって、粗面を用いない場合に比較し
て、１．２〜２倍の容量増加が可能となる。この表面の
粗面化の方法は周知の方法で良い。
【０１０６】［複数のセル領域にまたがるキャパシタ］ ［１．セル領域とキャパシタ］次に、上記本願発明を用
いて、複数セルに渡りキャパシタを形成した例について
説明する。更に、この例ではソース領域とストレッジノ
ードの接続に工夫を加えた。
【０１０７】図３７の（ａ）はメモリセルの短辺と長辺
を模式的に示した平面図である。この平面図は下部電極
構造を上方から見たものである。ワード線方向に連続す
る２セル領域（１６−１および１６−２）にまたがって
２つのキャパシタ（１７−１および１７−２）を形成し
た例を示している。このセルの長辺方向には２つのキャ
パシタが設けられている。図３７の（ｂ）はこの下部電
極部の前記メモリセルの長辺方向、即ち、本例ではビッ
ト線方向での断面図である。この図ではキャパシタの下
部電極のみを示している。符号９−１および９−２は下
部電極の底面部を構成する部材、具体的な例は前述のリ
ンドープｐｏｌｙ−Ｓｉ層９である。
【０１０８】尚、この時、１キャパシタの壁状部の数は
２枚以上で勿論良い。この数はセルに形成できる最大数
にすることが望ましい。
【０１０９】図３８にメモリセルおよびキャパシタの具
体的な配置図を示す。図３７に概念的に示したものを具
体化したものである。また、これに対応して、ストレー
ジノードとソース領域との電気的接続方法の一例を図３
９に示した。図３８および図３９において、１９はワー
ド線、５はビット線、３はビット線コンタクト、４はス
トレージコンタクト、６はストレージノードコンタク
ト、６１は延在されたのストレージノードコンタクト、
１８はアクティブ領域、１６は１セルの領域、１７は下
部電極部、２０はストレージノードコンタクト６と前記
延在されたのストレージノードコンタクト６１を接続す
るための導電体を示している。図３８に見られるように
メモリセルは２単位で繰り返している。そして、前述の
概念説明で行ったように、ワード線方向に連続する２セ
ル領域（１６−１および１６−２）にまたがって２つの
キャパシタ（１７−１および１７−２）を形成した例を
示している。
【０１１０】［２．ストッレジノード等の配置］次に、
ソース領域とストッレジノードと接続例に関して説明す
る。これは、レイアウト上の観点を主として。ＳＮコン
タクトをその直上ではなく、その上部とのコンタクト位
置をビット線方向にずらせた。
【０１１１】この例では、メモリセルは２単位で繰り返
している。ソース領域から引き出したＳＮコンタクト６
を導電層２０を用いてビット線方向にずらした位置にＳ
Ｎコンタクトを延在させる。この位置でソース領域とス
トッレジノードと接続する。
【０１１２】図４０はこの例の断面図である。図４１は
これに対応した平面図である。ソース領域、ストレッジ
コンタクト４、ストレッジコンタクト６、導電層２０、
より延在されたストレッジコンタクト６１の積層状態
が、図４０を参酌して明確に理解される。図４０、図４
１においてその他の構成は図３３でのそれと同様であ
る。
【０１１３】図４２はこの例の回路図である。斜線で囲
った長方形の部分が、一単位を示している。この例では
２セル分で１単位を構成する。一単位の構成を変更する
以外、その他の基本的な構成は図３６に示した構成と同
様である。［その他の実施の形態］次の例は、ワード線
方向に連続する４セルに４つのキャパシタを形成した例
である。図４３の（ａ）は図３７の（ａ）と同様、主要
部の概念説明図である。この時、１キャパシタの壁状部
の数は２枚以上で勿論良い。この数はセルに形成できる
最大数にすることが望ましい。
【０１１４】このセルの長辺方向には４つのキャパシタ
が設けられている。ワード線方向に連続する４セル領域
（１セルの領域を１６−１、１６−２、１６−３および
１６−４で示す）にまたがって４つのキャパシタ（キャ
パシタの下部電極を１７−１、１７−２，１７−３およ
び１７−４で示す）を形成した例を示している。図４３
の（ｂ）は、図３７の（ｂ）と同様の、この下部電極部
のビット線方向での断面図である。。符号９−１、９−
２、９−３および９−４は下部電極の底面部を構成する
部材、具体的な材料の例は前述のリンドープｐｏｌｙ−
Ｓｉ層９である。
【０１１５】図４４はメモリセルおよびキャパシタの配
置図である。図４５はストレージノードの引き出し方法
の一例を示した平面図である。
【０１１６】図４４および図４５において、１９はワー
ド線、５はビット線、３はビット線コンタクト、４はス
トレージコンタクト、６はストレージノードコンタク
ト、６１は延在されたのストレージノードコンタクト、
１８はアクティブ領域、１６は１セルの領域、１７は下
部電極部、２０はストレージノードコンタクト６と前記
延在されたのストレージノードコンタクト６１を接続す
るための導電体を示している。図４４に見られるように
メモリセルは４単位で繰り返している。そして、前述の
概念説明で行ったように、ワード線方向に連続する４セ
ル領域にまたがって４つのキャパシタを形成した例であ
る。
【０１１７】図４６はこの例の回路図を示している。斜
線で囲った長方形の部分が、一単位を示している。この
例では４セル分で１単位を構成する。一単位の構成を変
更以外、その他の基本的な構成は図３６に示した構成と
同様である。
【０１１８】本例においてキャパシタ容量は、図３７の
構造で同じ高さの１セルに形成したＣＲＯＷＮ型キャパ
シタに対して約１．３倍、図４１の構造で約１．８倍を
得ることができる。
【０１１９】本例のごとく複数のセルに渡ってキャパシ
タのを形成する場合、このキャパシタは複数のビット線
上に存在するため、ビット線容量値が大きくなる可能性
がある。このような場合、ビット線とキャパシタ間の絶
縁膜層に低誘電体膜を用いる、あるいはエアアイソレシ
ョンなどの方法を採ると良い。またキャパシタを複数セ
ルに渡り形成する場合、２のｎ乗個のセルを１単位とす
ると設計上都合が良い。
【０１２０】
【発明の効果】本願発明は、より高密度の集積度を確保
しながら、メモリ用のキャパシタのより高い容量値を確
保することが可能な半導体装置を提供することが出来
る。
【０１２１】より具体的に例を示せば、本願発明によれ
ば、キャパシタの立体構造を自己整合により形成するこ
とにより、同じ高さ、例えば０．５μｍのＣＲＯＷＮ型
ＳＴＣキャパシタと比較して約１．７倍、また、複数セ
ルに渡るキャパシタを形成してセル間のスペースを有効
に利用することにより、例えば１．４〜２．３倍の容量
増加を実現することが出来る。更に、本願発明はキャパ
シタの高さを高くするほど容量増加率大きくなるという
効果を生むことが出来る。
【図面の簡単な説明】
【図１】従来の半導体装置のキャパシタの断面図であ
る。
【図２】従来の別な半導体装置のキャパシタの断面図で
ある。
【図３】従来の更に別な半導体装置のキャパシタの断面
図である。
【図４】従来の半導体装置のキャパシタの電極の例の平
面図である。
【図５】本発明の自己整合法の基本工程を示す模式的な
断面図である。
【図６】本発明の自己整合法の基本工程を示す模式的な
断面図である。
【図７】本発明の自己整合法の基本工程を示す模式的な
断面図である。
【図８】本発明の自己整合法の基本工程を示す模式的な
断面図である。
【図９】本発明の自己整合法の基本工程を示す模式的な
断面図である。
【図１０】本発明の自己整合法の基本工程を示す模式的
な断面図である。
【図１１】本発明の自己整合法の基本工程を示す模式的
な断面図である。
【図１２】本発明の自己整合法の基本工程を示す模式的
な断面図である。
【図１３】本発明の半導体装置のメモリマット部のキャ
パシタの製造工程を示す模式的な断面図である。
【図１４】本発明の半導体装置のメモリマット部のキャ
パシタの図１３に対応した平面図である。
【図１５】本発明の半導体装置のメモリマット部のキャ
パシタの製造工程を示す模式的な断面図である。
【図１６】本発明の半導体装置のメモリマット部のキャ
パシタの図７に対応した平面図である。
【図１７】本発明の半導体装置のメモリマット部のキャ
パシタの製造工程を示す模式的な断面図である。
【図１８】本発明の半導体装置のメモリマット部のキャ
パシタの図９に対応した平面図である。
【図１９】本発明の半導体装置のメモリマット部のキャ
パシタの製造工程を示す模式的な断面図である。
【図２０】本発明の半導体装置のメモリマット部のキャ
パシタの図１９に対応した平面図である。
【図２１】本発明の半導体装置のメモリマット部のキャ
パシタの製造工程を示す模式的な断面図である。
【図２２】本発明の半導体装置のメモリマット部のキャ
パシタの図２１に対応した平面図である。
【図２３】本発明の半導体装置のメモリマット部のキャ
パシタの製造工程を示す模式的な断面図である。
【図２４】本発明の半導体装置のメモリマット部のキャ
パシタの図２３に対応した平面図である。
【図２５】本発明の半導体装置のメモリマット部のキャ
パシタの製造工程を示す模式的な断面図である。
【図２６】本発明の半導体装置のメモリマット部のキャ
パシタの図２５に対応した平面図である。
【図２７】本発明の半導体装置のメモリマット部のキャ
パシタの製造工程を示す模式的な断面図である。
【図２８】本発明の半導体装置のメモリマット部のキャ
パシタの製造工程を示す模式的な断面図である。
【図２９】本発明の半導体装置のメモリマット部のキャ
パシタの図２８に対応した平面図である。
【図３０】本発明の半導体装置のメモリマット部のキャ
パシタの製造工程を示す模式的な断面図である。
【図３１】本発明の半導体装置のメモリマット部のキャ
パシタの図３０に対応した平面図である。
【図３２】本発明の半導体装置のメモリマット部のキャ
パシタの製造工程を示す模式的な断面図である。
【図３３】本発明の半導体装置のメモリマット部のキャ
パシタの製造工程を示す模式的な断面図である。
【図３４】本発明の下部電極の配置の例の平面図及び断
面図である。
【図３５】本発明の半導体装置のメモリセルの配置を示
す図である。
【図３６】本発明のメモリマット部の例の回路図であ
る。
【図３７】本発明の下部電極の配置の別な例の平面図及
び断面図である。
【図３８】本発明の半導体装置のメモリセルの別な配置
を示す図である。
【図３９】本発明の半導体装置のメモリセルのストレー
ジノードコンタクトの配置を示す図である。
【図４０】本発明の半導体装置のメモリマット部のキャ
パシタの別な製造工程を示す模式的な断面図である。
【図４１】本発明の半導体装置のメモリマット部のキャ
パシタの図４０に対応した平面図である。
【図４２】本発明のメモリマット部の別な例の回路図で
ある。
【図４３】本発明の下部電極の配置の別な例の平面図及
び断面図である。
【図４４】本発明の半導体装置のメモリセルの更に別な
配置を示す図である。
【図４５】本発明の半導体装置のメモリセルの別なスト
レージノードコンタクトの配置を示す図である。
【図４６】本発明のメモリマット部の更に別な例の回路
図である。
【図４７】本発明の下部電極構造の一例の断面図であ
る。
【符号の説明】
０・・・半導体基板、１・・・素子分離領域、２・・・
ＭＯＳトランジスタ、３・・・ビット線コンタクト、４
・・・ＳＮコンタクト、５・・・ビット線、６、６１・
・・ＳＮ コンタクト、７・・・絶縁膜層、８・・・Ｓ
ｉＯ2層、９、９−１、９−２、９−３、９−４・・・
下部電極の底面 、１０・・・ ＳｉＯ2層、１１・・・
ｐｏｌｙ−Ｓｉ層、１２・・・ ＳｉＯ2層、１３・・・
ｐｏｌｙ−Ｓｉ層、１４・・・ Ｔａ2Ｏ5層、１５・・
・ ＴｉＮ層、１６・・・メモリセル領域の１単位、１
６−１、１６−２、１６−３、１６−４・・・メモリセ
ル領域、１７・・・キャパシタの下部電極、１７−１，
１７−２，１７−３，１７−４・・・キャパシタの下部
電極の壁状体、１８・・・アクティブ領域、１９・・・
ワード線、２０・・・導電体層、２１・・・第１の凸状
の下部電極、２２・・・第２の凸状の下部電極、３０、
３１・・・ワード線ドライバ、３２、３３・・・センス
アンプ、６０・・・ＳｉＯ2層の凹部、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福田 琢也 東京都小平市上水本町五丁目20番地１号 株式会社日立製作所半導体事業部内 (72)発明者 飯島 晋平 東京都小平市上水本町五丁目20番地１号 株式会社日立製作所半導体事業部内 (72)発明者 古川 亮一 東京都小平市上水本町五丁目20番地１号 株式会社日立製作所半導体事業部内 (72)発明者 菅原 安浩 東京都小平市上水本町五丁目20番地１号 株式会社日立製作所半導体事業部内 (72)発明者 矢幡 秀治 東京都小平市上水本町五丁目20番地１号 株式会社日立製作所半導体事業部内 Ｆターム(参考） 5F083 AD21 AD25 AD48 AD49 JA04 JA06 JA15 JA32 JA38 JA40 JA43 KA01 KA05 LA11 MA06 MA17 MA18 MA19 MA20 PR03 PR05 PR21 PR39 PR40

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の上部にワード線、ビット
    線、及び第１の電極と第２の電極を有するキャパシタ部
    とを少なくとも有する半導体装置であって、前記キャパ
    シタ部が前記ワード線および前記ビット線の上部に形成
    され、且つ複数のメモリセルにまたがって設けられてい
    ることを特徴とする半導体装置。
  2. 【請求項２】 半導体基板の上部にワード線、ビット
    線、及び第１の電極とと第２の電極を有するキャパシタ
    部とを少なくとも有する半導体装置であって、前記キャ
    パシタ部は前記半導体基板に対して前記ワード線および
    前記ビット線の上部に形成し、且つ前記キャパシタ部が
    前記ワード線の方向に延在し複数のメモリセルにまたが
    って設けられていることを特徴とする半導体装置。
  3. 【請求項３】 半導体基板上に形成したＭＯＳトランジ
    スタと、そのＭＯＳトランジスタのソース領域あるいは
    ドレイン領域のいずれかと電気的に接続したキャパシタ
    部を具備する半導体装置であって、前記キャパシタ部が
    前記ワード線の方向に延在し複数のメモリセルにまたが
    って設けられていることを特徴とする半導体装置。
  4. 【請求項４】 半導体基板に形成したＭＯＳトランジス
    タと、前記半導体基板の上部にワード線、ビット線、及
    び前記半導体基板側に配置された第１の電極と前記半導
    体基板側と反対側に配置された第２電極とを有するキャ
    パシタ部と、前記キャパシタ部の第１の電極がＭＯＳト
    ランジスタのソース領域あるいはドレイン領域のいずれ
    かと電気的に接続された半導体装置であって、前記キャ
    パシタ部は前記ワード線および前記ビット線の上部に形
    成し、前記キャパシタ部の第１の電極は底面部とこの底
    面部に電気的に接して設けられた複数の壁状体を有して
    なり、この第１電極に絶縁膜を介して第２の電極を配置
    してなることを特徴とする半導体装置。
  5. 【請求項５】 半導体基板に形成したＭＯＳトランジス
    タと、前記半導体基板の上部にワード線、ビット線、及
    び前記半導体基板側に配置された第１の電極と前記半導
    体基板側と反対側に配置された第２電極とを有するキャ
    パシタ部と、前記キャパシタ部の第１の電極がＭＯＳト
    ランジスタのソース領域あるいはドレイン領域のいずれ
    かと電気的に接続された半導体装置であって、前記キャ
    パシタ部は前記ワード線および前記ビット線の上部に形
    成し、前記キャパシタ部の第１の電極は底面部とこの底
    面部に電気的に接して設けられた複数の壁状体を有して
    なり、この第１電極に絶縁膜を介して第２の電極を配置
    し、且つ前記キャパシタ部が複数のメモリセルにまたが
    って設けられていることを特徴とする半導体装置。
  6. 【請求項６】 半導体基板に形成したＭＯＳトランジス
    タと、前記半導体基板の上部にワード線、ビット線、及
    び前記半導体基板側に配置された第１の電極と前記半導
    体基板側と反対側に配置された第２電極とを有するキャ
    パシタ部と、前記キャパシタ部の第１の電極がＭＯＳト
    ランジスタのソース領域あるいはドレイン領域のいずれ
    かと電気的に接続された半導体装置であって、前記キャ
    パシタ部は前記ワード線および前記ビット線の上部に形
    成し、前記キャパシタ部の第１の電極は底面部とこの底
    面部に電気的に接して設けられた複数の壁状体を有して
    なり、この第１電極に絶縁膜を介して第２の電極を配置
    し、且つ前記キャパシタ部が前記ワード線の方向に延在
    し複数のメモリセルにまたがって設けられていることを
    特徴とする半導体装置。
  7. 【請求項７】 前記キャパシタ部を有する記憶部とこの
    記憶部とは機能を異にする半導体装置部とを半導体基板
    に有することを特徴とする請求項１、２、３、４、５、
    および６項のいずれかに記載の半導体装置。
  8. 【請求項８】 前記キャパシタ部は連続して配置される
    メモリセルの２のｎ乗個（但し、ｎは自然数である）に
    渡って形成することを特徴とする請求項１、２、３、
    ５、および６項のいずれかに記載の半導体装置。
  9. 【請求項９】 前記キャパシタ部の底面部相互の間隔ｄ
    は前記壁状体の厚みをｘ、これら壁状体の間隔をｙとし
    た時、ｘ＜ｄ＜（ｘ＋ｙ）なることを特徴とする請求項
    ４、５、および６項のいずれかに記載の半導体装置。
  10. 【請求項１０】 前記キャパシタセルの一方向の長さｚ
    が前記壁状部の厚みをｘ、その間隔をｙとした時、ｚ＝
    ｎ（ｘ＋ｙ）（但し、ｎは自然数である）なることを特
    徴とする請求項４、５、および６項のいずれかに記載の
    半導体装置。
  11. 【請求項１１】 前記一つのキャパシタ部が形成される
    複数のメモリセルを単位として、この単位を複数単位有
    してメモリマット部が構成された半導体記憶装置を有す
    る請求項１、２、３、５、および６項のいずれかに記載
    の半導体装置。
  12. 【請求項１２】 半導体基板に形成したＭＯＳトランジ
    スタと、そのＭＯＳトランジスタのソース領域あるいは
    ドレイン領域のどちらかと電気的に接続したキャパシタ
    部を具備する半導体装置であって、当該キャパシタ部と
    前記ＭＯＳトランジスタのソース領域あるいはドレイン
    領域との接続は、所定の導電体層を介して接続され、且
    つ前記ＭＯＳトランジスタのソース領域あるいはドレイ
    ン領域と導電体層との接続される平面的な位置と、前記
    キャパシタ部と導電体層との接続される平面的な位置と
    が異なることを特徴とする半導体装置。
  13. 【請求項１３】 半導体基板に形成したＭＯＳトランジ
    スタと、そのＭＯＳトランジスタのソース領域あるいは
    ドレイン領域のどちらかと電気的に接続したキャパシタ
    部を具備する半導体装置であって、当該キャパシタ部と
    前記ＭＯＳトランジスタのソース領域あるいはドレイン
    領域との接続は、所定の導電体層を介して接続され、且
    つ前記ＭＯＳトランジスタのソース領域あるいはドレイ
    ン領域と導電体層との接続される平面的な位置に対し
    て、この導電体層と前記キャパシタ部との接続される平
    面的な位置がビット線の方向にずれを有することを特徴
    とする請求項１、２、３、５、および６項のいずれかに
    記載の半導体装置。
  14. 【請求項１４】 半導体基板に形成したＭＯＳトランジ
    スタと、そのＭＯＳトランジスタのソース領域あるいは
    ドレイン領域のどちらかと電気的に接続したキャパシタ
    部を具備する半導体装置であって、当該キャパシタ部と
    前記ＭＯＳトランジスタのソース領域あるいはドレイン
    領域との接続は、所定の導電体層を介して接続され、且
    つ前記ＭＯＳトランジスタのソース領域あるいはドレイ
    ン領域と導電体層との接続される平面的な位置と、前記
    キャパシタ部と導電体層との接続される平面的な位置と
    が実質的に同じ位置なることを特徴とする半導体装置。
  15. 【請求項１５】 半導体基板にＭＯＳトランジスタのソ
    ース領域およびドレイン領域を有する半導体素子部およ
    びこの上部にビット線と、且つビット線コンタクトおよ
    びストレージノードコンタクトをと少なくとも形成した
    半導体基板を準備する工程、当該半導体装置のキャパシ
    タの第１の電極の底面部を絶縁物層によって分離して形
    成する工程、前記キャパシタの第１の電極の底面部に電
    気的に接続して設けられる複数の壁状導電体層の間隔を
    ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
    ｉｏｎ）法による所望膜の成膜およびこの膜の除去によ
    って設けることを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 半導体基板にＭＯＳトランジスタのソ
    ース領域およびドレイン領域を有する半導体素子部およ
    びこの上部にビット線と、且つビット線コンタクトおよ
    びストレージノードコンタクトをと少なくとも形成した
    半導体基板を準備する工程、当該半導体装置のキャパシ
    タの第１の電極の底面部を絶縁物層によって分離して形
    成する工程、こうして準備した半導体基板の上部に櫛歯
    形状の第１の絶縁物層を、当該絶縁物層の厚さが少なく
    ともキャパシタの複数の壁状体の一部を構成する導電体
    層およびキャパシタ用の絶縁物層を挿入する厚さを有し
    て形成する工程、この櫛歯形状の第１の絶縁物層の位置
    を基にキャパシタの複数の第１の壁状体導電体層および
    複数の第２の壁状体導電体層を所定の間隔に形成する工
    程、こうして形成されたキャパシタの底面部、第１の壁
    状体導電体層および第２の壁状体導電体層を有する第１
    電極の表面に絶縁物層を形成する工程、キャパシタの第
    ２の電極を形成する工程を少なくとも有することを特徴
    とする半導体装置の製造方法。
  17. 【請求項１７】 前記キャパシタの壁状体を構成する複
    数の第１の壁状体導電体層および複数の第２の壁状体導
    電体層を所定の間隔に形成する工程において、ＣＶＤ
    （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
    ｎ）法による層形成を用いることを特徴とする請求項第
    １４に記載の半導体装置の製造方法。
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