JPH0685193A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0685193A JPH0685193A JP4237948A JP23794892A JPH0685193A JP H0685193 A JPH0685193 A JP H0685193A JP 4237948 A JP4237948 A JP 4237948A JP 23794892 A JP23794892 A JP 23794892A JP H0685193 A JPH0685193 A JP H0685193A
- Authority
- JP
- Japan
- Prior art keywords
- film
- dielectric constant
- capacitor
- high dielectric
- insulating film
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Abstract
(57)【要約】
【目的】高集積ＤＲＡＭに用いられる高誘電率膜を有す
るキャパシタにおいて、隣接するキャパシタ間のカップ
リング容量を低減する。 【構成】キャパシタはタンタル４ａおよび白金５ａより
なる蓄積電極６ａとこれに積層した高誘電率膜８ａと対
向電極９ａとにより構成されている。隣接する蓄積電極
６ａは、高誘電率膜８ａにより誘電率が例えば２桁程度
小さい絶縁膜７ａにより隔絶されている。
るキャパシタにおいて、隣接するキャパシタ間のカップ
リング容量を低減する。 【構成】キャパシタはタンタル４ａおよび白金５ａより
なる蓄積電極６ａとこれに積層した高誘電率膜８ａと対
向電極９ａとにより構成されている。隣接する蓄積電極
６ａは、高誘電率膜８ａにより誘電率が例えば２桁程度
小さい絶縁膜７ａにより隔絶されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高集積半導体メモリへの応用に適したキャパシタに関す
るものである。
高集積半導体メモリへの応用に適したキャパシタに関す
るものである。
【０００２】
【従来の技術】高集積半導体メモリ用メモリセルとして
１つのトランジスタと１つのキャパシタから構成される
メモリセル（以下１Ｔセルと略す）は、構成要素が少な
く、メモリセル面積の微細化が容易であるため、広く使
われている。
１つのトランジスタと１つのキャパシタから構成される
メモリセル（以下１Ｔセルと略す）は、構成要素が少な
く、メモリセル面積の微細化が容易であるため、広く使
われている。
【０００３】１Ｔセルからの出力電圧はメモリセルにあ
るキャパシタ（以下セレキャパシタと呼ぶ）の値に比例
するため、高集積化しても安定な動作を保証するには、
そのセルキャパシタ値を十分に大きくする必要がある。
そのため、１Ｔセルを高集積するためには小面積で十分
なキャパシタ値をもったセルキャパシタを必要とする。
従来この様なセルキャパシタとして、１９９１年のアイ
・イー・ディー・エム予稿集，８２３〜８２６頁（ＩＥ
ＤＭ Ｔｅｃｈｓｉｃａｌ Ｄｉｇｅｓｔ １９９１，
ｐｐ．８２３〜８２６）に報告された高誘電率膜を用い
たキャパシタが知られている。
るキャパシタ（以下セレキャパシタと呼ぶ）の値に比例
するため、高集積化しても安定な動作を保証するには、
そのセルキャパシタ値を十分に大きくする必要がある。
そのため、１Ｔセルを高集積するためには小面積で十分
なキャパシタ値をもったセルキャパシタを必要とする。
従来この様なセルキャパシタとして、１９９１年のアイ
・イー・ディー・エム予稿集，８２３〜８２６頁（ＩＥ
ＤＭ Ｔｅｃｈｓｉｃａｌ Ｄｉｇｅｓｔ １９９１，
ｐｐ．８２３〜８２６）に報告された高誘電率膜を用い
たキャパシタが知られている。
【０００４】この従来のセルキャパシタの断面図を図５
に示す。シリコン基板１上のシリコン酸化膜２にシリコ
ン基板１とタンタル４ｃおよび白金５ｃからなる蓄積電
極６ｃとをつなぐコンタクト孔が形成されておりコンタ
クト孔には不純物を拡散した多結晶シリコン３が埋め込
まれている。容量膜として用いる高誘電率膜８ｃは、蓄
積電極６ｃとシリコン酸化膜２とを含む全面に積層され
ている。さらに高誘電率膜８ｃ上に対向電極９ｃが積層
されてセルキャパシタが構成されている。
に示す。シリコン基板１上のシリコン酸化膜２にシリコ
ン基板１とタンタル４ｃおよび白金５ｃからなる蓄積電
極６ｃとをつなぐコンタクト孔が形成されておりコンタ
クト孔には不純物を拡散した多結晶シリコン３が埋め込
まれている。容量膜として用いる高誘電率膜８ｃは、蓄
積電極６ｃとシリコン酸化膜２とを含む全面に積層され
ている。さらに高誘電率膜８ｃ上に対向電極９ｃが積層
されてセルキャパシタが構成されている。
【０００５】上記報告では、高誘電率膜８ｃとして膜厚
７０ｎｍのチタン酸ストロンチウムバリウム（（Ｂａ
0.5 Ｓｒ0.5 ）ＴｉＯ3 ）を用いているため誘電率は３
００以上，単位面積あたりのキャパシタ値が４０ｆＦ／
μｍ2 となる。このため、２５６ＭＤＲＡＭセルに適用
した場合３６ｆＦのキャパシタ値が得られ、小面積で十
分なキャパシタ値が得られることが確認されている。
７０ｎｍのチタン酸ストロンチウムバリウム（（Ｂａ
0.5 Ｓｒ0.5 ）ＴｉＯ3 ）を用いているため誘電率は３
００以上，単位面積あたりのキャパシタ値が４０ｆＦ／
μｍ2 となる。このため、２５６ＭＤＲＡＭセルに適用
した場合３６ｆＦのキャパシタ値が得られ、小面積で十
分なキャパシタ値が得られることが確認されている。
【０００６】なお、蓄積電極６ｃを構成する白金５ｃ
は、高誘電率膜８ｃ形成時に耐酸化性が高いためであ
る。また、タンタル４ｃは、白金５ｃがシリコン基板１
へ拡散するのを防止するために採用されている。
は、高誘電率膜８ｃ形成時に耐酸化性が高いためであ
る。また、タンタル４ｃは、白金５ｃがシリコン基板１
へ拡散するのを防止するために採用されている。
【０００７】
【発明が解決しようとする課題】しかし、上記報告の構
造では、高誘電率膜８ｃが隣接する蓄積電極６ｃの間に
も存在し、この蓄積電極６ｃの間のカップリングキャパ
シタ値を平行平板近似で計算すると約２．８×１０-15
Ｆとなり、非常に大きな値である。そのためセルキャパ
シタに情報の書き込み，読み出しの際の蓄積電極６ｃの
電位の変動がこのカップリングキャパシタを通じて、隣
接する蓄積電極６ｃの電位に変動を与える。この電位の
変動が雑音となりメモリの安定な動作が得られないとい
う問題が生じる。
造では、高誘電率膜８ｃが隣接する蓄積電極６ｃの間に
も存在し、この蓄積電極６ｃの間のカップリングキャパ
シタ値を平行平板近似で計算すると約２．８×１０-15
Ｆとなり、非常に大きな値である。そのためセルキャパ
シタに情報の書き込み，読み出しの際の蓄積電極６ｃの
電位の変動がこのカップリングキャパシタを通じて、隣
接する蓄積電極６ｃの電位に変動を与える。この電位の
変動が雑音となりメモリの安定な動作が得られないとい
う問題が生じる。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面に形成された第１絶縁体膜と第１絶縁
体膜の上に配置されかつ半導体基板に接続するように形
成された蓄積電極とに、高誘電率膜と対向電極とが積層
されており、少なくとも隣接する蓄積電極の間が、上記
高誘電率膜の誘電率よりも十分に低い誘電率を有する第
２絶縁膜で隔絶されている。
半導体基板の表面に形成された第１絶縁体膜と第１絶縁
体膜の上に配置されかつ半導体基板に接続するように形
成された蓄積電極とに、高誘電率膜と対向電極とが積層
されており、少なくとも隣接する蓄積電極の間が、上記
高誘電率膜の誘電率よりも十分に低い誘電率を有する第
２絶縁膜で隔絶されている。
【０００９】
【実施例】以下、本発明について図面を参照して説明す
る。
る。
【００１０】キャパシタの断面図である図１を参照する
と、本発明の第１の実施例は、キャパシタがタンタル４
ａと白金５ａとを積層した高さが０．１μｍ，上面面積
が０．４×１．０μｍ2 からなる構造の蓄積電極６ａと
これに積層した高誘電率膜８ａと対向電極９ａとにより
構成される。隣接する蓄積電極６ａの間には、絶縁膜７
ａが設けられている。シリコン基板１と蓄積電極６ａと
の電気的な接続は、シリコン基板１上のシリコン酸化膜
２に形成されたコンタクトに埋め込まれた多結晶シリコ
ン３を介してなされる。
と、本発明の第１の実施例は、キャパシタがタンタル４
ａと白金５ａとを積層した高さが０．１μｍ，上面面積
が０．４×１．０μｍ2 からなる構造の蓄積電極６ａと
これに積層した高誘電率膜８ａと対向電極９ａとにより
構成される。隣接する蓄積電極６ａの間には、絶縁膜７
ａが設けられている。シリコン基板１と蓄積電極６ａと
の電気的な接続は、シリコン基板１上のシリコン酸化膜
２に形成されたコンタクトに埋め込まれた多結晶シリコ
ン３を介してなされる。
【００１１】製造工程を示す断面図である図２を参照す
ると、上記第１の実施例の製造方法は、初めに、シリコ
ン基板１を熱酸化して膜厚３００ｎｍのシリコン酸化膜
２を形成する。次に、通常のフォトリソグラフィーとド
ライエッチング技術とを用いて０．２５×０．２５μｍ
2 のコンタクト孔を開孔し、ＣＶＤ法により膜厚４００
ｎｍと多結晶シリコンを成長し、燐を熱拡散（８５０
℃，３０分）したのち、ドライエッチング技術を用いて
エッチバックし、コンタクト孔内に、多結晶シリコン３
を埋め込む〔図２（ａ）〕。
ると、上記第１の実施例の製造方法は、初めに、シリコ
ン基板１を熱酸化して膜厚３００ｎｍのシリコン酸化膜
２を形成する。次に、通常のフォトリソグラフィーとド
ライエッチング技術とを用いて０．２５×０．２５μｍ
2 のコンタクト孔を開孔し、ＣＶＤ法により膜厚４００
ｎｍと多結晶シリコンを成長し、燐を熱拡散（８５０
℃，３０分）したのち、ドライエッチング技術を用いて
エッチバックし、コンタクト孔内に、多結晶シリコン３
を埋め込む〔図２（ａ）〕。
【００１２】次に、スパッタ法により膜厚５０ｎｍのタ
ンタル膜と膜厚５０ｎｍの白金膜を積層するように成膜
し、通常のフォトリソグラフィーもしくはＥＢ露光技術
とＨＢｒガスを使用したドライエッチング技術を用いて
タンタル４ａ，白金５ａに加工し、蓄積電極６ａを形成
する〔図２（ｂ）〕。
ンタル膜と膜厚５０ｎｍの白金膜を積層するように成膜
し、通常のフォトリソグラフィーもしくはＥＢ露光技術
とＨＢｒガスを使用したドライエッチング技術を用いて
タンタル４ａ，白金５ａに加工し、蓄積電極６ａを形成
する〔図２（ｂ）〕。
【００１３】その後、ＣＶＤ法により膜厚３００ｎｍの
シリコン酸化膜よりなる絶縁膜７により蓄積電極６ａを
完全に埋め込み、その上面が所望な程度平坦になるよう
に堆積する〔図２（ｃ）〕。
シリコン酸化膜よりなる絶縁膜７により蓄積電極６ａを
完全に埋め込み、その上面が所望な程度平坦になるよう
に堆積する〔図２（ｃ）〕。
【００１４】引き続き、この絶縁膜７をＣＦ4 ＋ＣＨＦ
3 ガスによるドライエッチング技術を用いて、上面が蓄
積電極６ａの上面と同じ高さとなるまでエッチバック
し、絶縁膜７ａを形成する〔図２（ｄ）〕。
3 ガスによるドライエッチング技術を用いて、上面が蓄
積電極６ａの上面と同じ高さとなるまでエッチバック
し、絶縁膜７ａを形成する〔図２（ｄ）〕。
【００１５】その状態で例えば高周波マグネトロン・ス
ッパタ法を用いて、成長温度６５０℃で膜厚７０ｎｍの
チタン酸バリウムストロンチウム（（Ｂａ0.5 Ｓ
ｒ0.5 ）ＴｉＯ3 ）を成膜して高誘電率膜８ｃを形成す
る（〔図２（ｅ）〕。これに積層するように、スパッタ
法により膜厚１００ｎｍの窒化チタン膜を成膜して対向
電極９ａを形成すれば、図１に示すキャパシタの構造が
得られる。
ッパタ法を用いて、成長温度６５０℃で膜厚７０ｎｍの
チタン酸バリウムストロンチウム（（Ｂａ0.5 Ｓ
ｒ0.5 ）ＴｉＯ3 ）を成膜して高誘電率膜８ｃを形成す
る（〔図２（ｅ）〕。これに積層するように、スパッタ
法により膜厚１００ｎｍの窒化チタン膜を成膜して対向
電極９ａを形成すれば、図１に示すキャパシタの構造が
得られる。
【００１６】上記第１の実施例は、セルサイズが０．６
×１．２μｍ2 （＝０．７２μｍ2）程度となり、２５
６ＭＤＲＡＭのセルとして採用できる。また、隣接する
蓄積電極６ａの間には絶縁膜７ａが存在するため、平行
平板近似による隣接蓄積電極間のカップリングキャパシ
タの計算値が１．３×１０-17 Ｆとなり、従来構造によ
り大幅に小さくなる。
×１．２μｍ2 （＝０．７２μｍ2）程度となり、２５
６ＭＤＲＡＭのセルとして採用できる。また、隣接する
蓄積電極６ａの間には絶縁膜７ａが存在するため、平行
平板近似による隣接蓄積電極間のカップリングキャパシ
タの計算値が１．３×１０-17 Ｆとなり、従来構造によ
り大幅に小さくなる。
【００１７】キャパシタの断面図である図３を参照する
と、本発明の第３の実施例は、上記第１の実施例と異な
り、高誘電率膜８ｂがタンタル４ｂおよび白金５ｂから
なる蓄積電極６ｂの直上のみに存在し、隣接する蓄積電
極６ｂの間のみならず、高誘電率膜８ｂの間の部分も高
誘電率膜８ｂよりも誘電率が非常に低い絶縁膜７ｂで埋
め込まれている点である。
と、本発明の第３の実施例は、上記第１の実施例と異な
り、高誘電率膜８ｂがタンタル４ｂおよび白金５ｂから
なる蓄積電極６ｂの直上のみに存在し、隣接する蓄積電
極６ｂの間のみならず、高誘電率膜８ｂの間の部分も高
誘電率膜８ｂよりも誘電率が非常に低い絶縁膜７ｂで埋
め込まれている点である。
【００１８】上記第１の実施例の構造では、隣接する蓄
積電極６ａの間は低い誘電率の絶縁膜７ａで隔絶されて
いるが、この絶縁膜７ａの上部には高誘電率が８ａがあ
るため、この部分の高誘電率８ａを介するカップリング
キャパシタが存在してしまう（フリンジング効果）。し
かし、上記第２の実施例の構造では、蓄積電極６ｂのあ
いだの部分の上部にも高誘電率膜８ｂがないため、前述
のフリンジング効果が非常に対しく抑えられ、上記第１
の実施例の場合よりもカップリングキャパシタ抑制の効
果が大きくなる。例えば、セルサイズおよび蓄積電極６
ｂのサイグが上記第１の実施例と同じ場合、カップリン
グキャパシタの計算値が４．４×１０-18 Ｆとなる。
積電極６ａの間は低い誘電率の絶縁膜７ａで隔絶されて
いるが、この絶縁膜７ａの上部には高誘電率が８ａがあ
るため、この部分の高誘電率８ａを介するカップリング
キャパシタが存在してしまう（フリンジング効果）。し
かし、上記第２の実施例の構造では、蓄積電極６ｂのあ
いだの部分の上部にも高誘電率膜８ｂがないため、前述
のフリンジング効果が非常に対しく抑えられ、上記第１
の実施例の場合よりもカップリングキャパシタ抑制の効
果が大きくなる。例えば、セルサイズおよび蓄積電極６
ｂのサイグが上記第１の実施例と同じ場合、カップリン
グキャパシタの計算値が４．４×１０-18 Ｆとなる。
【００１９】構造工程を示す断面図である図４を参照す
ると、上記第２の実施例の製造方法は図２（ａ）に示し
た工程までは上記第１の実施例と同様に形成した後、ス
パッタ法により膜厚５０ｎｍのタンタル膜と膜厚５０ｎ
ｍの白金膜とを積層するように成膜する。引き続き、例
えば高周波マグネトロン・スッパタ法を用いて、成長温
度６５０℃で膜厚７０ｎｍのチタン酸バリウムストロン
チウム（（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 ）を成膜し、通
常のフォトリソグラフィーとＨＢｒガスによるドライエ
ッチング技術とを用いてタンタル４ｂ，白金５ｂ，高誘
電率膜８ｂの形状に加工し、タンタル４ｂと白金５ｂと
からなる蓄積電極６ｂと高誘電率膜８ｂからなる容量絶
縁膜とする〔図４（ａ）〕。
ると、上記第２の実施例の製造方法は図２（ａ）に示し
た工程までは上記第１の実施例と同様に形成した後、ス
パッタ法により膜厚５０ｎｍのタンタル膜と膜厚５０ｎ
ｍの白金膜とを積層するように成膜する。引き続き、例
えば高周波マグネトロン・スッパタ法を用いて、成長温
度６５０℃で膜厚７０ｎｍのチタン酸バリウムストロン
チウム（（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 ）を成膜し、通
常のフォトリソグラフィーとＨＢｒガスによるドライエ
ッチング技術とを用いてタンタル４ｂ，白金５ｂ，高誘
電率膜８ｂの形状に加工し、タンタル４ｂと白金５ｂと
からなる蓄積電極６ｂと高誘電率膜８ｂからなる容量絶
縁膜とする〔図４（ａ）〕。
【００２０】その後、ＣＶＤ法によりシリコン酸化膜よ
りなる絶縁膜７により高誘電率膜８ｂを完全に埋め込
み、その上面が所望な程度平坦になるように堆積する
〔図４（ｂ）〕。
りなる絶縁膜７により高誘電率膜８ｂを完全に埋め込
み、その上面が所望な程度平坦になるように堆積する
〔図４（ｂ）〕。
【００２１】引き続き、この絶縁膜７をドライエッチン
グ技術を用いて、上面が高誘電率膜８ｂの上面と同じ高
さとなるまでエッチバックし、絶縁膜７ｂを形成する
〔図４（ｄ）〕。これに積層するように、膜厚１００ｎ
ｍの窒化チタン膜を成膜して対向電極９ｂを形成すれ
ば、図３に示すキャパシタの構造が得られる。
グ技術を用いて、上面が高誘電率膜８ｂの上面と同じ高
さとなるまでエッチバックし、絶縁膜７ｂを形成する
〔図４（ｄ）〕。これに積層するように、膜厚１００ｎ
ｍの窒化チタン膜を成膜して対向電極９ｂを形成すれ
ば、図３に示すキャパシタの構造が得られる。
【００２２】
【発明の効果】本発明によれば、高誘電率膜を用いるキ
ャパシタにおいて、隣接する蓄積電極の間に高誘電体電
率膜がある場合に問題となるカップリングキャパシタの
発生を抑性できる。このカップリングキャパシタを抑制
することによりキャパシタ間のカップリングノイズが低
減でき、高信頼のメモリ情報の書き込み、読み出しが可
能となる。
ャパシタにおいて、隣接する蓄積電極の間に高誘電体電
率膜がある場合に問題となるカップリングキャパシタの
発生を抑性できる。このカップリングキャパシタを抑制
することによりキャパシタ間のカップリングノイズが低
減でき、高信頼のメモリ情報の書き込み、読み出しが可
能となる。
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】上記第１の実施例の製造方法を説明するための
工程順の断面図である。
工程順の断面図である。
【図３】本発明の第２の実施例を説明するための断面図
である。
である。
【図４】上記第２の実施例の製造方法を説明するための
工程順の断面図である。
工程順の断面図である。
【図５】従来の半導体装置を説明するための断面図であ
る。
る。
１ シリコン基板 ２ シリコン酸化膜 ３ 多結晶シリコン ４ａ，４ｂ，４ｃ タンタル ５ａ，５ｂ，５ｃ 白金 ６ａ，６ｂ，６ｃ 蓄積電極 ７，７ａ，７ｂ 絶縁膜 ８ａ，８ｂ，８ｃ 高誘電率膜 ９ａ，９ｂ，９ｃ 対向電極
Claims (1)
- 【請求項１】 半導体基板の表面に形成されていた第１
の絶縁体膜と該第１絶縁膜の上に配置されてかつ前記半
導体基板と接続するように形成されていた複数の蓄積電
極とに、高誘電率膜と対向電極とが積層されており、少
なくつもり隣接する前記蓄積電極の間が前記高誘電率膜
の誘電率よりも低い誘電率を有する第２絶縁膜で隔絶さ
れていることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237948A JPH0685193A (ja) | 1992-09-07 | 1992-09-07 | 半導体装置 |
| US08/116,569 US5466964A (en) | 1992-09-07 | 1993-09-07 | Semiconductor device capable of increasing reliability |
| US08/441,573 US5548157A (en) | 1992-09-07 | 1995-05-15 | Semiconductor device capable of increasing reliability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237948A JPH0685193A (ja) | 1992-09-07 | 1992-09-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685193A true JPH0685193A (ja) | 1994-03-25 |
Family
ID=17022841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237948A Pending JPH0685193A (ja) | 1992-09-07 | 1992-09-07 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5466964A (ja) |
| JP (1) | JPH0685193A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19518044A1 (de) * | 1994-06-09 | 1995-12-14 | Ibm | Verfahren zur Herstellung von Speicherkondensatoren unter Verwendung von Materialien mit hoher Dielektrizitätskonstante |
| EP0739030A3 (en) * | 1995-04-19 | 1998-07-08 | Nec Corporation | Highly-integrated thin film capacitor with high dielectric constant layer |
| EP0771022A3 (en) * | 1995-10-27 | 1998-08-12 | International Business Machines Corporation | Precision metal-metal capacitor for analog circuit |
| KR100273988B1 (ko) * | 1997-04-30 | 2001-01-15 | 윤종용 | 커패시터제조방법(Method For Making a Capacitor) |
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| KR100618684B1 (ko) * | 2000-06-01 | 2006-09-06 | 주식회사 하이닉스반도체 | 티에이오엔 유전체막을 갖는 반도체 소자의 캐패시터 및그 제조방법 |
| US7531863B2 (en) | 1999-05-26 | 2009-05-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
Families Citing this family (7)
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| US5926360A (en) * | 1996-12-11 | 1999-07-20 | International Business Machines Corporation | Metallized oxide structure and fabrication |
| JP3466851B2 (ja) * | 1997-01-20 | 2003-11-17 | 株式会社東芝 | 半導体装置及びその製造方法 |
| EP1939647A3 (en) | 2000-06-06 | 2008-07-09 | Altratek, Inc. | System and method for detection and tracking of targets |
| KR100420121B1 (ko) * | 2001-06-21 | 2004-03-02 | 삼성전자주식회사 | 강유전막을 평탄화막으로 이용하는 강유전체 메모리 장치 및 그 제조방법 |
| US6819540B2 (en) * | 2001-11-26 | 2004-11-16 | Shipley Company, L.L.C. | Dielectric structure |
| US10454114B2 (en) | 2016-12-22 | 2019-10-22 | The Research Foundation For The State University Of New York | Method of producing stable, active and mass-producible Pt3Ni catalysts through preferential co etching |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
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