KR100273988B1 - 커패시터제조방법(Method For Making a Capacitor) - Google Patents

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Abstract

본 발명은 캐패시터 제조 방법에 관한 것으로, 반도체기판의 소정영역에 활성영역을 한정하는 필드산화막을 형성하는 공정과, 필드산화막 상에 도우핑된 제1 폴리실리콘막으로 이루어진 하부전극을 형성하는 공정과, 하부 전극이 형성된 결과물을 열산화 시키어 하부전극 표면에 열산화막을 형성하는 공정과, 열산화막이 형성된 결과물 전면에 유전체막 및 제2 폴리실리콘막을 형성하는 공정과, 제2 폴리실리콘막 및 유전체막을 패터닝하여 하부전극 상에 차례로 적층된 유전체막 및 상부전극을 형성하는 공정과, 상부전극이 형성된 결과물 전면에 층간절연막을 형성하는 공정과, 층간절연막을 평탄화시키어 상부전극을 노출시키는 공정과, 노출된 상부전극을 도우핑시키는 공정을 포함한다. 이와 같이 커패시터 제조방법에 따르면, 층간절연막의 평탄화공정을 통하여 다른 소자에 영향을 주지 않고 캐패시터 상부전극을 선택적으로 도핑시킬 수 있음은 물론, 캐패시터 하부전극을 열산화시키는 공정을 통해 캐패시터 하부전극의 상부표면 농도를 증가시킬 수 있다. 따라서, C-V 곡선의 대칭성을 개선시킬 수 있음은 물론, 전압에 따른 커패시턴스의 변화량을 감소시킬수 있다.

Description

캐패시터 및 그의 제조 방법
본 발명은 반도체 장치의 제조방법에 관한 것으로, 좀 더 구체적으로는 캐패시터 상부전극 및 캐패시터 하부전극의 도핑 농도를 근사적으로 일치시키고, 캐패시터의 전압계수(voltage coefficient) Vcc 값을 줄임으로써 ADC 제품의 SNR(Signal to Noise Ratio)을 개선시킬 수 이쓴 캐패시터 제조 방법에 관한 것이다.
반도체 장치가 고집적화, 고성능화 됨에 따라 다기능을 갖는 제품의 수요가 증가하고 있다.
특히, 멀티미디어(multi-media) 제품 및 통신용 제품, 그리고 그래픽(graphic) 제품 등에 있어서, 하나의 칩(chip) 상에서 디지털(digital) 기능 외에 아날로그(analog) 기능을 갖는 특성이 요구되고 있으며, 이와 같은 요구를 만족시키기 위해 통상적으로 캐패시터와 저항의 특성 개선이 중요한 요소로 작용된다.
최근 아날로그 기능을 위한 캐패시터 제조 공정은 얇은 폴리실리콘막이나 금속막을 캐패시터 전극으로 사용하고, SiO2나 Si3N4를 캐패시터 유전체막으로 사용하고 있다.
도 1은 종래의 캐패시터의 단면 구조도이다.
도 1을 참조하면, 종래의 캐패시터는 반도체 기판(10)에 활성영역과 비활성영역을 정의하여 필드산화막(12)이 형성되어 있다.
상기 필드산화막(12)상에 캐패시터 하부전극(16a)이 형성되어 있고, 상기 캐패시터 하부전극(16a)상에 캐패시터 유전체막(20)을 사이에 두고 캐패시터 상부전극(22)이 형성되어 있다.
그리고, 상기 활성영역상에 게이트 산화막(14)을 사이에 두고 게이트 전극(16b)이 형성되어 있다. 상기 게이트 전극(16b) 양측의 반도체 기판(10)내에 소오스/드레인 영역(18)이 형성되어 있다.
상기 캐패시터 상부전극(22) 및 게이트 전극(16b)을 포함하여 반도체 기판(10)상에 층간절연막(24)이 형성되어 있다. 상기 층간절연막(24)을 뚫고 각각 상기 캐패시터 하부전극(16a) 및 캐패시터 상부전극(22), 그리고 상기 소오스/드레인 영역(18)과 전기적으로 접속되도록 콘택전극들(25"<27)이 형성되어 있다.
상기 콘택전극들(25"<27)과 전기적으로 접속되도록 배선전극들(28"<30)이 형성되어 있다.
이 때, 상기 게이트 전극(16b)을 형성하기 위한 폴리실리콘막을 상기 캐패시터 상부전극(22)내지 캐패시터 하부전극(16a)과 공용하게 된다.
상기 게이트 전극(16b)은 일반적으로 POCl3로 도핑(doping)시키며, 상기 게이트 전극(16b)과 폴리실리콘막을 공용하지 않는 캐패시터 전극용 폴리실리콘막의 도핑은 이온주입 공정 내지 POCl3도핑 공정을 사용하게 된다.
이 때, 상기 게이트 전극(16b)과 폴리실리콘막을 공용하는 캐패시터 전극의 도핑 농도와 이온주입으로 도핑된 캐패시터 전극의 도핑 농도는 C-V 곡선에서 V=0을 중심으로 비대칭성을 갖게 된다. 그리고, 캐패시터 전극에 인가되는 전압 변화에 따른 캐패시턴스 변화를 나타내는 전압계수 Vcc 값을 증가시키는 문제점이 발생된다.
또한, 상기 반도체 기판(10)상에 상기 캐패시터와 더불어 수백 Ω/sq. 내지 수천 Ω/sq.의 높은 저항 값을 갖는 저항 소자를 형성하는 경우, 이 저항 소자와 폴리실리콘막을 공용하는 캐패시터 전극은 상기 게이트 전극(16b)과 폴리실리콘막을 공용하는 캐패시터 전극에 비해 도핑 농도가 상대적으로 더 낮아질 수 있다. 이와 같은 경우, 상기 C-V 곡선의 비대칭성 및 상기 Vcc 값이 더욱 증가하게 되는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, CMP 공정을 사용하여 다른 소자에 영향을 주지 않고 캐패시터 상부전극을 도핑시킴으로써 캐패시터 하부전극과 캐패시터 상부전극의 도핑 농도를 근사화 시킬 수 있고, 따라서 캐패시터의 Vcc 특성을 향상시킬 수 있는 캐패시터 및 그의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 캐패시터 하부전극에 이온주입한 후 열산화막을 형성시킴으로써 캐패시터 하부전극의 상부표면 농도를 증가시키고, 이 농도와 캐패시터 상부전극의 하부표면 농도를 근사적으로 일치시킴으로써 캐패시터의 Vcc 특성을 향상시킬 수 있는 캐패시터의 제조 방법을 제공함에 있다.
도 1은 종래의 캐패시터의 단면 구조도;
도 2는 본 발명의 1 실시예에 따른 캐패시터의 단면 구조도;
도 3A 내지 도 3F는 본 발명의 1 실시예에 따른 캐패시터 제조 방법을 순차적으로 보이는 공정도;
도 4A 내지 도 4E는 본 발명의 2 실시예에 따른 캐패시터 제조 방법을 순차적으로 보이는 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100, 200 : 반도체 기판 12, 102, 202 : 필드산화막
14, 104, 214 : 게이트 산화막 16a, 106a, 204a : 캐패시터 하부전극
16b, 106b, 216b : 게이트 전극 18, 108, 218 : 소오스/드레인 영역
20, 110, 212 : 캐패시터 유전체막 22, 112, 216a : 캐패시터 상부전극
24, 118 : 층간절연막 25"<27, 120"<122 : 콘택전극
28"<30, 123"<125 : 배선전극 204, 216 : 폴리실리콘막
206 : 버퍼산화막 210 : 열산화막
211 : 절연막
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 캐패시터는, 반도체 기판상에 활성영역과 비활성영역을 정의하여 형성된 필드산화막과; 상기 필드산화막상에 도핑된 폴리실리콘막으로 형성된 캐패시터 하부전극과; 상기 캐패시터 하부전극상에 형성된 캐패시터 유전체막과; 상기 캐패시터 유전체막 상에 도핑된 폴리실리콘막으로 형성된 캐패시터 상부전극과; 상기 캐패시터 상부전극을 포함하여 반도체 기판상에 형성되어 있되, 상부 표면이 편평하게 형성된 층간절연막을 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 캐패시터 유전체막은, 산화막, 질화막, 그리고 ONO막 중 하나 이상으로 형성된다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 캐패시터는, 반도체 기판상에 활성영역과 비활성영역을 정의하여 형성된 필드산화막과; 상기 필드산화막상에 도핑된 폴리실리콘막으로 형성된 캐패시터 하부전극과; 상기 반도체 기판의 활성영역상에 게이트 산화막을 사이에 두고 도핑된 폴리실리콘막으로 형성된 게이트 전극과; 상기 캐패시터 하부전극상에 형성된 캐패시터 유전체막과; 상기 캐패시터 유전체막 상에 도핑된 폴리실리콘막으로 형성된 캐패시터 상부전극과; 상기 캐패시터 상부전극을 포함하여 반도체 기판상에 형성되어 있되, 상부 표면이 편평하게 형성된 층간절연막을 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 캐패시터 유전체막은, 산화막, 질화막, 그리고 ONO막 중 하나 이상으로 형성된다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 캐패시터의 제조 방법은, 반도체 기판상에 활성영역과 비활성영역을 정의하여 필드산화막을 형성하는 공정과; 상기 반도체 기판상에 제 1 폴리실리콘막을 형성하는 공정과; 상기 제 1 폴리실리콘막을 도핑시키는 공정과; 상기 제 1 폴리실리콘막을 식각하여 상기 필드산화막상에 캐패시터 하부전극을 형성하는 공정과; 상기 캐패시터 하부전극을 포함하여 반도체 기판상에 절연막 및 제 2 폴리실리콘막을 순차적으로 형성하는 공정과; 상기 절연막 및 제 2 폴리실리콘막을 식각하여 상기 캐패시터 하부전극상에 캐패시터 유전체막 및 그 상부에 캐패시터 상부전극을 형성하는 공정과; 상기 캐패시터 상부전극을 포함하여 반도체 기판상에 층간절연막을 형성하는 공정과; 상기 캐패시터 상부전극의 표면이 노출되도록 CMP 공정을 수행하여 상기 층간절연막을 식각하는 공정과; 상기 캐패시터 상부전극을 도핑시키는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 절연막은 산화막, 질화막, 그리고 ONO 막 중 하나 이상으로 형성된다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 캐패시터의 제조 방법은, 반도체 기판상에 활성영역과 비활성영역을 정의하여 필드산화막을 형성하는 공정과; 상기 활성영역상에 게이트 산화막을 형성하는 공정과; 상기 게이트 산화막을 포함하여 반도체 기판상에 제 1 폴리실리콘막을 형성하는 공정과; 상기 제 1 폴리실리콘막을 도핑시키는 공정과; 상기 제 1 폴리실리콘막을 식각하여 상기 활성영역 및 필드산화막상에 각각 게이트 전극 및 캐패시터 하부전극을 형성하는 공정과; 반도체 기판상에 절연막 및 제 2 폴리실리콘막을 순차적으로 형성하는 공정과; 상기 절연막 및 제 2 폴리실리콘막을 식각하여 상기 캐패시터 하부전극상에 캐패시터 유전체막 및 그 상부에 캐패시터 상부전극을 형성하는 공정과; 상기 캐패시터 상부전극을 포함하여 반도체 기판상에 층간절연막을 형성하는 공정과; 상기 캐패시터 상부전극의 표면이 노출되도록 CMP 공정을 수행하여 상기 층간절연막을 식각하는 공정과; 상기 캐패시터 상부전극을 도핑시키는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 캐패시터 유전체막은 산화막, 질화막, 그리고 ONO 막 중 하나 이상으로 형성된다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 캐패시터의 제조 방법은, 반도체 기판상에 활성영역과 비활성영역을 정의하여 필드산화막을 형성하는 공정과; 반도체 기판상에 제 1 폴리실리콘막을 형성하는 공정과; 상기 제 1 폴리실리콘막을 도핑시키는 공정과; 상기 제 1 폴리실리콘막을 식각하여 캐패시터 하부전극을 형성하는 공정과; 상기 캐패시터 하부전극상에 캐패시터 유전체막을 형성하는 공정과; 상기 활성영역상에 게이트 산화막을 형성하는 공정과; 상기 게이트 산화막을 포함하여 반도체 기판상에 제 2 폴리실리콘막을 형성하는 공정과; 상기 제 2 폴리실리콘막을 식각하여 상기 게이트 산화막 및 캐패시터 유전체막 상에 각각 게이트 전극 및 캐패시터 상부전극을 형성하는 공정과; 상기 캐패시터 상부전극을 포함하여 반도체 기판상에 층간절연막을 형성하는 공정과; 상기 캐패시터 상부전극의 표면이 노출되도록 CMP 공정을 수행하여 상기 층간절연막을 식각하는 공정과; 상기 캐패시터 상부전극을 도핑시키는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 캐패시터 유전체막은 산화막, 질화막, 그리고 ONO 막 중 하나 이상으로 형성된다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 캐패시터의 제조 방법은, 반도체 기판상에 활성영역과 비활성영역을 정의하여 필드산화막을 형성하는 공정과; 상기 반도체 기판상에 제 1 폴리실리콘막을 형성하는 공정과; 상기 제 1 폴리실리콘막을 도핑시키는 공정과; 상기 제 1 폴리실리콘막상에 열산화막을 형성하는 공정과; 상기 열산화막 상에 절연막을 형성하는 공정과; 상기 절연막 및 열산화막, 그리고 제 1 폴리실리콘막을 순차적으로 식각하여 상기 필드산화막상에 캐패시터 하부전극 및 그 상부에 캐패시터 유전체막을 형성하는 공정과; 상기 캐패시터 유전체막을 포함하여 반도체 기판상에 제 2 폴리실리콘막을 형성하는 공정과; 상기 제 2 폴리실리콘막을 도핑시키는 공정과; 상기 제 2 폴리실리콘막을 식각하여 상기 캐패시터 유전체막 상에 캐패시터 상부전극을 형성하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 폴리실리콘막을 도핑시키는 공정은, 이온주입 공정 및 POCl3 도핑 공정 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 열산화막은 상기 캐패시터 하부전극의 표면 농도를 증가시킨다.
이 방법의 바람직한 실시예에 있어서, 상기 절연막은 산화막 및 질화막, 그리고 ONO 막 중 하나 이상으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 폴리실리콘막을 도핑시키는 공정은, 이온주입 공정 및 POCl3 도핑 공정 중 어느 하나이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 캐패시터의 제조 방법은, 반도체 기판상에 활성영역과 비활성영역을 정의하여 필드산화막을 형성하는 공정과; 상기 반도체 기판상에 제 1 폴리실리콘막을 형성하는 공정과; 상기 제 1 폴리실리콘막을 도핑시키는 공정과; 상기 제 1 폴리실리콘막상에 열산화막을 형성하는 공정과; 상기 열산화막 상에 절연막을 형성하는 공정과; 상기 절연막 및 열산화막, 그리고 제 1 폴리실리콘막을 순차적으로 식각하여 상기 필드산화막상에 캐패시터 하부전극 및 그 상부에 캐패시터 유전체막을 형성하는 공정과; 상기 활성영역상에 게이트 산화막을 형성하는 공정과; 상기 게이트 산화막을 포함하여 반도체 기판상에 제 2 폴리실리콘막을 형성하는 공정과; 상기 제 2 폴리실리콘막을 도핑시키는 공정과; 상기 제 2 폴리실리콘막을 식각하여 상기 게이트 산화막 및 상기 캐패시터 유전체막 상에 각각 게이트 전극 및 캐패시터 상부전극을 형성하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 폴리실리콘막을 도핑시키는 공정은, 이온주입 공정 및 POCl3 도핑 공정 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 열산화막은 상기 캐패시터 하부전극의 표면 농도를 증가시킨다.
이 방법의 바람직한 실시예에 있어서, 상기 절연막은 산화막 및 질화막, 그리고 ONO 막 중 하나 이상으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 폴리실리콘막을 도핑시키는 공정은, 이온주입 공정 및 POCl3 도핑 공정 중 어느 하나이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 캐패시터의 제조 방법은, 반도체 기판상에 활성영역과 비활성영역을 정의하여 필드산화막을 형성하는 공정과; 반도체 기판상에 제 1 폴리실리콘막을 형성하는 공정과; 상기 제 1 폴리실리콘막을 도핑시키는 공정과; 상기 제 1 폴리실리콘막상에 열산화막 및 절연막을 순차적으로 형성하는 공정과; 상기 절연막 및 열산화막, 그리고 제 1 폴리실리콘막을 식각하여 상기 필드산화막상에 캐패시터 하부전극 및 그 상부에 캐패시터 유전체막을 형성하는 공정과; 상기 캐패시터 유전체막 상에 제 2 폴리실리콘막으로 캐패시터 상부전극을 형성하는 공정과; 상기 캐패시터 상부전극을 포함하여 반도체 기판상에 층간절연막을 형성하는 공정과; 상기 캐패시터 상부전극의 표면이 노출되도록 CMP 공정으로 상기 층간절연막을 식각하는 공정과; 상기 캐패시터 상부전극을 도핑시킨다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 폴리실리콘막을 도핑시키는 공정은, 이온주입 공정 및 POCl3 도핑 공정 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 열산화막은 상기 캐패시터 하부전극의 표면 농도를 증가시킨다.
이 방법의 바람직한 실시예에 있어서, 상기 절연막은 산화막 및 질화막, 그리고 ONO 막 중 하나 이상으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 캐패시터 상부전극을 도핑시키는 공정은, 이온주입 공정 및 POCl3 도핑 공정 중 어느 하나이다.
본 발명은 CMP 공정을 사용하여 캐패시터 상부전극만의 도핑을 용이하게 하고, 캐패시터 하부전극상에 열산화막을 형성함으로써 캐패시터 상부전극과 캐패시터 하부전극의 도핑 농도를 근사적으로 일치시킬 수 있다. 또한, 캐패시터 상부전극 또는 캐패시터 하부전극과 모오스 트랜지스터의 게이트 전극 형성을 위한 폴리실리콘막을 공용함으로써 공정 단계 및 공정 단가를 줄일 수 있다.
이하, 도 2 내지 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다.
(실시예 1)
도 2는 본 발명의 1 실시예에 따른 캐패시터의 단면 구조도이다.
도 2를 참조하면, 본 발명의 1 실시예에 따른 캐패시터는, 반도체 기판(100)상에 활성영역과 비활성영역을 정의하여 필드산화막(102)이 형성되어 있다.
캐패시터 하부전극(106a)이 상기 필드산화막(102)상에 형성되어 있다.
이 때, 상기 캐패시터 하부전극(106a)은 도핑된 폴리실리콘막으로 형성되며, 폴리실리콘막상에 소정의 불순물 이온주입하거나 POCl3도핑시킨 후 식각하여 형성된다.
캐패시터 유전체막(110)이 상기 캐패시터 하부전극(106a)의 일부분이 노출되도록 상기 캐패시터 하부전극(106a)상에 형성되어 있다.
이 때, 상기 캐패시터 유전체막(110)은 산화막, 질화막, 그리고 ONO(Oxide-Nitride-Oxide) 막 중 하나 이상으로 형성된다.
그리고, 상기 캐패시터 유전체막(110)상에 캐패시터 상부전극(112)이 형성되어 있다.
이 때, 상기 캐패시터 상부전극(112)은 도핑된 폴리실리콘막으로서, 일반적으로 폴리실리콘막을 POCl3도핑하여 형성하며, 폴리실리콘막상에 소정의 불순물 이온을 주입하여 형성할 수도 있다.
상기 활성영역상에 게이트 산화막(104)을 사이에 두고 게이트 전극(106b)이 형성되어 있다. 이 때, 상기 게이트 전극(106b)은 일반적으로 POCl3도핑된 폴리실리콘막으로 형성된다.
상기 캐패시터 상부전극(112)을 포함하여 반도체 기판(100)상에 층간절연막(118)이 형성되어 있다. 이 때, 상기 층간절연막(118)의 상부 표면은 편평하게 형성되어 있다.
상기 층간절연막(114)으로 BPSG(Boron-Phosphorus-Silicate Glass) 또는 PEOX(Plasma-Enhanced Oxide) 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 등이 사용되며 상기 층간 절연막의 다층막 구조도 사용될 수 있다.
상기 층간절연막(118)을 뚫고 상기 캐패시터 하부전극(106a) 및 캐패시터 상부전극(112), 그리고 모오스 트랜지스터의 소오스/드레인 영역(108)과 전기적으로 접속되도록 콘택전극들(120"<122)이 형성되어 있다.
이 때, 상기 콘택전극들(120"<122)은 W 또는 Al 금속막 등으로 형성된다.
상기 콘택전극들(120"<122)상에는 Al 금속막 등을 사용하여 배선전극들(123"<125)이 형성되어 있다.
도 3A 내지 도 3F는 본 발명의 1 실시예에 따른 캐패시터 제조 방법을 순차적으로 보이는 공정도이다.
도 3A를 참조하면, 본 발명의 실시예에 따른 캐패시터 제조 방법은 먼저, 반도체 기판(100)상에 활성영역과 비활성영역을 정의하여 필드산화막(102)을 형성한다.
그리고, 상기 활성영역상에 게이트 산화막(104)을 형성한다.
다음, 상기 필드산화막(102) 및 상기 게이트 산화막(104)상에 제 1 폴리실리콘막(도면에 미도시)을 형성하고, 상기 제 1 폴리실리콘막을 도핑시킨다.
이 때, 상기 제 1 폴리실리콘막의 도핑은 상기 제 1 폴리실리콘막상에 소정의 불순물 이온을 주입하여 드라이브 인(drive in)시키거나, POCl3을 사용하여 소정의 불순물 이온, 예컨데 인(P) 이온 또는 비소(As) 이온과 같은 N형 불순물 이온을 주입하여 드라이브 인(drive in)시키거나, POCl3을 사용하여 인(P)을 상기 제 1 폴리실리콘막 내로 확산시켜 형성한다.
상기 제 1 폴리실리콘막을 식각하여 상기 게이트 산화막(104) 및 필드산화막(102)상에 각각 게이트 전극(106b) 및 캐패시터 하부전극(106a)을 형성한다.
이어서, 상기 게이트 전극(106b) 양측의 반도체 기판(100)내에 소오스/드레인 영역(108)을 형성한다. 여기서 상기 소오스/드레인 영역(108)은 N형 불순물 이온 또는 P형 불순물 이온을 주입하여 형성한다. 또한, 상기 소오스/드레인 영역(108), 특히 P형 소오스/드레인 영역(108)을 형서할 때, 반도체기판(100)의 다른 활성영역에 P형 불순물 영역으로 이루어진 저항체(도시하지 않음)가 동시에 형성될 수 있다.
도 3B에 있어서, 반도체 기판(100)상에 절연막(도면에 미도시) 및 제 2 폴리실리콘막(도면에 미도시)을 순차적으로 형성한다. 그리고, 상기 절연막 및 제 2 폴리실리콘막을 식각하여 캐패시터 유전체막(110) 및 캐패시터 상부전극(112)을 형성한다. 여기서, 상기 절연막 및 제2 폴리실리콘막을 식각하기 전에 상기 제2 폴리실리콘막을 POCL3또는 N형 불순물을 이온주입 공정을 사용하여여 도우핑시키는 경우에, 상기 소오스/드레인 영역(108) 및 상기 저항체 내에 불순물이 침투할 수도 있다. 이러한 형상은 상기 소오스/드레인 영역(108) 및 저항체 상에 형성왼 절연막의 두두께가 얇을수록 더욱 심하게 나타난다. 따라서, 소오스/드레인 영역(108) 및 저항체의 전기적인 저항값이 변화하여 원하는 전기적인인 특성을 억기가 어려울 수 있다. 좀더 구체적으로, 상기 제2 폴리실리콘막을 하부전극(106a)과 동일한 도전형으로 도우핑시키기 위하여 제2 폴리실리콘막에 N형 불순물을 주입시키는 경우에, P형 소오스/드레인 영역 및 P형 저항체는 카운터(counter) 도우핑되어 그 저항이 현저히 증가할 수 있다. 또한, 캐패시터의 커패시턴스를 증가시키기 위하여 상기 절연막을 매우 얇게 형성하여야 하는 경우, 소오스/드레인 영역(108) 및 저항체에 불순물이 침투하는 형상은 더욱 심하게 나타난다. 이에 따라. 상기 제2 폴리실리콘막을 셩헝한 직후에, 제2 폴리실리콘막을 도우핑시키는 공정은 생략하는 것이 발람직하다.
한편, 상기 캐패시터 유전체막(110)은 산화막, 질화막, 그리고 ONO 막 중 하나 이상으로 형성된다.
상기 캐패시터 상부전극(112)을 포함하여 반도체 기판(100)상에 층간절연막(114)을 형성한다.
이 때, 상기 층간절연막(114)으로 BPSG 또는 PEOX 또는 TEOS 등이 사용된다.
다음, 평탄화 공정으로 자주 사용되고, 넓은 면적에 걸쳐서 매우 우수한 평탄도 및 균일도를 갖는 CMP(Chemical Mechanical Polishing) 공정을 사용하여 상기 층간절연막(114)을 A-A'까지 식각한다.
이 때, 상기 캐패시터 상부전극(112)이 충분히 드러날 수 있도록 소정의 과식각(overetch) 공정을 수행한다.
반도체 기판(100)상에 소정의 불순물 이온(115), 예컨대 인(P) 이온 또는 비소(As) 이온을 주입하거나 POCl3등을 사용하여 도 3C에 도시된 바와 같이, 상기 캐패시터 상부전극(112)을 선택적으로 도핑시킨다.
이 때, 상기 게이트 전극(106b) 등 다른 소자들은 상기 층간절연막(114)의 두께가 충분히 확보되어 있기 때문에 상기 캐패시터 상부전극(112)의 도핑의 영향을 받지 않게 된다. 따라서, 상기 상부전극(112)을 도우핑시키기 위한 드라이브 인(drive-in) 공정을 충분히 실시할 수 있으므로 상부 전극(112)의 불순물 농도가 포화될 때까지 도우핑시킬 수 있다. 이때, 상부전극(112) 내에 주입된 불순물들이 상기 상부전극(112) 아래의 얇은 유전체막(110)을 통과하여 하부전극(106a)까지 침투할지라도 하부전극(106a)의 농도는 증가하므로 캐피시터의 특성은 오히려 향상된다.
도 3D를 참조하면, 상기 캐패시터 상부전극(112)을 포함하여 상기 층간절연막(114)상에 상기 캐패시터 상부전극(112)과 후속공정으로 형성되는 금속배선간의 쇼트(short)를 방지하기 위한 다른 층간절연막(116)을 형성한다.
이어서, 도 3E에 있어서, 상기 층간절연막(118)을 뚫고 상기 캐패시터 하부전극(106a) 및 캐패시터 상부전극(112), 그리고 상기 소오스/드레인 영역(108)과 각각 전기적으로 접속되도록 콘택전극들(120"<122)을 형성한다.
이 때, 상기 콘택전극들(120"<122)은 W 또는 Al 금속막 등으로 형성된다.
마지막으로, 상기 콘택전극들(120"<122)과 전기적으로 접속되도록 Al 금속막을 사용하여 배선전극들(123"<125)을 형성하면 도 3F에 도시된 바와 같이, 캐패시터가 형성된다.
이와 같이, 상기 CMP 공정을 사용하여 다른 소자에 영향을 주지 않고 캐패시터 상부전극(112)을 충분히 도핑시킴으로써 상기 캐패시터 상부전극(112)의 도핑 레벨을 증가시킬 수 있다. 이에 따라, 상기 상부전극(106a)에 인가되는 전압이 변화할 지라도 적어도 상부전극(112)의 하부면에 공핍층(depletion layer)이 형성되는 형상을 방지할 수 있다. 결과적으로, 캐피시터의 전압에 따른 커패시턴스의 변화량을 감소시킬 수 있다.
또한, 상기 캐패시터 하부전극(106a) 또는 캐패시터 상부전극(112)과 모오스 트랜지스터의 게이트 전극(106b) 형성을 위한 폴리실리콘막을 공용함으로써, 추가의 폴리실리콘막 형성 및 포토레지스트 패턴 형성이 필요하지 않게 된다.
한편, 공정순서를 달리하여 상기 캐패시터 하부전극(106a) 및 캐패시터 유전체막(110)을 형성한 후 상기 게이트 산화막(104)을 형성하고, 이어서 상기 캐패시터 상부전극(112)과 게이트 전극(106b)을 동시에 형성시킬 수도 있다. 이후, 상기 소오스/드레인 영역(108)을 형성한다.
(실시예 2)
도 4A 내지 도 4E는 본 발명의 2 실시예에 따른 캐패시터 제조 방법을 순차적으로 보이는 공정도이다.
도 4A를 참조하면, 반도체 기판(200)상에 활성영역과 비활성영역을 정의하여 필드산화막(202)을 형성한다.
모오스 트랜지스터의 쓰레스홀드 전압(threshold voltage) 제어 이온주입 공정 등을 수행한 후, 상기 반도체 기판(200)상에 제 1 폴리실리콘막(204) 및 버퍼산화막(206)을 형성한다.
상기 버퍼산화막(206)상에 소정의 불순물 이온(208)을 주입하여 상기 제 1 폴리실리콘막(204)을 도핑시킨다.
이 때, 상기 불순물 이온(208)은 비소(As) 또는 인(P) 등이 사용된다.
다음, 도 4B에 있어서, 상기 버퍼산화막(206)을 제거한 후 상기 제 1 폴리실리콘막(204)상에 열산화막(210) 및 절연막(211)을 순차적으로 형성한다.
이 때, 상기 열산화막(210) 형성시 상기 비소(As) 또는 인(P) 등의 불순물 이온(208)이 상기 제 1 폴리실리콘막(204)의 표면에 격리(segregation)되어, 상기 제 1 폴리실리콘막(204)의 상부 표면 농도를 증가시키게 된다. 이러한 격리현상은 붕소와 같은 가벼운 불순물 이온의 경우와는 반대되는 현상으로서, 특히 인(P)과같은 무거운 불순물이 주입된 실리콘막을 열사화시킬 때 실리콘막의 표면에 주입된 인(P)은 열산화막 내에 흡수되지 않고 실리콘막의 벌크 영역을 향하여 밀려나는 성질에 기인한다. 이때, 상기 격리현상에 기인하여 열산화막 아래의 실리콘막 표면의 인(P) 농도는 열산화 공정의 온도가 낮을수록 높은 특성을 보인다. 구체적으로, 인(P)이 주입된 실리콘막을 920℃에서 습식 열산화(wet oxidation)시키면 실리콘막의 표면농도는 벌크농도에 비하여 약 3.5배 이상의 값을 보이는 반면에, 인(P)이 주입된 실리콘막을 1100℃에서 습식 열산화시키면 실리콘막의 표면농도는 벌크농도에 비하여 약 2배 이하의 값을 보인다는 사실은 널리 알려져 있다.
상기 절연막(211)은 산화막 및 질화막, 그리고 ONO막 중 하나 이상으로 형성되며, 상기 열산화막(210)과 더불어 완성된 캐패시터의 캐패시턴스를 결정하게 된다.
상기 절연막(211) 및 열산화막(210), 그리고 제 1 폴리실리콘막(204)을 순차적으로 식각하여 도 4C에 도시된 바와 같이, 상기 필드산화막(202)상에 캐패시터 하부전극(204a) 및 그 상부에 캐패시터 유전체막(212)을 형성한다.
도 4D를 참조하면, 상기 활성영역상에 모오스 트랜지스터의 게이트 산화막(214)을 형성한다. 다음, 상기 게이트 산화막(214)을 포함하여 반도체 기판(200)상에 제 2 폴리실리콘막(216)을 형성하고, 이 막(216)을 도핑시킨다.
이 때, 상기 제 2 폴리실리콘막(216)의 도핑은 상기 제 2 폴리실리콘막(216)상에 소정의 불순물 이온을 주입하여 드라이브 인(drive in)시키거나, POCl3을 사용하여 소정의 불순물 이온을 상기 제 2 폴리실리콘막(216) 내로 확산시켜 형성한다.
마지막으로, 상기 제 2 폴리실리콘막(216)을 식각하여 상기 게이트 산화막(214) 및 상기 캐패시터 유전체막(212)상에 각각 게이트 전극(216b) 및 캐패시터 상부전극(216a)을 형성한다. 그리고, 상기 게이트 전극(216b) 양측의 활성영역 내에 소오스/드레인 영역(218)을 형성하면 도 4E에 도시된 바와 같이, 반도체 기판(200)상에 모오스 트랜지스터와 더불어 캐패시터가 형성된다.
후속공정으로, 도전막들 사이의 절연을 위한 층간절연막(도면에 미도시) 형성하고, 이 층간절연막을 뚫고 상기 캐패시터 전극들(204, 216a) 및 소오스/드레인 영역(218)과 각각 전기적으로 접속되도록 콘택전극들(도면에 미도시) 및 배선전극들(도면에 미도시)을 형성한다.
한편, 상기 캐패시터 하부전극(204a)의 이온주입 공정 및 열산화막(210) 형성 공정을 통해 상기 캐패시터 하부전극(204a)의 상부표면 농도를 증가시키게 되므로, 상기 캐패시터 하부전극(204a) 형성 및 저항소자를 형성하기 위한 폴리실리콘막을 공용할 수 있다. 따라서, 상기 저항소자를 형성하기 위한 다른 폴리실리콘막 형성 및 이 폴리실리콘막의 도핑 공정을 줄일 수 있다.
또한, 상기 캐패시터 상부전극(216a)을 상기 1 실시예에서와 같이 CMP 공정을 사용하여 다른 소자에 영향을 주지 않고 도핑시킴으로써, 상기 캐패시터 상부전극(216a)의 농도와 상기 캐패시터 하부전극(204a)의 농도를 근사적으로 일치시킬 수 있고, 따라서 C-V 곡선의 대칭성 및 Vcc 특성을 향상시킬 수 있다.
본 발명은 추가의 포토레지스트 패턴 형성없이 CMP 공정을 사용하여 다른 소자에 영향을 주지 않고 캐패시터 상부전극을 도핑시킴으로써 캐패시터 하부전극의 도핑 농도와 근사적으로 일치시킬 수 있고, 캐패시터 하부전극의 열산화막 공정을 통해 캐패시터 하부전극의 상부표면 농도를 증가시킴으로써 캐패시터 상부전극의 하부표면 농도와 근사적으로 일치시킬 수 있다. 따라서, C-V 곡선의 대칭성을 얻을 수 있고, Vcc 값을 줄일 수 있는 효과가 있다.
또한, 캐패시터 하부전극 또는 캐패시터 상부전극과 모오스 트랜지스터의 게이트 전극을 형성하기 위한 폴리실리콘막을 공용할 수 있고, 캐패시터 하부전극과 저항 소자를 형성하기 위한 폴리실리콘막을 공용함으로써 공정단계 및 공정단가를 줄일 수 있는 효과가 있다.

Claims (21)

  1. 반도체 기판(100)상에 활성영역과 비활성영역을 정의하여 필드산화막(102)을 형성하는 공정과;
    상기 반도체 기판(100)상에 제 1 폴리실리콘막을 형성하는 공정과;
    상기 제 1 폴리실리콘막을 도핑시키는 공정과;
    상기 제 1 폴리실리콘막을 식각하여 상기 필드산화막(102)상에 캐패시터 하부전극(106a)을 형성하는 공정과;
    상기 캐패시터 하부전극(106a)을 포함하여 반도체 기판(100)상에 절연막 및 제 2 폴리실리콘막을 순차적으로 형성하는 공정과;
    상기 절연막 및 제 2 폴리실리콘막을 식각하여 상기 캐패시터 하부전극(106a)상에 캐패시터 유전체막(110) 및 그 상부에 캐패시터 상부전극(112)을 형성하는 공정과;
    상기 캐패시터 상부전극(112)을 포함하여 반도체 기판(100)상에 층간절연막(114)을 형성하는 공정과;
    상기 캐패시터 상부전극(112)의 표면이 노출되도록 CMP 공정을 수행하여 상기 층간절연막(114)을 식각하는 공정과;
    상기 캐패시터 상부전극(112)을 도핑시키는 공정을 포함하는 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 절연막은 산화막, 질화막, 그리고 ONO 막 중 하나 이상으로 형성된 캐패시터의 제조 방법.
  3. 반도체 기판(100)상에 활성영역과 비활성영역을 정의하여 필드산화막(102)을 형성하는 공정과;
    상기 활성영역상에 게이트 산화막(104)을 형성하는 공정과;
    상기 게이트 산화막(104)을 포함하여 반도체 기판(100)상에 제 1 폴리실리콘막을 형성하는 공정과;
    상기 제 1 폴리실리콘막을 도핑시키는 공정과;
    상기 제 1 폴리실리콘막을 식각하여 상기 게이트 산화막(104) 및 필드산화막(102)상에 각각 게이트 전극(106b) 및 캐패시터 하부전극(106a)을 형성하는 공정과;
    반도체 기판(100)상에 절연막 및 제 2 폴리실리콘막을 순차적으로 형성하는 공정과;
    상기 절연막 및 제 2 폴리실리콘막을 식각하여 상기 캐패시터 하부전극(106a)상에 캐패시터 유전체막(110) 및 그 상부에 캐패시터 상부전극(112)을 형성하는 공정과;
    상기 캐패시터 상부전극(112)을 포함하여 반도체 기판(100)상에 층간절연막(114)을 형성하는 공정과;
    상기 캐패시터 상부전극(112)의 표면이 노출되도록 CMP 공정을 수행하여 상기 층간절연막(114)을 식각하는 공정과;
    상기 캐패시터 상부전극(112)을 도핑시키는 공정을 포함하는 캐패시터의 제조 방법.
  4. 제 3 항에 있어서,
    상기 캐패시터 유전체막(110)은 산화막, 질화막, 그리고 ONO 막 중 하나 이상으로 형성된 캐패시터의 제조 방법.
  5. 반도체 기판(100)상에 활성영역과 비활성영역을 정의하여 필드산화막(102)을 형성하는 공정과;
    반도체 기판(100)상에 제 1 폴리실리콘막을 형성하는 공정과;
    상기 제 1 폴리실리콘막을 도핑시키는 공정과;
    상기 제 1 폴리실리콘막을 식각하여 캐패시터 하부전극(106a)을 형성하는 공정과;
    상기 캐패시터 하부전극(106a)상에 캐패시터 유전체막(110)을 형성하는 공정과;
    상기 활성영역상에 게이트 산화막(104)을 형성하는 공정과;
    상기 게이트 산화막(104)을 포함하여 반도체 기판(100)상에 제 2 폴리실리콘막을 형성하는 공정과;
    상기 제 2 폴리실리콘막을 식각하여 상기 게이트 산화막(104) 및 캐패시터 유전체막(110)상에 각각 게이트 전극(106b) 및 캐패시터 상부전극(112)을 형성하는 공정과;
    상기 캐패시터 상부전극(112)을 포함하여 반도체 기판(100)상에 층간절연막(114)을 형성하는 공정과;
    상기 캐패시터 상부전극(112)의 표면이 노출되도록 CMP 공정을 수행하여 상기 층간절연막(114)을 식각하는 공정과;
    상기 캐패시터 상부전극(112)을 도핑시키는 공정을 포함하는 캐패시터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 캐패시터 유전체막(110)은 산화막, 질화막, 그리고 ONO 막 중 하나 이상으로 형성된 캐패시터의 제조 방법.
  7. 반도체 기판(200)상에 활성영역과 비활성영역을 정의하여 필드산화막(202)을 형성하는 공정과;
    상기 반도체 기판(200)상에 제 1 폴리실리콘막(204)을 형성하는 공정과;
    상기 제 1 폴리실리콘막(204)을 도핑시키는 공정과;
    상기 제 1 폴리실리콘막(204)상에 열산화막(210)을 형성하여 상기 제1 폴리실리콘막(204)의 표면농도를 증가시키는 공정과;
    상기 열산화막(210)상에 절연막(211)을 형성하는 공정과;
    상기 절연막(211) 및 열산화막(210), 그리고 제 1 폴리실리콘막(204)을 순차적으로 식각하여 상기 필드산화막(202)상에 캐패시터 하부전극(204a) 및 그 상부에 캐패시터 유전체막(212)을 형성하는 공정과;
    상기 캐패시터 유전체막(212)을 포함하여 반도체 기판(200)상에 제 2 폴리실리콘막(216)을 형성하는 공정과;
    상기 제 2 폴리실리콘막(216)을 도핑시키는 공정과;
    상기 제 2 폴리실리콘막(216)을 식각하여 상기 캐패시터 유전체막(212)상에 캐패시터 상부전극(216a)을 형성하는 공정을 포함하는 캐패시터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 폴리실리콘막(204)을 도핑시키는 공정은, 이온주입 공정 및 POCl3 도핑 공정 중 어느 하나인 캐패시터의 제조 방법.
  9. 제 7 항에 있어서,
    상기 열산화막(210)은 상기 캐패시터 하부전극(204a)의 표면 농도를 증가시키는 캐패시터의 제조 방법.
  10. 제 7 항에 있어서,
    상기 절연막(211)은 산화막 및 질화막, 그리고 ONO 막 중 하나 이상으로 형성된 캐패시터의 제조 방법.
  11. 제 7 항에 있어서,
    상기 제 2 폴리실리콘막(216)을 도핑시키는 공정은, 이온주입 공정 및 POCl3 도핑 공정 중 어느 하나인 캐패시터의 제조 방법.
  12. 반도체 기판(200)상에 활성영역과 비활성영역을 정의하여 필드산화막(202)을 형성하는 공정과;
    상기 반도체 기판(200)상에 제 1 폴리실리콘막(204)을 형성하는 공정과;
    상기 제 1 폴리실리콘막(204)을 도핑시키는 공정과;
    상기 제 1 폴리실리콘막(204)상에 열산화막(210)을 형성하여 상기 제1 폴리실리콘막(204)의 표면농도를 증가시키는 공정과;
    상기 열산화막(210)상에 절연막(211)을 형성하는 공정과;
    상기 절연막(211) 및 열산화막(210), 그리고 제 1 폴리실리콘막(204)을 순차적으로 식각하여 상기 필드산화막(202)상에 캐패시터 하부전극(204a) 및 그 상부에 캐패시터 유전체막(212)을 형성하는 공정과;
    상기 활성영역상에 게이트 산화막(214)을 형성하는 공정과;
    상기 게이트 산화막(214)을 포함하여 반도체 기판(200)상에 제 2 폴리실리콘막(216)을 형성하는 공정과;
    상기 제 2 폴리실리콘막(216)을 도핑시키는 공정과;
    상기 제 2 폴리실리콘막(216)을 식각하여 상기 게이트 산화막(214) 및 상기 캐패시터 유전체막(212)상에 각각 게이트 전극(216b) 및 캐패시터 상부전극(216a)을 형성하는 공정을 포함하는 캐패시터의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 폴리실리콘막(204)을 도핑시키는 공정은, 이온주입 공정 및 POCl3 도핑 공정 중 어느 하나인 캐패시터의 제조 방법.
  14. 제 12 항에 있어서,
    상기 열산화막(210)은 상기 캐패시터 하부전극(204a)의 표면 농도를 증가시키는 캐패시터의 제조 방법.
  15. 제 12 항에 있어서,
    상기 절연막(211)은 산화막 및 질화막, 그리고 ONO 막 중 하나 이상으로 형성된 캐패시터의 제조 방법.
  16. 제 12 항에 있어서,
    상기 제 2 폴리실리콘막(216)을 도핑시키는 공정은, 이온주입 공정 및 POCl3 도핑 공정 중 어느 하나인 캐패시터의 제조 방법.
  17. 반도체 기판(200)상에 활성영역과 비활성영역을 정의하여 필드산화막(202)을 형성하는 공정과;
    반도체 기판(200)상에 제 1 폴리실리콘막(204)을 형성하는 공정과;
    상기 제 1 폴리실리콘막(204)을 도핑시키는 공정과;
    상기 제 1 폴리실리콘막(204)상에 열산화막(210) 및 절연막(211)을 순차적으로 형성하여 상기 제1 폴리실리콘막(204)의 표면농도를 증가시키는 공정과;
    상기 절연막(211) 및 열산화막(210), 그리고 제 1 폴리실리콘막(204)을 식각하여 상기 필드산화막(202)상에 캐패시터 하부전극(204a) 및 그 상부에 캐패시터 유전체막(212)을 형성하는 공정과;
    상기 캐패시터 유전체막(212)상에 제 2 폴리실리콘막(216)으로 캐패시터 상부전극(216a)을 형성하는 공정과;
    상기 캐패시터 상부전극(216a)을 포함하여 반도체 기판(200)상에 층간절연막을 형성하는 공정과;
    상기 캐패시터 상부전극(216a)의 표면이 노출되도록 CMP 공정으로 상기 층간절연막을 식각하는 공정과;
    상기 캐패시터 상부전극(216a)을 도핑시키는 공정을 포함하는 캐패시터의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 폴리실리콘막(204)을 도핑시키는 공정은, 이온주입 공정 및 POCl3 도핑 공정 중 어느 하나인 캐패시터의 제조 방법.
  19. 제 17 항에 있어서,
    상기 열산화막(210)은 상기 캐패시터 하부전극(204a)의 표면 농도를 증가시키는 캐패시터의 제조 방법.
  20. 제 17 항에 있어서,
    상기 절연막(211)은 산화막 및 질화막, 그리고 ONO 막 중 하나 이상으로 형성된 캐패시터의 제조 방법.
  21. 제 17 항에 있어서,
    상기 캐패시터 상부전극(216a)을 도핑시키는 공정은, 이온주입 공정 및 POCl3 도핑 공정 중 어느 하나인 캐패시터의 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0685193A (ja) * 1992-09-07 1994-03-25 Nec Corp 半導体装置
US5432732A (en) * 1991-01-01 1995-07-11 Ohmi; Tadahiro Dynamic semiconductor memory
KR960009156A (ko) * 1994-08-01 1996-03-22 윌리엄 이. 힐러 고유전 상수 물질 전극을 위한 도전성 신형 나이트라이드 장벽층
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432732A (en) * 1991-01-01 1995-07-11 Ohmi; Tadahiro Dynamic semiconductor memory
JPH0685193A (ja) * 1992-09-07 1994-03-25 Nec Corp 半導体装置
KR960009156A (ko) * 1994-08-01 1996-03-22 윌리엄 이. 힐러 고유전 상수 물질 전극을 위한 도전성 신형 나이트라이드 장벽층
JPH0888334A (ja) * 1994-09-20 1996-04-02 Nec Corp 半導体装置とその製造方法

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