JPH10313094A - アナログ機能のためのキャパシターの製造方法 - Google Patents

アナログ機能のためのキャパシターの製造方法

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JPH10313094A
JPH10313094A JP10120261A JP12026198A JPH10313094A JP H10313094 A JPH10313094 A JP H10313094A JP 10120261 A JP10120261 A JP 10120261A JP 12026198 A JP12026198 A JP 12026198A JP H10313094 A JPH10313094 A JP H10313094A
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JP
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film
capacitor
forming
polysilicon film
doping
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JP10120261A
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English (en)
Inventor
Chang-Bong Oh
オウ，チャング−ボング
Young-Wug Kim
キム，ヤング−ウグ
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 キャパシター上部電極１１２を除いた他の構
成要素がドーピングの間にドープ剤の影響を受けないよ
うにし、キャパシター上部及び下部電極１１２、１０６
ａが十分なドーピングレベルを持ち、互いに殆ど同一な
ドーピング濃度を持つキャパシターの製造方法を提供す
る。 【解決手段】 キャパシター上部電極１１２の上部表面
がＣＭＰにポリシングされた後、キャパシター下部電極
１０６ａと同一なドーピング工程によりドーピングされ
る。キャパシター下部電極１０６ａが形成された後、キ
ャパシター下部電極１０６ａに注入された不純物イオン
がキャパシター下部電極の上部表面に隔離させるために
熱酸化工程を遂行する。これによって、キャパシター上
部及び下部電極がキャパシター上部及び下部電極の界面
で殆ど同じドーピング濃度を持つようになる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関するものであり、より具体的にはアナログ及びデ
ィジタル機能が具現される単一チップ上の集積回路に使
用されるに適合なキャパシターの製造方法に関するもの
である。
【０００２】
【従来の技術】最近、半導体装置の高集積化及び高性能
化により、いろいろな機能、例えば、アナログ及びディ
ジタル機能全てを持つ注文集積回路（ｃｕｓｔｏｍ ｉ
ｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ）の開発がより
要求されている。特に、マルチメディア、通信、そし
て、グラフィック処理装置（ｇｒａｐｈｉｃ ｐｒｏｃ
ｅｓｓｉｎｇ ｕｎｉｔ）等はディジタル機能に付加的
にアナログ機能を持つように要求される。このような要
求を充足させるため、キャパシターの特性及び抵抗の特
性の改善は重要な要素である。
【０００３】よく知られているアナログ機能のためのキ
ャパシターにおいて、薄いポリシリコン膜あるいは金属
膜がキャパシター電極に使用され、ＳｉＯ2あるいはＳ
ｉ3Ｎ4膜が誘電膜として使用される。このキャパシター
は図１２に図示されている。この図面において、半導体
基板１０上に二つの領域、すなわち、活性領域と非活性
領域が画定されている。
【０００４】キャパシターは非活性領域内に特にフィル
ド酸化膜１２上に形成されているし、トランジスターは
活性領域内に形成されている。キャパシターはキャパシ
タ下部電極１６ａ及びキャパシター上部電極２２，これ
の間に挿入されたキャパシター誘電膜２０を具備する。
トランジスターは活性領域上にゲート酸化膜１４を間に
おいたゲート電極１６ｂを具備する。
【０００５】トランジスターは又、ゲート電極１６ｂ両
側の半導体基板１０内にソース／ドレーン領域１８を具
備する。層間絶縁膜２４が上部電極２２及びゲート電極
１６ｂを含んで基板上に装着されている。コンタクトプ
ラグ（電極）２５，２６，２７が各々層間絶縁膜２４を
空けて相互連結電極（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ
ｅｌｅｃｔｒｏｄｅｓ）２８，２９，３０と電気的に
連結されるように形成されている。
【０００６】万一、コンタクトプラグがタングステンＷ
ープラグ工程で形成されると、これらは相互連結電極と
他の物質から形成される。万一、コンタクトプラグがア
ルミニウムースパッタリング（Ａｌーｓｐｕｔｔｅｒｉ
ｎｇ）あるいはアルミニウムーフロー（Ａｌーｆｌｏ
ｗ）工程を使用して形成されると、これらは相互連結電
極と同一な物質で形成される。
【０００７】上述したキャパシターの製造において、一
般的にポリシリコン層がキャパシター下部電極１６ａに
使用され、数百Å厚さの０Ｎ０膜がキャパシター誘電膜
２０に使用される。特に、キャパシター上部電極２２は
ゲート電極１６ｂと同一な物質に形成される。
【０００８】上部電極２２及びゲート電極１６ｂはポリ
シリコンを装着して大抵は同時に形成される。又、キャ
パシターの製造において、下部電極１６ａの抵抗値を減
少させるために、不純物イオン（ｉｍｐｕｒｉｔｙ ｉ
ｏｎｓ）のドライブイン（ｄｒｉｖｅーｉｎ）のための
熱処理工程がポリシリコン膜装着、バッファー酸化膜、
そして、不純物イオン注入後に遂行されなければならな
い。
【０００９】一方、アナログディジタル変換器のような
ＣＭＯＳロジックアナログ素子において、ノイズに対す
る信号の比（ＳＮＲ；ｓｉｇｎａｌ ｔｏ ｎｏｉｓｅ
ｒａｔｉｏ）を向上させるために、ＣＭＯＳアナログ
キャパシターのキャパシタンスの電圧係数（ｖｏｌｔａ
ｇｅ ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｃａｐａｃｉｔ
ａｎｃｅ）ＶＣＣを減少させることは非常に重要であ
る。ＶＣＣの減少はＣＭＯＳアナログキャパシターに印
加される電圧によるキャパシタンス値の変化が低いこと
を意味する。
【００１０】本発明は、ＣＭＯＳアナログキャパシター
のキャパシタンス電圧係数を減少させるために提案され
た。
【００１１】キャパシター上部電極の下部部位、例え
ば、キャパシター上部電極と誘電膜間の界面に殆ど引接
した表面部位のドーピング濃度がキャパシター下部電極
の上部表面部位のドーピング濃度と殆ど同一であると、
キャパシターは非常に小さいＶＣＣ特性を持つ。又、こ
のキャパシターはＣ（キャパシタンス）ーＶ（電圧）曲
線でゼロ電圧（ｚｅｒｏ ｖｏｌｔａｇｅ）に対して図
１３で示したように、対称的な特性を持つ。ＶＣＣは次
の方程式で与えられる。
【００１２】ＶＣＣ（１／Ｃｏ）＝ｄｃ／ｄｖ 但し、Ｃ0はノミナルキャパシタンス（ｎｏｍｉｎａｌ
ｃａｐａｃｉｔａｎｃｅ）であり、ｄＣ／ｄＶは印加
電圧（ａｐｐｌｉｅｄ ｖｏｌｔａｇｅ）に対したキャ
パシタンスの変化である。
【００１３】
【発明が解決しようとする課題】しかし、再び図１２を
参照すると、上部及びゲート電極（２２，１６ｂ）が同
時に形成されるので、ゲート電極１６ｂはＰＯＣＩ3ド
ーピング／ドライブイン工程によりドーピングされ、下
部電極１６ａはイオン注入によりドーピングされ、下部
電極１６ａのドーピングレベルがゲート電極２２のドー
ピングレベルより低くなる。
【００１４】従って、このように製造されたキャパシタ
ーのＶＣＣの減少が難しく、非常に制限される。このよ
うに、製造されたキャパシターはＣ−Ｖ曲線において、
比対称性を持つ。
【００１５】その上、数百Ω／ｓｑ．〜数ＫΩ／ｓｑ．
の高抵抗を持つ抵抗がキャパシターが具現された単一チ
ップ上にデザインされなければならない。万一、抵抗が
下部電極１６ａと同時に形成されると、下部電極１６ａ
のドーピング濃度は上部電極２２のドーピング濃度に比
べて相対的により低くなる。これはＶＣＣ値及びＣ−Ｖ
曲線の非対称性特性がもっと増加される深刻な問題点の
原因になる。
【００１６】本発明は上述した諸般問題点を解決するた
めに提案されたものであり、キャパシタンス電圧係数Ｖ
ＣＣを減少させることができるキャパシタンスの製造方
法を提供することを目的としている。
【００１７】本発明の他の目的は、キャパシタンスー電
圧曲線に対して対称性を持つキャパシターの製造方法を
提供することにある。
【００１８】本発明の他の目的は、キャパシター上部及
び下部電極が十分なドーピングレベルを持つキャパシタ
ーの製造方法を提供することにある。
【００１９】本発明の他の目的は、上部電極が下部電極
のドーピング濃度と殆ど同一なドーピング濃度を持つキ
ャパシターの製造方法を提供することにある。
【００２０】本発明の他の目的は、キャパシター上部及
び下部電極が同一なドーピング工程によりドーピングさ
れるキャパシターの製造方法を提供することにある。
【００２１】本発明の他の目的は、単一チップ上にゲー
ト電極が形成される時、キャパシター下部電極が同時に
形成されるキャパシターの製造方法を提供することにあ
る。
【００２２】本発明の他の目的は、キャパシター上部電
極の上部表面がＣＭＰによりポリシング（ｐｏｌｉｓｈ
ｉｎｇ）され、上部電極を除いた余りの構成要素がドー
ピングの間、影響を受けないようにドーピングされるキ
ャパシターの製造方法を提供することにある。
【００２３】
【課題を解決するための手段】本発明の第１の手段によ
ると、キャパシターの製造方法は活性領域と非活性領域
を画定するために半導体基板上にフィルド酸化膜を形成
する段階と、半導体基板上に第１ポリシリコン膜を形成
する段階、ドーピング工程を使用して第１ポリシリコン
膜をドーピングする段階、フィルド酸化膜上にキャパシ
ター下部電極を形成するために第１ポリシリコン膜を蝕
核する段階、半導体基板全面に絶縁膜及び第２ポリシリ
コン膜を次第に形成する段階、キャパシター下部電極上
にキャパシター誘電膜及びキャパシター上部電極を形成
するために絶縁膜及び第２ポリシリコン膜を蝕核する段
階、キャパシター上部電極を含んで半導体基板上に層間
絶縁膜を形成する段階、キャパシター上部電極の上部表
面が露出される時まで層間絶縁膜をポリシングする段階
及び第１ポリシリコン膜に対したドーピング工程と同一
なドーピング工程を使用してキャパシター上部電極をド
ーピングさせる段階を含む。
【００２４】発明の第２の手段によると、キャパシター
の製造方法は活性領域と非活性領域を画定するために半
導体基板上にフィルド酸化膜を形成する段階、半導体基
板上に第１ポリシリコン膜を形成する段階、ドーピング
工程を使用して第１ポリシリコン膜をドーピングする段
階、第１ポリシリコン膜上に熱酸化膜を形成する段階、
キャパシター熱酸化膜上に絶縁膜を形成する段階、フィ
ルド酸化膜上にキャパシター下部電極を形成し、同時に
キャパシター下部電極上にキャパシター誘電膜を形成す
るために絶縁膜、熱酸化膜、そして、第１ポリシリコン
膜を次第に蝕核する段階、キャパシター誘電膜を含んで
半導体基板上に第２ポリシリコン膜を形成する段階、第
１ポリシリコン膜に対したドーピング工程と同一なドー
ピング工程を使用して第２ポリシリコン膜をドーピング
させる段階及びキャパシター上部電極を形成するための
マスクを使用して第２ポリシリコン膜を蝕核する段階を
含む。
【００２５】本発明の第３の手段によると、キャパシタ
ーの製造方法は、活性領域と非活性領域を画定するため
に半導体基板上にフィルド酸化膜を形成する段階、半導
体基板上に第１ポリシリコン膜を形成する段階、ドーピ
ング工程を使用して第１ポリシリコン膜をドーピングさ
せる段階、第１ポリシリコン膜上に熱酸化膜及び絶縁膜
を次第に形成する段階、フィルド酸化膜上にキャパシタ
ー上にキャパシター下部電極を形成し、同時にキャパシ
ター下部電極上にキャパシター誘電膜を形成するために
絶縁膜、熱酸化膜、そして、第１ポリシリコン膜を次第
に蝕核する段階、キャパシター誘電膜上に第２ポリシリ
コン膜を形成する段階、第２ポリシリコン膜を含んで半
導体基板上に層間絶縁膜を形成する段階、第２ポリシリ
コン膜の上部表面が露出される時まで層間絶縁膜をポリ
シングする段階及びキャパシター上部電極を形成するた
めの第１ポリシリコン膜に対したドーピング工程と同一
なドーピング工程に第２ポリシリコン膜をドーピングす
る段階を含む。
【００２６】
【発明の実施の形態】以下図面を参照しながら本発明の
実施の形態を説明する。図３を参照すると、本発明の実
施形態例による新規なアナログ機能のためのキャパシタ
ーの製造方法は、上部電極を除いた他の構成要素がドー
ピングの間にドパントの影響を受けないようにするた
め、キャパシター上部電極の上部表面がＣＭＰ（ｃｈｅ
ｍｉｃａｌｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎ
ｇ）にポリシングされた後、キャパシター下部電極と同
一なドーピング工程によりドーピングされる。キャパシ
ター下部電極が形成された後、キャパシター下部電極に
注入された不純物イオンをキャパシター下部電極の上部
表面に隔離させるために熱酸化工程が遂行される。
【００２７】この方法によって、キャパシター下部電極
の上部表面部分がキャパシター下部電極の他の部分より
高いドーピング濃度を持つようになり、これで、キャパ
シター上部及び下部電極がキャパシター上部及び下部電
極の界面で殆ど同じドーピング濃度を持つようになる。
【００２８】（第１実施形態例）図１から図６を参照し
て本発明の第１実施形態例を説明する。図１に示された
ように、活性領域と非活性領域を画定するためにシリコ
ン基板１００の表面上に約１２０Åの厚さを持つフィル
ド酸化膜１０２が形成される。次、フィルド酸化膜１０
２及びゲート酸化膜１０４を含んでシリコン基板１００
全面に約２０００Åの厚さを持つポリシリコンが装着さ
れ、不純物、例えば、約７０ＫｅＶのエナージを持つ砒
素イオン（ａｒｓｅｎｉｃ ｉｏｎｓ）によりドーピン
グされる。
【００２９】ポリシリコン層のドーピングはイオン注入
（ｉｍｐｌａｎｔａｔｉｏｎ）による不純物注入及び熱
処理を通じてポリシリコン層内に注入された不純物をド
ライブＩＮさせる工程や、ＰＯＣ１3装着による不純物
拡散工程により遂行される。図１には図示されていない
が、ポリシリコンのドーピングは実際に８５０℃〜９５
０℃の温度範囲内でポリシリコン膜上にバッファー酸化
膜が形成された後、遂行される。
【００３０】続いて、ゲート酸化膜１０４上にゲート電
極１０６ｂが形成され、同時にフィルド酸化膜１０２上
にキャパシター下部電極１０６ａを形成させるためにド
ーピングされたポリシリコン膜の蝕核工程が遂行され
る。
【００３１】一方、万一ゲート電極及びキャパシター下
部電極が同時に形成されないと、キャパシター下部電極
を形成するための追加の工程段階が要求される。例え
ば、キャパシター下部電極を形成するためにポリシリコ
ン膜が装着された後、パターニングされる。
【００３２】ゲート電極１０６ｂが形成された後、ゲー
ト電極１０６ｂの両側の半導体基板１００内にソース／
ドレーン領域１０８が形成される。
【００３３】図２を参照すると、シリコン基板１００上
に絶縁膜及びポリシリコン膜が次第に装着された後、キ
ャパシター下部電極１０６ａ上にキャパシター誘電膜１
１０及びキャパシター上部電極１１２を形成するために
選択的に蝕核される。キャパシター誘電膜１１０は酸化
膜、窒化膜、そして、０Ｎ０膜を含むグループ中、少な
くともある一つで形成される。次、キャパシター上部電
極１１２を含んで半導体基板上に層間絶縁膜１１４が装
着される。この層間絶縁膜１１４はＢＰＳＧあるいはＰ
ＥＯＸあるいはＴＥＯＳなどから形成されることができ
る。
【００３４】図３を参照すると、半導体基板が完全に平
坦化された表面を持つように、キャパシター上部電極１
１２の上部表面（図２にＡーＡ’の破線で表示される）
が完全に露出される時までＣＭＰ（ｃｈｅｍｉｃａｌ
ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程が遂
行される。次に、上部電極１１２がキャパシター下部電
極１０６ａと同一なドーピング工程、例えば、不純物イ
オン注入あるいはＰＯＣ１3装着等で十分にドーピング
される。
【００３５】この時、キャパシター上部電極１１２がキ
ャパシター下部電極１０６ａと同じように、同一なドー
ピング工程により不純物が十分にドーピングされるよう
にしなければならない。他の構成要素、例えば、キャパ
シター上部電極１１２を除いたゲート電極１０６ｂ及び
キャパシター下部電極１０６ａ、はキャパシター上部電
極１１２のドーピングの間に影響を受けることがない。
これは、ドープ剤がドーピング工程の間、他の構成要素
内に侵入できないように、層間絶縁膜を十分に形成して
いるからである。
【００３６】図４において、キャパシター上部電極１１
２が配線と閉回路を形成することを防止するために、キ
ャパシター上部電極１１２を含んで層間絶縁膜１１４上
に追加の層間絶縁膜１１６が形成される。図中の番号１
１８は二つの層１１４，１１６が積層された層間絶縁膜
を示す。
【００３７】図５及び図６に図示されたように、キャパ
シター下部電極１０６ａ、キャパシター上部電極１１
２，そして、ソース／ドレーン領域１０８に各々コンタ
クトホールが形成され、コンタクトプラグあるいはコン
タクト電極１２０，１２１，１２２を形成するためにコ
ンタクトホール内に導電物質が満たされる。コンタクト
プラグの形成はタングステンプラグ工程（Ｗーｐｌｕ
ｇ）、アルミニウムスパッタリング（Ａｌーｓｐｕｔｔ
ｅｒｉｎｇ）工程あるいはアルミニウムフロー（Ａｌー
ｆｌｏｗ）工程等により遂行される。これらコンタクト
プラグは後続金属工程により各々形成される相互連結１
２３，１２４，１２５と電気的に連結される。コンタク
トプラグはタングステンＷと電気的に連結される。コン
タクトプラグはタングステンＷ及びアルミニウムＡｌ等
を含むグループ中、ある一つに形成される。
【００３８】最後に、図６に図示されたように、相互連
結１２３〜１２５を形成するためにアルミニウムを使用
した金属工程が遂行される。このようにして最終的に、
キャパシターが完成される。
【００３９】このような実施形態例は半導体基板として
シリコンウェーハ（ｓｉｌｉｃｏｎｗａｆｅｒ）を使用
して説明したが、本発明はこれに限らず、その表面領域
だけにシリコンが存在するＳＯＳ（ｓｉｌｉｃｏｎーｏ
ｎｓａｐｐｈｉｒｅ）基板あるいはＳＯＩ（ｓｉｌｉｃ
ｏｎーｏｎーｉｎｓｕｌａｔｏｒ）基板等にも適用する
ことができる。
【００４０】本実施形態例により製造されたキャパシタ
ーにおいて、ドーピングの間にドープ剤がキャパシター
上部電極１１２内に十分にドーピングされ、キャパシタ
ー上部電極１１２を除いた他の構成要素内には侵入され
ないので、キャパシター上部電極１１２のドーピングレ
ベルはキャパシター下部電極１０６ａのドーピングレベ
ルと殆ど同一になる。キャパシターはＣ−Ｖ曲線で対称
性を持つようになり、キャパシタンス電圧係数が減少さ
れる。
【００４１】又、キャパシター上部電極１１２及びキャ
パシター下部電極１０６ａが同一なドーピング工程にド
ーピングされるので、これらのドーピングレベルは互い
に同じようになる。
【００４２】この実施形態例において、キャパシター下
部電極及びＭＯＳトランジスターのゲート電極は同時に
形成されるので、本発明はゲート電極とキャパシター上
部電極の同時形成にも適用可能である。この場合、キャ
パシター下部電極及びキャパシター誘電膜を形成した後
に活性領域上にゲート酸化膜を形成し、キャパシター上
部電極及びゲート電極を同時に形成する。続いて、ソー
ス／ドレーン領域を形成する。従って、このように製造
されたキャパシターは第１実施形態例により製造された
キャパシターと比較して、ＶＣＣ値の立場で殆ど同一な
効果を持つ。
【００４３】（第２実施形態例）次に図７から図１１を
参照して本発明の第２実施形態例を説明する。
【００４４】図７を参照すると、シリコン基板２００に
活性領域と非活性領域を画定するためにシリコン基板２
００の表面上に約１２０Åの厚さを持つフィルド酸化膜
２０２が形成される。
【００４５】ＭＯＳトランジスターのスレショルド電圧
（ｔｈｒｅｓｈｏｌｄ ｖｏｌａｔａｇｅ）を調節する
ために不純物イオン注入が遂行された後、フィルド酸化
膜２０２を含んでシリコン基板全面にポリシリコン膜２
０４及びバッファー酸化膜２０６が次第に形成される。
ポリシリコン膜２０４は約２０００Åの厚さを持ち、バ
ッファー酸化膜２０６は８５０℃〜９５０℃の温度で形
成される。次に、ポリシリコン膜２０４内に不純物イオ
ン２０８を注入するために約７０ＫｅＶのエナージにバ
ッファー酸化膜を向いてイオン注入が遂行される。不純
物イオン２０８として例えば、砒素（ａｒｓｅｎｉｃ）
あるいはイン（ｐｈｏｓｐｈｏｒｕｓ）不純物が使用さ
れる。
【００４６】図８に図示されたように、バッファー酸化
膜２０６を除いた後、熱酸化膜２１０及び絶縁膜２１１
が、ドーピングされたポリシリコン２０４上に次第に装
着される。熱酸化膜２１０は８５０℃〜９５０℃の温度
で形成され、絶縁膜２１１は５０Å〜１００Åの厚さを
持つように形成される。
【００４７】熱酸化膜２１０形成の間、ドーピングされ
たポリシリコン膜２０４内に注入された不純物イオン２
０８は、ドーピングされたポリシリコン膜の上部表面部
位に隔離（ｓｅｇｒｅｇａｔｉｏｎ）される。結果的
に、ドーピングされたポリシリコンの上部表面部位のド
ーピング濃度は、ドーピングされたポリシリコンの他の
部位より相対的に高くなる。
【００４８】絶縁膜２１１は酸化膜、窒化膜、そして、
０Ｎ０膜を含むグループ中、少なくともある一つで形成
される。絶縁膜２１１及び熱酸化膜２１０はキャパシタ
ーの誘電膜として作用するので、これらは完成されたキ
ャパシターのキャパシタンスを決定するようになり、誘
電膜２１２に作用するようになる。
【００４９】図９を参照すると、フィルド酸化膜２０２
上にキャパシター下部電極２０４ａ及びキャパシター誘
電膜を形成させるために、絶縁膜２１１，熱酸化膜２１
０，そして、ドーピングされたポリシリコン膜２０４を
次第に選択的に制御するための蝕核工程が遂行される。
【００５０】図１０において、ＭＯＳトランジスターの
ゲート酸化膜２１４が活性領域上に形成され、ゲート酸
化膜２１４及びキャパシター誘電膜２１２を含んで基板
全面にポリシリコン膜２１６が装着される。次に、ドー
ピングされたポリシリコン膜２１６を形成するためにド
ーピング工程が遂行される。
【００５１】ポリシリコン膜２１６のドーピングは、イ
オン注入による不純物注入及び熱処理を通じて注入され
た不純物をドライブインさせる工程あるいはＰＯＣ１3
装着による不純物拡散工程により遂行される。
【００５２】図１１に図示されたように、ゲート酸化膜
２１４上にゲート電極２１６ｂが形成され、同時にキャ
パシター誘電膜２１２上にキャパシター上部電極２１６
ａを形成させるためにドーピングされたポリシリコン膜
２１６の蝕核工程が遂行される。最後に図１１に示すよ
うに、ゲート電極２１６ｂ両側の基板２００内にソース
／ドレーン領域２１８を形成すれば、ＭＯＳトランジス
ター及びキャパシターが完全に製造される。
【００５３】図示されていないが、導電膜を互いに電気
的に絶縁させるために、基板全面に層間絶縁膜が装着さ
れる。第１実施形態例と同様に、層間絶縁膜はＢＰＳＧ
あるいはＰＥＯＸあるいはＴＥＯＳ等で形成される。
【００５４】次に、基板が完全に平坦化された表面とな
るように、キャパシター上部電極２１６ａの上部表面が
完全に露出される時までＣＭＰ工程が遂行される。キャ
パシター上部電極２１６ａはキャパシター下部電極２０
４ａと同一のドーピング工程、例えば、不純物イオン注
入あるいはＰＯＣ１3装着により十分にドーピングされ
る。
【００５５】キャパシター上部電極２１６ａはキャパシ
ター下部電極２０４ａと同一のドーピング工程による不
純物に十分にドーピングされる。他の構成要素、例え
ば、キャパシター上部電極２１６ａを除いたゲート電極
２１６ｂ及びキャパシター下部電極２０４ａは、キャパ
シター上部電極２１６ａのドーピングの間に影響を受け
ない。これは層間絶縁膜が、ドーピング工程の間、ドー
プ剤が他の構成要素の内に浸透（ｐｅｎｅｔｒａｔｉｏ
ｎ）しないように十分に厚いからである。
【００５６】後続工程において、図示されていないが、
キャパシター電極２０４ａ、２１６ａ及びソース／ドレ
ーン領域２１８に各々コンタクトホールが形成され、コ
ンタクトプラグを形成したり、コンタクト電極を形成す
るためにコンタクトホールが導電物質で満たされる。コ
ンタクトプラグが形成された後、配線（図示省略）形成
のための金属工程が遂行される。
【００５７】この実施形態例は半導体基板としてシリコ
ンウェーハを使用して説明したが、本発明は又、その表
面領域だけにシリコンが存在する存在するＳＯＳ（ｓｉ
ｌｉｃｏｎーｏｎ ｓａｐｐｈｉｒｅ）基板あるいはＳ
ＯＩ（ｓｉｌｉｃｏｎーｏｎーｉｎｓｕｌａｔｏｒ）基
板等にも適用することができる。
【００５８】本実施形態例により製造されたキャパシタ
ーにおいて、キャパシター下部電極２０４ａがそれの上
部表面部分で他の部分より相対的により高いドーピング
濃度を持つので、キャパシター下部電極２０４ａを構成
するドーピングされたポリシリコン膜２０４を抵抗とし
て使用することができる。すなわち、ドーピングされた
ポリシリコン膜２０４を一般的にキャパシター下部電極
２０４ａ及び基板２００上の抵抗に使用することができ
る。従って、抵抗を形成するための追加工程段階は省略
されることができる。
【００５９】又、ドーピングの間にドープ剤がキャパシ
ター上部電極２１６ａ内に十分にドーピングされ、キャ
パシター上部電極を除いた他の構成要素に浸透されない
ので、キャパシター上部電極２１６ａのドーピングレベ
ルはキャパシター下部電極２０４ａのドーピングレベル
と殆ど同一になる。従って、キャパシター上部及び下部
電極のドーピングレベルが互いに殆ど同一になるから、
キャパシターＣ−Ｖ曲線が対称性を持つようになり、キ
ャパシタンス電圧係数が減少される。
【００６０】
【発明の効果】本発明はドーピングの間、ドープ剤がキ
ャパシター上部電極内に十分にドーピングされなく、キ
ャパシター上部電極を除いた他の構成要素内には侵入さ
れないので、キャパシター上部電極のドーピングレベル
とキャパシター下部電極のドーピングレベルとを殆ど同
一に形成することができるし、従って、Ｃ−Ｖ曲線で対
称性を持ち、キャパシタンス電圧係数が減少されたキャ
パシターを形成することができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施形態例によるキャパシター製
造方法の工程段階を説明するためのキャパシターの要部
断面図。
【図２】本発明の第１実施形態例によるキャパシター製
造方法の工程段階を説明するためのキャパシターの要部
断面図。
【図３】本発明の第１実施形態例によるキャパシター製
造方法の工程段階を説明するためのキャパシターの要部
断面図。
【図４】本発明の第１実施形態例によるキャパシター製
造方法の工程段階を説明するためのキャパシターの要部
断面図。
【図５】本発明の第１実施形態例によるキャパシター製
造方法の工程段階を説明するためのキャパシターの要部
断面図。
【図６】本発明の第１実施形態例によるキャパシター製
造方法の工程段階を説明するためのキャパシターの要部
断面図。
【図７】本発明の第２実施形態例によるキャパシター製
造方法の工程段階を説明するためのキャパシターの要部
断面図。
【図８】本発明の第２実施形態例によるキャパシター製
造方法の工程段階を説明するためのキャパシターの要部
断面図。
【図９】本発明の第２実施形態例によるキャパシター製
造方法の工程段階を説明するためのキャパシターの要部
断面図。
【図１０】本発明の第２実施形態例によるキャパシター
製造方法の工程段階を説明するためのキャパシターの要
部断面図。
【図１１】本発明の第２実施形態例によるキャパシター
製造方法の工程段階を説明するためのキャパシターの要
部断面図。
【図１２】従来のキャパシターの断面図。
【図１３】本発明を説明するに適当なＶＣＣ（キャパシ
タンスの電圧係数）を持つ二重ポリキャパシタンスの特
性を示すキャパシタンス−電圧曲線。
【符号の説明】
１００，２００…シリコン基板、１０２、２０２…フィ
ルド酸化膜、１０４、２１４…ゲート酸化膜、１０６
ａ、２０４ａ…キャパシター下部電極、１０６ｂ，２１
６ｂ…ゲート電極、１０８、２１８…ソース／ドレイン
領域、１１０，２１２…キャパシター誘電膜、１１２、
２１６ａ…キャパシター上部電極、２０４、２１６…ポ
リシリコン膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キム，ヤング−ウグ 大韓民国，キュンギ−ド，スオン，クウォ ンスン−ク，クウーン−ドング，サムウァ ン アパートメント ４−1003

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 活性領域と非活性領域を画定するために
    半導体基板上にフィルド酸化膜を形成する段階と、 半導体基板上に第１ポリシリコン膜を形成する段階と、 ドーピング工程を使用して第１ポリシリコン膜をドーピ
    ングする段階と、 フィルド酸化膜上にキャパシター下部電極を形成するた
    めに第１ポリシリコン膜を蝕核する段階と、 半導体基板全面に絶縁膜及び第２ポリシリコン膜を次第
    に形成する段階と、 キャパシター下部電極上にキャパシター誘電膜及びキャ
    パシター上部電極を形成するために絶縁膜及び第２ポリ
    シリコン膜を蝕核する段階と、 前記キャパシター上部電極を含んで半導体基板上に層間
    絶縁膜を形成する段階と、 前記キャパシター上部電極の上部表面が露出される時ま
    で層間絶縁膜をポリシングする段階と、 第１ポリシリコン膜に対したドーピング工程と同一なド
    ーピング工程を使用してキャパシター上部電極をドーピ
    ングさせる段階とを含むことを特徴とするアナログ機能
    のためのキャパシターの製造方法。
  2. 【請求項２】 前記層間絶縁膜をポリシングする段階は
    ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐ
    ｏｌｉｓｈｉｎｇ）工程により遂行されることを特徴と
    する請求項１に記載のアナログ機能のためのキャパシタ
    ーの製造方法。
  3. 【請求項３】 前記絶縁膜は酸化膜、窒化膜、そして、
    ０Ｎ０膜を含むグループ中、いずれかで形成されること
    を特徴とする請求項１に記載のアナログ機能のためのキ
    ャパシターの製造方法。
  4. 【請求項４】 活性領域と非活性領域を画定するために
    半導体基板上にフィルド酸化膜を形成する段階と、 活性領域上にゲート酸化膜を形成する段階と、 前記ゲート酸化膜を含んで半導体基板上に第１ポリシリ
    コン膜を形成する段階と、 ドーピング工程を使用して第１ポリシリコン膜をドーピ
    ングする段階と、 前記フィルド酸化膜上にキャパシター下部電極を形成
    し、同時にゲート酸化膜上にゲート電極を形成するため
    に第１ポリシリコン膜を蝕核する段階と、 半導体基板全面に絶縁膜及び第２ポリシリコン膜を次第
    に形成する段階と、 キャパシター下部電極上にキャパシター誘電膜及びキャ
    パシター上部電極を形成するために絶縁膜及び第２ポリ
    シリコン膜を蝕核する段階と、 キャパシター上部電極を含んで基板上に層間絶縁膜を形
    成する段階と、 キャパシター上部電極の上部表面が露出される時まで層
    間絶縁膜をポリシングする段階と、 第１ポリシリコン膜に対したドーピング工程と同一なド
    ーピング工程を使用してキャパシター上部電極をドーピ
    ングさせる段階とを含むことを特徴とするアナログ機能
    のためのキャパシターの製造方法。
  5. 【請求項５】 活性領域と非活性領域を画定するために
    半導体基板上にフィルド酸化膜を形成する段階と、 半導体基板上に第１ポリシリコン膜を形成する段階と、 ドーピング工程を使用して第１ポリシリコン膜をドーピ
    ングする段階と、 前記フィルド酸化膜上にキャパシター下部電極を形成す
    るために第１ポリシリコン膜を蝕核する段階と、 キャパシター下部電極上にキャパシター誘電膜を形成す
    る段階と、 活性領域上にゲート酸化膜を形成する段階と、 前記ゲート酸化膜を含んで半導体基板全面に第２ポリシ
    リコン膜を形成する段階と、 キャパシター下部電極上にキャパシター誘電膜を形成
    し、同時にゲート酸化膜上にゲート電極を形成するため
    に第２ポリシリコン膜を蝕核する段階と、 前記キャパシター上部電極を含んで半導体基板上に層間
    絶縁膜を形成する段階と、 前記キャパシター上部電極の上部表面が露出される時ま
    で層間絶縁膜をポリシングする段階と、 第１ポリシリコン膜に対したドーピング工程と同一なド
    ーピング工程を使用してキャパシター上部電極をドーピ
    ングさせる段階を含むことを特徴とするアナログ機能の
    ためのキャパシターの製造方法。
  6. 【請求項６】 活性領域と非活性領域を画定するために
    半導体基板上にフィルド酸化膜を形成する段階と、 前記半導体基板上に第１ポリシリコン膜を形成する段階
    と、 ドーピング工程を使用して前記第１ポリシリコン膜をド
    ーピングする段階と、 第１ポリシリコン膜上に熱酸化膜を形成する段階と、 前記熱酸化膜上に絶縁膜を形成する段階と、 フィルド酸化膜上にキャパシター下部電極を形成し、同
    時にキャパシター下部電極上にキャパシター誘電膜を形
    成するために絶縁膜、熱酸化膜、そして、第１ポリシリ
    コン膜を次第に蝕核する段階と、 前記キャパシター誘電膜を含んで半導体基板上に第２ポ
    リシリコン膜を形成する段階と、 前記第１ポリシリコン膜に対したドーピング工程と同一
    なドーピング工程を使用して第２ポリシリコン膜をドー
    ピングさせる段階と、 キャパシター上部電極を形成するためのマスクを使用し
    て第２ポリシリコン膜を蝕核する段階とを含むことを特
    徴とするアナログ機能のためのキャパシターの製造方
    法。
  7. 【請求項７】 前記第１ポリシリコン膜をドーピングす
    る段階はイオン注入（ｉｍｐｌａｎｔａｔｉｏｎ）及び
    ＰＯＣ１3ドーピング中、いずれかにより遂行されるこ
    とを特徴とする請求項６に記載のアナログ機能のための
    キャパシターの製造方法。
  8. 【請求項８】 前記熱酸化膜形成段階の間に、第１ポリ
    シリコン膜内にドーピングされた不純物イオンが、第１
    ポリシリコン膜の上部表面部分のドーピング濃度を増加
    させるように、第１ポリシリコン膜の上部表面部分側に
    隔離されることを特徴とする請求項６に記載のアナログ
    機能のためのキャパシターの製造方法。
  9. 【請求項９】 前記絶縁膜は酸化膜、窒化膜、そして、
    ０Ｎ０膜を含むグループ中、いずれかで形成されること
    を特徴とする請求項６に記載のアナログ機能のためのキ
    ャパシターの製造方法。
  10. 【請求項１０】 活性領域と非活性領域を画定するため
    に半導体基板上にフィルド酸化膜を形成する段階と、 前記半導体基板上に第１ポリシリコン膜を形成する段階
    と、 ドーピング工程を使用して前記第１ポリシリコン膜をド
    ーピングする段階と、 第１ポリシリコン膜上に熱酸化膜を形成する段階と、 前記熱酸化膜上に絶縁膜を形成する段階と、 前記フィルド酸化膜上にキャパシター下部電極及びキャ
    パシター誘電膜を形成するために絶縁膜、熱酸化膜、そ
    して、第１ポリシリコン膜を蝕核する段階と、 活性領域上にゲート酸化膜を形成する段階と、 前記ゲート酸化膜を含んで半導体基板上に第２ポリシリ
    コン膜を形成する段階と、 前記第１ポリシリコン膜に対したドーピング工程と同一
    なドーピング工程を使用して第２ポリシリコン膜をドー
    ピングさせる段階と、 前記ゲート酸化膜上にゲート電極を形成し、同時にキャ
    パシター誘電膜上にキャパシター上部電極を形成するた
    めにマスクを使用してドーピングされた第２ポリシリコ
    ン膜を蝕核する段階とを含むことを特徴とするアナログ
    機能のためのキャパシターの製造方法。
  11. 【請求項１１】 活性領域と非活性領域を画定するため
    に半導体基板上にフィルド酸化膜を形成する段階と、 半導体基板上に第１ポリシリコン膜を形成する段階と、 ドーピング工程を使用して前記第１ポリシリコン膜をド
    ーピングする段階と、 第１ポリシリコン膜上に熱酸化膜及び絶縁膜を次第に形
    成する段階と、 前記フィルド酸化膜上にキャパシター下部電極を形成
    し、同時にキャパシター下部電極上にキャパシター誘電
    膜を形成するために絶縁膜、熱酸化膜、そして、第１ポ
    リシリコン膜を次第に蝕核する段階と、 キャパシター誘電膜上に第２ポリシリコン膜を形成する
    段階と、 前記第２ポリシリコン膜を含んで半導体基板上に層間絶
    縁膜を形成する段階と、 前記第２ポリシリコン膜の上部表面が露出される時まで
    層間絶縁膜をポリシングする段階と、 キャパシター上部電極を形成するために第１ポリシリコ
    ン膜に対したドーピング工程と同一なドーピング工程を
    使用して第２ポリシリコン膜をドーピングさせる段階と
    を含むことを特徴とするアナログ機能のためのキャパシ
    ターの製造方法。
  12. 【請求項１２】 前記第１ポリシリコン膜のドーピング
    段階は、イオン注入及びＰＯＣ１3ドーピング中、いず
    れかにより遂行されることを特徴とする請求項１１に記
    載のアナログ機能のためのキャパシターの製造方法。
  13. 【請求項１３】 前記熱酸化膜形成段階の間に第１ポリ
    シリコン膜内にドーピングされた不純物イオンが、第１
    ポリシリコン膜の上部表面部分のドーピング濃度を増加
    させるように、第１ポリシリコン膜の上部表面部分側に
    隔離されることを特徴とする請求項１１に記載のアナロ
    グ機能のためのキャパシターの製造方法。
  14. 【請求項１４】 前記絶縁膜は酸化膜、窒化膜、そし
    て、０Ｎ０膜を含むグループ中、いずれかで形成される
    ことを特徴とする請求項１１に記載のアナログ機能のた
    めのキャパシターの製造方法。
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