JPH0669522A - 半導体容量装置とその形成方法 - Google Patents
半導体容量装置とその形成方法Info
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- JPH0669522A JPH0669522A JP22122792A JP22122792A JPH0669522A JP H0669522 A JPH0669522 A JP H0669522A JP 22122792 A JP22122792 A JP 22122792A JP 22122792 A JP22122792 A JP 22122792A JP H0669522 A JPH0669522 A JP H0669522A
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- JP
- Japan
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- insulating film
- semiconductor
- electrode layer
- capacitance
- polysilicon
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- Pending
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Abstract
(57)【要約】
【構成】半導体電極３，５の絶縁膜４に接する表面領域
の導電不純物濃度を内部よりも高くし、かつ、絶縁膜４
に対して対称にする。また、絶縁膜４と二つのポリシリ
コン電極間の界面準位密度を同じにする。下部電極３の
表面に導電不純物のイオン打ち込みをして高濃度にした
後、絶縁膜４を堆積し、その後、上部電極５の膜厚のう
ち一部を堆積してその時点で導電不純物のイオン打ち込
みを行って表面濃度を上昇させる。その後、残りの膜厚
を堆積して更にイオン打ち込みを行う。 【効果】半導体集積回路に用いられる容量の電圧依存性
を低減することによってアナログ集積回路の高精度化が
可能になり、絶縁膜の薄膜化による容量面積の低減も可
能になる。
の導電不純物濃度を内部よりも高くし、かつ、絶縁膜４
に対して対称にする。また、絶縁膜４と二つのポリシリ
コン電極間の界面準位密度を同じにする。下部電極３の
表面に導電不純物のイオン打ち込みをして高濃度にした
後、絶縁膜４を堆積し、その後、上部電極５の膜厚のう
ち一部を堆積してその時点で導電不純物のイオン打ち込
みを行って表面濃度を上昇させる。その後、残りの膜厚
を堆積して更にイオン打ち込みを行う。 【効果】半導体集積回路に用いられる容量の電圧依存性
を低減することによってアナログ集積回路の高精度化が
可能になり、絶縁膜の薄膜化による容量面積の低減も可
能になる。
Description
【０００１】
【産業上の利用分野】本発明は半導体で形成した容量装
置に係り、特に、印加電圧による容量値変動を抑えた容
量装置とその形成方法に関する。
置に係り、特に、印加電圧による容量値変動を抑えた容
量装置とその形成方法に関する。
【０００２】
【従来の技術】半導体集積回路、特に、アナログ回路に
用いられる半導体容量装置では容量の精度が回路全体の
精度に大きく影響するため、印加電圧による容量値の変
動を抑えることが重要となる。一方、半導体集積回路が
微細化されるにつれてトランジスタに必要な面積は減少
するため、容量の面積も低減することが必要となってい
る。そのため容量の絶縁膜の薄膜化が行われるが、容量
の電圧依存性係数は膜厚の２乗に反比例して大きくな
る。そのため絶縁膜を薄膜化しても容量の電圧依存性を
小さく保つことが重要な課題となる。
用いられる半導体容量装置では容量の精度が回路全体の
精度に大きく影響するため、印加電圧による容量値の変
動を抑えることが重要となる。一方、半導体集積回路が
微細化されるにつれてトランジスタに必要な面積は減少
するため、容量の面積も低減することが必要となってい
る。そのため容量の絶縁膜の薄膜化が行われるが、容量
の電圧依存性係数は膜厚の２乗に反比例して大きくな
る。そのため絶縁膜を薄膜化しても容量の電圧依存性を
小さく保つことが重要な課題となる。
【０００３】半導体容量装置の容量値が印加電圧に依存
する理由は、電極が半導体であるため印加電圧により電
極表面が空乏層化することによる。金属電極を用いれば
この問題は生じないが、半導体集積回路の製造プロセス
とのマッチングから高濃度にドープされたポリシリコン
電極に用いた２層ポリシリコン容量が多く使われてい
る。
する理由は、電極が半導体であるため印加電圧により電
極表面が空乏層化することによる。金属電極を用いれば
この問題は生じないが、半導体集積回路の製造プロセス
とのマッチングから高濃度にドープされたポリシリコン
電極に用いた２層ポリシリコン容量が多く使われてい
る。
【０００４】従来の２層ポリシリコン容量ではポリシリ
コンの不純物濃度を高くする方法により容量の電圧依存
性係数の低減を図ってきた。不純物濃度を上げることに
より電圧印加による空乏層の広がりが抑えられ、容量値
の印加電圧による変動を低減することができる。
コンの不純物濃度を高くする方法により容量の電圧依存
性係数の低減を図ってきた。不純物濃度を上げることに
より電圧印加による空乏層の広がりが抑えられ、容量値
の印加電圧による変動を低減することができる。
【０００５】
【発明が解決しようとする課題】不純物濃度を上げよう
としてもポリシリコンには不純物に対する固溶限があ
り、ある一定値より高い濃度にすることは不可能であ
る。従って、絶縁膜の薄膜化による容量面積の低減は容
量の電圧依存性の点から限界がくることになる。また、
絶縁膜と二つのポリシリコン電極間の界面準位密度の違
いから生じる容量値の印加電圧依存性に関しては考慮さ
れていなかった。
としてもポリシリコンには不純物に対する固溶限があ
り、ある一定値より高い濃度にすることは不可能であ
る。従って、絶縁膜の薄膜化による容量面積の低減は容
量の電圧依存性の点から限界がくることになる。また、
絶縁膜と二つのポリシリコン電極間の界面準位密度の違
いから生じる容量値の印加電圧依存性に関しては考慮さ
れていなかった。
【０００６】本発明の目的はポリシリコン電極を用いた
容量の電圧依存性を低減して、容量面積の低減を可能に
する半導体容量構造とその形成方法を提供することにあ
る。
容量の電圧依存性を低減して、容量面積の低減を可能に
する半導体容量構造とその形成方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記の目的は、図１，図
２に示すように、二つのポリシリコン電極３，５の絶縁
膜４に接する表面の導電不純物濃度を内部よりも高く
し、かつ、絶縁膜４に対して対称にすることにより解決
できる。また、絶縁膜４と二つのポリシリコン電極間の
界面準位密度を同じにすることにより更に容量の電圧依
存性を低減することができる。
２に示すように、二つのポリシリコン電極３，５の絶縁
膜４に接する表面の導電不純物濃度を内部よりも高く
し、かつ、絶縁膜４に対して対称にすることにより解決
できる。また、絶縁膜４と二つのポリシリコン電極間の
界面準位密度を同じにすることにより更に容量の電圧依
存性を低減することができる。
【０００８】その製造方法は、図５に示すように、下部
電極３の表面に導電不純物のイオン打ち込みをして高濃
度にした後、絶縁膜４を堆積し、その後、上部電極５の
膜厚のうち一部を堆積してその時点で導電不純物のイオ
ン打ち込みを行って表面濃度を上昇させる。その後、残
りの膜厚を堆積して更にイオン打ち込みを行うことによ
り完成する。
電極３の表面に導電不純物のイオン打ち込みをして高濃
度にした後、絶縁膜４を堆積し、その後、上部電極５の
膜厚のうち一部を堆積してその時点で導電不純物のイオ
ン打ち込みを行って表面濃度を上昇させる。その後、残
りの膜厚を堆積して更にイオン打ち込みを行うことによ
り完成する。
【０００９】
【作用】図３を用いて容量の電圧依存性を低減するする
方法を説明する。二つの電極が両方ともポリシリコンで
あるから、電圧を印加しない状態では両方のポリシリコ
ン電極３，５のポテンシャル分布はフラットバンドの状
態にある。電圧が印加されると一方のポリシリコンは空
乏層が広がって空乏層容量Ｃｄが減少し、他方のポリシ
リコンは蓄積層を形成する方向に動き空乏層容量は増加
する。
方法を説明する。二つの電極が両方ともポリシリコンで
あるから、電圧を印加しない状態では両方のポリシリコ
ン電極３，５のポテンシャル分布はフラットバンドの状
態にある。電圧が印加されると一方のポリシリコンは空
乏層が広がって空乏層容量Ｃｄが減少し、他方のポリシ
リコンは蓄積層を形成する方向に動き空乏層容量は増加
する。
【００１０】図２に示すようにポリシリコン電極３，５
の濃度分布は表面付近では絶縁膜４に対して対称な濃度
分布となっているため、空乏層容量の電圧に対する変化
は上下のポリシリコンで極性は反対で特性が等しい（図
３）。全容量は絶縁膜容量と二つの空乏層容量が直列に
なったものであるから、空乏層容量の変化分はお互いに
打消しあって全容量としてほぼ一定に保つことができ
る。さらに、空乏層容量と並列に接続される界面準位に
よる容量Ｃｓも考慮すると、両ポリシリコン電極３，５
と絶縁膜４間の界面準位密度が等しければより精密に両
ポリシリコン電極の電圧特性が一致してさらに電圧依存
性を低減することができる。
の濃度分布は表面付近では絶縁膜４に対して対称な濃度
分布となっているため、空乏層容量の電圧に対する変化
は上下のポリシリコンで極性は反対で特性が等しい（図
３）。全容量は絶縁膜容量と二つの空乏層容量が直列に
なったものであるから、空乏層容量の変化分はお互いに
打消しあって全容量としてほぼ一定に保つことができ
る。さらに、空乏層容量と並列に接続される界面準位に
よる容量Ｃｓも考慮すると、両ポリシリコン電極３，５
と絶縁膜４間の界面準位密度が等しければより精密に両
ポリシリコン電極の電圧特性が一致してさらに電圧依存
性を低減することができる。
【００１１】
【実施例】本発明の基本的な実施例を図１に示す。半導
体基板１上に形成されたフィールド酸化膜２の上にポリ
シリコンによる容量下部電極３が有り、窒化膜４を挟ん
でポリシリコンの上部電極５を形成する。各ポリシリコ
ン電極はアルミ電極７により導通を取っている。ポリシ
リコン電極３，５内部の導電不純物濃度は図２に示すよ
うに窒化膜４に接する側で高濃度になっており、窒化膜
４に対して対称な濃度分布となっている。この濃度分布
により上下のポリシリコン電極での空乏層変化による容
量の変化分が打消しあい、電圧依存性の小さい容量を形
成することができる。また、窒化膜はＣＶＤ（ケミカ
ル．ベーパー．デポジション）により形成してポリシリ
コンとの界面準位は上下の電極で同じであるため、さら
に容量の電圧依存性を低減することができる。
体基板１上に形成されたフィールド酸化膜２の上にポリ
シリコンによる容量下部電極３が有り、窒化膜４を挟ん
でポリシリコンの上部電極５を形成する。各ポリシリコ
ン電極はアルミ電極７により導通を取っている。ポリシ
リコン電極３，５内部の導電不純物濃度は図２に示すよ
うに窒化膜４に接する側で高濃度になっており、窒化膜
４に対して対称な濃度分布となっている。この濃度分布
により上下のポリシリコン電極での空乏層変化による容
量の変化分が打消しあい、電圧依存性の小さい容量を形
成することができる。また、窒化膜はＣＶＤ（ケミカ
ル．ベーパー．デポジション）により形成してポリシリ
コンとの界面準位は上下の電極で同じであるため、さら
に容量の電圧依存性を低減することができる。
【００１２】本発明の２層ポリシリコン容量とＭＯＳト
ランジスタを含む製造工程の実施例を図５に示す。フィ
ールド酸化膜２を形成後ポリシリコン３を堆積して、ま
ずは全面にリンをイオン打ち込みしてポリシリコン３の
全体の濃度を決める。つぎに砒素を全面にイオン打ち込
みして表面領域の濃度をさらにあげる（図５（ａ))。
ランジスタを含む製造工程の実施例を図５に示す。フィ
ールド酸化膜２を形成後ポリシリコン３を堆積して、ま
ずは全面にリンをイオン打ち込みしてポリシリコン３の
全体の濃度を決める。つぎに砒素を全面にイオン打ち込
みして表面領域の濃度をさらにあげる（図５（ａ))。
【００１３】つぎに窒化膜４をＣＶＤで形成した後、下
部電極３とともに必要な平面形状に加工し、表面酸化膜
をエッチして洗浄したあと新たにゲート酸化を行いゲー
ト酸化膜を形成する。この時、容量部分は窒化膜が上面
を覆っているため、酸化膜のエッチとゲート酸化には影
響されない。その後、上部ポリシリコン電極３のうち一
部（本実施例では５０ｎｍ）を堆積して砒素のイオン打
ち込みを行う（図５（ｂ））。この場合のイオン打ち込
みは最終的な濃度分布に問題なければリンを用いても良
い。
部電極３とともに必要な平面形状に加工し、表面酸化膜
をエッチして洗浄したあと新たにゲート酸化を行いゲー
ト酸化膜を形成する。この時、容量部分は窒化膜が上面
を覆っているため、酸化膜のエッチとゲート酸化には影
響されない。その後、上部ポリシリコン電極３のうち一
部（本実施例では５０ｎｍ）を堆積して砒素のイオン打
ち込みを行う（図５（ｂ））。この場合のイオン打ち込
みは最終的な濃度分布に問題なければリンを用いても良
い。
【００１４】つぎに残りのポリシリコンを堆積して必要
な膜厚（本実施例では３００ｎｍ）にする。その後、リ
ンをイオン打ち込みして全体の濃度を決定する(図５
(ｃ))。
な膜厚（本実施例では３００ｎｍ）にする。その後、リ
ンをイオン打ち込みして全体の濃度を決定する(図５
(ｃ))。
【００１５】つぎに上部ポリシリコン電極５を必要な形
状に加工して本構造は完成する。この時、上部ポリシリ
コン電極５はＭＯＳトランジスタ領域のゲート電極にも
なり、その後ソース、ドレインを形成する砒素イオン打
ち込みを行えばＭＯＳトランジスタが完成する（図５
（ｄ））。
状に加工して本構造は完成する。この時、上部ポリシリ
コン電極５はＭＯＳトランジスタ領域のゲート電極にも
なり、その後ソース、ドレインを形成する砒素イオン打
ち込みを行えばＭＯＳトランジスタが完成する（図５
（ｄ））。
【００１６】この後は通常の配線工程を通して本発明の
容量構造を含む半導体集積回路ができあがる。
容量構造を含む半導体集積回路ができあがる。
【００１７】本実施例の容量値の電圧依存性を従来例と
比較して図４に示す。窒化膜厚４０ｎｍの場合で、従来
例では容量の電圧依存係数が約２００ppm／Ｖ あるのに
対し本発明では約５０ppm／Ｖ までに低減することがで
きる。
比較して図４に示す。窒化膜厚４０ｎｍの場合で、従来
例では容量の電圧依存係数が約２００ppm／Ｖ あるのに
対し本発明では約５０ppm／Ｖ までに低減することがで
きる。
【００１８】
【発明の効果】本発明によれば、半導体集積回路に用い
られる容量の電圧依存性を低減することができ、アナロ
グ集積回路の高精度化が可能になり、絶縁膜の薄膜化に
よる容量面積の低減も可能にする。
られる容量の電圧依存性を低減することができ、アナロ
グ集積回路の高精度化が可能になり、絶縁膜の薄膜化に
よる容量面積の低減も可能にする。
【図１】本発明の基本構造と導電不純物濃度分布の説明
図。
図。
【図２】本発明のポリシリコン電極内の導電不純物濃度
分布図。
分布図。
【図３】容量の電圧依存性を低減する原理を解説する説
明図。
明図。
【図４】容量の電圧依存性における本発明の効果の説明
図。
図。
【図５】本発明の容量構造とＭＯＳトランジスタを含む
製造方法の説明図。
製造方法の説明図。
１…半導体基板、２…フィールド酸化膜、３…ポリシリ
コン下部電極、４…絶縁膜、５…ポリシリコン上部電
極、６…層間絶縁膜、７…アルミ電極層。
コン下部電極、４…絶縁膜、５…ポリシリコン上部電
極、６…層間絶縁膜、７…アルミ電極層。
Claims (3)
- 【請求項１】半導体で形成した第１の電極層と第１の電
極層上に形成した絶縁膜と前記絶縁膜上に形成した第２
の半導体電極層からなる容量装置において、前記第１お
よび前記第２の半導体電極層中の前記絶縁膜と接する表
面領域の導電不純物濃度を前記第１および前記第２の半
導体電極層中の他の領域よりも高濃度にして、前記絶縁
膜に対して対称にしたことを特徴とする半導体容量装
置。 - 【請求項２】半導体で形成した第１の電極層と第１の電
極層上に形成した絶縁膜と前記絶縁膜上に形成した第２
の半導体電極層からなる容量装置において、前記第１の
半導体電極層と前記絶縁膜間の界面構造と、前記第２の
半導体電極層と前記絶縁膜間の界面構造を同じ構造にす
ることを特徴とする半導体容量装置。 - 【請求項３】前記第２の半導体電極層を形成する際に全
膜厚の一部を堆積した後に導電不純物のイオン打ち込み
を行い、その後、残りの膜厚を堆積して更に導電不純物
のイオン打ち込みを行うことを特徴とする請求項１およ
び請求項２の半導体容量装置の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22122792A JPH0669522A (ja) | 1992-08-20 | 1992-08-20 | 半導体容量装置とその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22122792A JPH0669522A (ja) | 1992-08-20 | 1992-08-20 | 半導体容量装置とその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669522A true JPH0669522A (ja) | 1994-03-11 |
Family
ID=16763465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22122792A Pending JPH0669522A (ja) | 1992-08-20 | 1992-08-20 | 半導体容量装置とその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669522A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258758A (ja) * | 1997-04-30 | 2007-10-04 | Samsung Electronics Co Ltd | アナログ機能のためのキャパシターの製造方法 |
| WO2013054807A1 (ja) | 2011-10-14 | 2013-04-18 | 株式会社リケン | 組合せオイルコントロールリング |
| US8987145B2 (en) | 2011-03-04 | 2015-03-24 | Asahi Kasei Microdevices Corporation | Semiconductor device, manufacturing method of the semiconductor device |
-
1992
- 1992-08-20 JP JP22122792A patent/JPH0669522A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258758A (ja) * | 1997-04-30 | 2007-10-04 | Samsung Electronics Co Ltd | アナログ機能のためのキャパシターの製造方法 |
| US8987145B2 (en) | 2011-03-04 | 2015-03-24 | Asahi Kasei Microdevices Corporation | Semiconductor device, manufacturing method of the semiconductor device |
| WO2013054807A1 (ja) | 2011-10-14 | 2013-04-18 | 株式会社リケン | 組合せオイルコントロールリング |
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