JPH1197626A

JPH1197626A - 半導体装置

Info

Publication number: JPH1197626A
Application number: JP25223297A
Authority: JP
Inventors: Daizaburo Nakai; 大三郎中井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-17
Filing date: 1997-09-17
Publication date: 1999-04-09
Anticipated expiration: 2017-09-17
Also published as: JP3019038B2

Abstract

(57)【要約】【課題】容量素子の容量値の電圧依存性を小さくし、半
導体装置内での容量素子の占有面積を縮小する。【解決手段】一導電型の半導体基板上に２つのＭＯＳダ
イオードあるいは２つのＭＯＳトランジスタが形成され
る。そして、これらの半導体素子上に積層して付加する
静電容量が形成される。このようにして形成される変形
した２つのＭＯＳダイオードあるいは２つのＭＯＳトラ
ンジスタが結線されて容量素子が形成されるようにな
る。また、この付加する静電容量は電圧により変化する
ようになっており、容量素子の容量値が印加電圧に対し
てほぼ一定になるように形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体集積回路の容量素子の形成とその構造に関す
る。

【０００２】

【従来の技術】半導体集積回路でオペアンプ等の回路を
有する半導体装置では、容量素子を半導体基板上に形成
するために、論理回路として搭載されたＭＯＳトランジ
スタを用いる場合がある。このような容量素子は２つの
ＭＯＳトランジスタで構成される。ここで、ＭＯＳトラ
ンジスタのソース・ドレインが共通にされてゲートとソ
ース・ドレイン間の寄生容量が容量素子として用いられ
る。

【０００３】以下、上記のような従来の技術として特開
平４−３７０９６５号公報に記載されている技術につい
て図６に基づいて説明する。図６（ａ）は２つのＮチャ
ネルＭＯＳトランジスタの模式的断面と素子間の結線方
法を示しており、容量素子となっている。また、図６
（ｂ）は図６（ａ）のように結線して形成された容量素
子の容量値と電圧の関係を示すグラフである。

【０００４】図６（ａ）に示すように、導電型がＮ型の
半導体基板１０１の表面にＰウェル１０２，１０２ａが
形成されている。そして、半導体基板１０１の表面の選
択的領域にフィールド酸化膜１０３が形成されている。

【０００５】そして、このフィールド酸化膜１０３に囲
われて形成された上記のＰウェル１０２と１０２ａ領域
にそれぞれＮチャネルＭＯＳトランジスタが形成され
る。すなわち、ゲート酸化膜１０４，１０４ａ、ゲート
電極１０５，１０５ａ、ソース・ドレイン拡散層１０
６，１０６ａをそれぞれ有する第１のＭＯＳトランジス
タ１０７，１０８が形成されている。ここで、Ｐウェル
１０２および１０２ａにはそれぞれ引き出し拡散層１０
９および１０９ａが形成されている。

【０００６】そして、この２つのＭＯＳトランジスタの
端子が結線される。すなわち、第１のＭＯＳトランジス
タのゲート電極１０５、第２のＭＯＳトランジスタのソ
ース・ドレイン拡散層１０６ａおよび引き出し拡散層１
０９ａが結線されて第１の端子１１０が形成される。同
様に、第２のＭＯＳトランジスタのゲート電極１０５
ａ、第１のＭＯＳトランジスタのソース・ドレイン拡散
層１０６および引き出し拡散層１０９が結線されて第２
の端子１１１が形成される。以上のようにして、ゲート
酸化膜を容量絶縁膜とし、上記の第１の端子１１０を容
量の一電極、上記の第２の端子１１１を対向電極とする
容量素子が形成される。

【０００７】図６（ｂ）の実線で示すように、上記のよ
うな容量素子の全容量値と上記の端子間の電圧との関係
では、第１の端子の電圧が０ｖ近辺で全容量値は最小値
を示し、その電圧が正あるいは負で全容量値は一様な値
を示す。ここで、容量値の測定は１ＭＨｚ程度の高周波
で行われている。

【０００８】この全容量値は、図６（ｂ）の一点鎖線で
示す第１の容量値と点線で示す第２の容量値との和にな
っている。ここで、第１の容量値は第１のＭＯＳトラン
ジスタのゲート酸化膜１０４のみを容量絶縁膜とした場
合の容量値であり、第２の容量値は第２のＭＯＳトラン
ジスタのゲート酸化膜１０４ａのみを容量絶縁膜とした
場合の容量値である。何れの場合も、容量値は第１の端
子の電圧との関係で示されている。第１の容量値、第２
の容量値と電圧との関係は、個々のＭＯＳトランジスタ
においてゲート電極を一電極としソース・ドレイン拡散
層およびＰウェルを対向電極とした場合の容量値と電圧
との関係となっている。このような関係はＭＯＳトラン
ジスタの閾値電圧に依存すると共に、Ｐウェルの不純物
濃度に依存する。

【０００９】

【発明が解決しようとする課題】上述したように、従来
の技術では、容量素子の容量値と電圧の関係において、
０ｖ近辺の容量値が低下するようになる。このために、
オペアンプ等の回路の信号電圧により容量値の低減する
ことが生じ、回路動作が行われなくなる。

【００１０】そこで、上記の０ｖ近辺の容量値を確保す
るために、ＭＯＳトランジスタの寸法を増加させてゲー
ト電極の面積を増大させることが必要になる。しかし、
この場合には半導体装置の集積度が低下するようにな
る。

【００１１】本発明の目的は、容量素子の容量値の電圧
依存性を小さくし上記のような容量値低下を抑制すると
共に、半導体装置内での容量素子の占有面積を縮小する
ことにある。また、本発明の他の目的は、半導体装置の
製造工程を変えることなく上記のような半導体素子を簡
便に形成できる半導体装置を提供することにある。

【００１２】

【課題を解決するための手段】このために本発明の半導
体装置では、一導電型の半導体基板上に逆導電型の２つ
のウェル層と、前記２つのウェル層上にそれぞれゲート
絶縁膜とゲート電極とが積層して形成された第１のＭＯ
Ｓダイオードと第２のＭＯＳダイオードとを有し、前記
それぞれのゲート電極上に容量絶縁膜を介して導電体膜
が形成され、前記第１のＭＯＳダイオードのゲート電極
と前記第２のＭＯＳダイオードのウェル層および前記第
２のＭＯＳダイオード上の導電体膜とが電気接続されて
第１の端子となり、前記第２のＭＯＳダイオードのゲー
ト電極と前記第１のＭＯＳダイオードのウェル層および
前記第１のＭＯＳダイオード上の導電体膜とが電気接続
されて第２の端子となり、前記第１の端子と前記第２の
端子とが電極となる容量素子が形成されている。

【００１３】あるいは、一導電型の半導体基板上に形成
される逆導電型の２つのウェル層および前記２つのウェ
ル層のうち１つのウェル層内に形成される同導電型のウ
ェル層と、前記逆導電型のウェル層上および同導電型の
ウェル層上にそれぞれゲート絶縁膜とゲート電極とが積
層して形成された第１のＭＯＳダイオードと第２のＭＯ
Ｓダイオードとを有し、前記それぞれのゲート電極上に
容量絶縁膜を介して導電体膜が形成され、前記第１のＭ
ＯＳダイオードのゲート電極と前記第２のＭＯＳダイオ
ードのゲート電極とが電気接続されて第１の端子とな
り、前記第１のＭＯＳダイオードのウェル層、前記第１
のＭＯＳダイオード上の導電体膜、前記第２のＭＯＳダ
イオードのウェル層、前記第２のＭＯＳダイオード上の
導電体膜とが電気接続されて第２の端子となり、前記第
１の端子と前記第２の端子が電極となる容量素子が形成
されている。

【００１４】あるいは、一導電型の半導体基板上に形成
される逆導電型の２つのウェル層と、前記２つのウェル
層上にそれぞれソース・ドレイン領域、ゲート絶縁膜、
ゲート電極が形成された第１のＭＯＳトランジスタと第
２のトランジスタとを有し、前記それぞれのゲート電極
上に容量絶縁膜を介して導電体膜が形成され、前記第１
のＭＯＳトランジスタのゲート電極と前記第２のＭＯＳ
トランジスタのウェル層、ソース・ドレイン領域および
前記第２のＭＯＳトランジスタ上の導電体膜とが電気接
続されて第１の端子となり、前記第２のＭＯＳトランジ
スタのゲート電極と前記第１のＭＯＳトランジスタのウ
ェル層、ソース・ドレイン領域および前記第１のＭＯＳ
トランジスタ上の導電体膜とが電気接続されて第２の端
子となり、前記第１の端子と前記第２の端子が電極とな
る容量素子が形成されている。

【００１５】あるいは、一導電型の半導体基板上に形成
される逆導電型の２つのウェル層および前記２つのウェ
ル層のうち１つのウェル層内に形成される同導電型のウ
ェル層と、前記逆導電型のウェル層上および同導電型の
ウェル層上にそれぞれソース・ドレイン領域、ゲート絶
縁膜、ゲート電極が形成された第１のＭＯＳトランジス
タと第２のＭＯＳトランジスタとを有し、前記それぞれ
のゲート電極上に容量絶縁膜を介して導電体膜が形成さ
れ、前記第１のＭＯＳトランジスタのゲート電極と前記
第２のＭＯＳトランジスタのゲート電極とが電気接続さ
れて第１の端子となり、前記第１のＭＯＳトランジスタ
のウェル層、ソース・ドレイン領域、前記第１のＭＯＳ
トランジスタ上の導電体膜、前記第２のＭＯＳトランジ
スタのウェル層、ソース・ドレイン領域、前記第２のＭ
ＯＳトランジスタ上の導電体膜とが電気接続されて第２
の端子となり、前記第１の端子と前記第２の端子が電極
となる容量素子が形成されている。

【００１６】さらには、電圧が印加されると空乏層の生
じる半導体膜が前記ゲート電極上に被着して形成されて
いる。ここで、前記半導体膜は不純物を含有する多結晶
シリコン膜である。

【００１７】このようにして、ゲート電極、容量絶縁
膜、導電体膜で構成される静電容量が付加される。この
付加容量で上述した容量素子の電圧０ｖ近辺の充分な容
量値が確保される。また、この付加される静電容量はゲ
ート電極上に積層して形成される。このために、容量素
子の占有面積が増加することはない。

【００１８】また、上記の付加される静電容量の容量値
が印加電圧で変化するようにできる。これを利用して、
容量素子の全体の容量値の電圧依存性をなくし、ほとん
ど一定の容量値にできる。このような容量素子を使用す
ることで、オペアンプ等の集積回路において、容量素子
の容量値は信号電圧によらなくなりその回路動作が非常
に向上する。

【００１９】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図１と図２に基づいて説明する。ここで、図１
（ａ）は、本発明の基本構成の１つである変形したＭＯ
Ｓダイオードの断面構造とその結線である。また、図１
（ｂ）は図１（ａ）のように結線して形成された容量素
子の容量値と電圧の関係を示すグラフである。そして、
図２はこの変形したＭＯＳダイオードを２つ形成し容量
素子を構成したところの断面図と容量値のグラフであ
る。

【００２０】図１（ａ）に示すように、導電型がＰ型の
半導体基板１の表面にＮウェル２が形成されている。そ
して、半導体基板１の表面の選択的領域にフィールド酸
化膜３が形成されている。

【００２１】そして、このフィールド酸化膜３に囲われ
て形成された上記のＮウェル２領域上にＭＯＳダイオー
ドが形成される。すなわち、ゲート酸化膜４、ゲート電
極５が形成されている。ここで、Ｎウェル２には引き出
し拡散層６が形成されている。さらに、このＭＯＳダイ
オードのゲート電極５上に、第１の層間絶縁膜７、第１
の配線層８、第２の層間絶縁膜９および第２の配線層１
０が積層して形成されている。この第１の層間絶縁膜７
が容量絶縁膜となる。また、第１の配線層８が導電体膜
となる。

【００２２】ここで、ゲート電極５はＭＯＳトランジス
タのゲート電極と同一工程で形成されるタングステンポ
リサイドで構成される。また、第１の配線層および第２
の配線層はアルミ２層配線構造である半導体装置の配線
層がそのまま使用される。さらには、導電型がＮ型であ
る引き出し拡散層６は、ＮチャネルＭＯＳトランジスタ
のソース・ドレイン用の拡散層の形成工程で同時に形成
されるものである。

【００２３】そして、ＭＯＳダイオードのゲート電極５
と第２の配線層１０が結線されて第１の端子１１が形成
される。さらに、引き出し拡散層６と第１の配線層８が
結線されて第２の端子１２が形成される。以上のように
して、上記の第１の端子１１を容量の一電極、上記の第
２の端子１２を対向電極とする容量素子が形成される。

【００２４】上記のような変形したＭＯＳダイオードで
は、図１（ｂ）の実線で示すように、第１の端子の電圧
が正側で最大値を示し、負側になると最小値を示し閾値
以下になると一定値になる。ここで、容量値の測定は１
ＭＨｚ程度の高周波で行われている。

【００２５】この全容量値は、図１（ｂ）の破線で示す
ＭＯＳダイオードの容量値と、ゲート電極５と第２の配
線層１０を一電極とし第１の配線層８を対向電極とする
静電容量値との和になっている。ここで、ゲート酸化膜
４が膜厚３０ｎｍのシリコン酸化膜であり、第１の層間
絶縁膜および第２の層間絶縁膜が膜厚３００ｎｍのシリ
コン酸化膜とすれば、容量値の増加分は１０％程度とな
る。

【００２６】以上のようにして、半導体装置の製造工程
を変えることなくＭＯＳダイオードの容量値を一様に増
大させることができる。

【００２７】図２（ａ）に示すように、Ｐ型の半導体基
板１の表面にＮウェル２，２ａが形成され、半導体基板
１の表面の選択的領域にフィールド酸化膜３が形成され
ている。そして、このフィールド酸化膜３に囲われて形
成された上記のＮウェル２，２ａ領域上に２つのＭＯＳ
ダイオードが形成される。すなわち、ゲート酸化膜４，
４ａ、ゲート電極５，５ａが形成されている。ここで、
Ｎウェル２，２ａにはそれぞれ引き出し拡散層６，６ａ
が形成されている。さらに、この２つのＭＯＳダイオー
ドのゲート電極５，５ａ上に、第１の層間絶縁膜７，７
ａ、第１の配線層８，８ａ、第２の層間絶縁膜９，９ａ
および第２の配線層１０，１０ａがそれぞれ積層して形
成されている。この第１の層間絶縁膜７が容量絶縁膜と
なる。また、第１の配線層８が導電体膜となる。

【００２８】ここで、ゲート電極５，５ａはＭＯＳトラ
ンジスタのゲート電極と同一工程で形成されるタングス
テンポリサイドで構成される。また、第１の配線層８，
８ａおよび第２の配線層１０，１０ａは半導体装置のア
ルミ２層配線層がそのまま使用される。さらに、導電型
がＮ型である引き出し拡散層６，６ａは、ＮチャネルＭ
ＯＳトランジスタのソース・ドレイン用の拡散層の形成
工程で同時に形成される。

【００２９】以上のようにして、変形した第１のＭＯＳ
ダイオード１３と第２のＭＯＳダイオード１４が形成さ
れるようになる。

【００３０】そして、この２つのＭＯＳダイオードの端
子が結線される。すなわち、第１のＭＯＳダイオードの
ゲート電極５、第２の配線層１０、第２のＭＯＳダイオ
ードの引き出し拡散層６ａおよび第１の配線層８ａが結
線されて第１の端子１５が形成される。同様に、第２の
ＭＯＳダイオードのゲート電極５ａ、第２の配線層１０
ａ、第１のＭＯＳダイオードの引き出し拡散層６および
第１の配線層８が結線されて第２の端子１６が形成され
る。以上のようにして、上記の第１の端子１５を容量の
一電極、上記の第２の端子１６を対向電極とする容量素
子が形成されるようになる。

【００３１】図２（ｂ）の点線で示すように、上記のよ
うな本発明の容量素子の全容量値と上記の端子間の電圧
との関係では、第１の端子の電圧が０ｖ近辺で全容量値
は最小値を示し、その電圧が正あるいは負で全容量値は
一定の値を示す。ここで、容量値の測定は１ＭＨｚ程度
の高周波で行われている。

【００３２】この全容量値は、図２（ｂ）の実線で示す
第１のＭＯＳダイオード全容量値と第２のＭＯＳダイオ
ード全容量値との和になっている。ここで、第１のＭＯ
Ｓダイオード全容量値および第２のＭＯＳダイオード全
容量値は、図１で説明したように、第１のＭＯＳダイオ
ードの容量値あるいは第２のＭＯＳダイオードの容量値
に上記のような静電容量値が付加されたものとなってい
る。

【００３３】この実施の形態では、容量素子の全容量値
が上記の静電容量値分だけ増加するために、上記の第１
の端子の電圧が０ｖ近辺での全容量値も増大するように
なる。また、容量素子の基本構成がＭＯＳダイオード構
造であるために、ＭＯＳトランジスタのようにソース・
ドレイン拡散層が不要となる。そして、静電容量がゲー
ト電極上に積層する構造で形成される。このために、容
量素子の占有面積が２０％程度縮小される。

【００３４】次に、本発明の第２の実施の形態について
図３に基づいて説明する。第２の実施の形態では、容量
素子は、２つのタイプの異なる変形したＭＯＳダイオー
ドで構成される。図２はこの容量素子の結線した断面図
である。

【００３５】図３に示すように、Ｎ型の半導体基板２１
の表面にＰウェル２２，２２ａが形成されＰウェル２２
内にＮウェル２３が形成されている。また、半導体基板
２１の表面の選択的領域にフィールド酸化膜２３が形成
されている。そして、このフィールド酸化膜２３に囲わ
れて形成された上記のＮウェル２３とＰウェル２２ａ領
域上にタイプの異なる２つのＭＯＳダイオードが形成さ
れるようになる。

【００３６】すなわち、ゲート酸化膜２５，２５ａ、ゲ
ート電極２６，２６ａが形成されている。ここで、Ｎウ
ェル２３には引き出し拡散層２７が、Ｐウェル２２ａに
は引き出し拡散層２８がそれぞれ形成されている。さら
に、この２つのＭＯＳダイオードのゲート電極２６，２
６ａ上に、第１の層間絶縁膜２９，２９ａ、第１の配線
層３０，３０ａ、第２の層間絶縁膜３１，３１ａおよび
第２の配線層３２，３２ａがそれぞれ積層して形成され
ている。

【００３７】以上のようにして、タイプの異なる変形し
た第１のＭＯＳダイオード３３と第２のＭＯＳダイオー
ド３４とが形成されるようになる。

【００３８】そして、タイプの異なる２つのＭＯＳダイ
オードの端子が結線される。すなわち、第１のＭＯＳダ
イオードのゲート電極２６、第２の配線層３２，３２
ａ、第２のＭＯＳダイオードのゲート電極２６ａが結線
されて第１の端子３５が形成される。同様に、第１のＭ
ＯＳダイオードの引き出し拡散層２７、第２のＭＯＳダ
イオードの引き出し拡散層２８および第１の配線層３
０，３０ａが結線されて第２の端子３６が形成される。
以上のようにして、上記の第１の端子３５を容量の一電
極、上記の第２の端子３６を対向電極とする容量素子が
形成される。

【００３９】この第２の実施の形態の容量素子の全容量
値と端子間の電圧との関係は、第１の実施の形態での図
２（ｂ）で説明したものと同様になる。すなわち、第１
の端子の電圧が０ｖ近辺で全容量値は最小値を示巣がそ
の値は増大する。また、その電圧が正あるいは負で全容
量値は一定の値を示すようになる。この第２の実施の形
態では、２つのＭＯＳダイオードの結線が第１の実施の
形態の場合より簡単になる。これは、２つのＭＯＳダイ
オードで同層になるゲート電極同士、引き出し拡散層同
士、第１の配線層同士あるいは第２の配線層同士が結線
されるからである。

【００４０】次に、本発明の第３の実施の形態について
図４と図５に基づいて説明する。ここで、図４は容量素
子の断面図である。また、図５は、この容量素子の容量
値と電圧の関係を示すグラフおよびその説明のための模
式的な断面図である。図４（ａ）に示すように、Ｐ型の
半導体基板１の表面にＮウェル４２，４２ａが形成さ
れ、選択的領域にフィールド酸化膜４３が形成されてい
る。そして、このフィールド酸化膜４３に囲われて形成
された上記のＮウェル４２，４２ａ領域上に２つのＭＯ
Ｓダイオードが形成される。すなわち、ゲート酸化膜４
４，４４ａ、ゲート電極４５，４５ａが形成されてい
る。ここで、Ｎウェル４２，４２ａにはそれぞれ引き出
し拡散層４６，４６ａが形成されている。さらに、この
２つのＭＯＳダイオードのゲート電極４５，４５ａに被
着して、半導体膜としてポリシリコン層４７，４７ａが
形成されている。そしてポリシリコン層４７，４７ａ上
に、第１の層間絶縁膜４８，４８ａ、第１の配線層４
９，４９ａが積層して形成されている。

【００４１】以上のようにして、第１のＭＯＳダイオー
ド５０と第２のＭＯＳダイオード５１とが形成されるよ
うになる。

【００４２】そして、この２つのＭＯＳダイオードの端
子が結線される。すなわち、第１のＭＯＳダイオードの
ゲート電極４５、ポリシリコン層４７、第２のＭＯＳダ
イオードの引き出し拡散層４６ａおよび第１の配線層４
９ａが結線されて第１の端子５２が形成される。同様
に、第２のＭＯＳダイオードのゲート電極４５ａ、ポリ
シリコン層４７ａ、第１のＭＯＳダイオードの引き出し
拡散層４６および第１の配線層４９が結線されて第２の
端子５３が形成される。以上のようにして、上記の第１
の端子５２を容量の一電極、上記の第２の端子５３を対
向電極とする容量素子が形成される。

【００４３】以下、この第３の実施の形態の容量素子の
容量値と端子間の電圧との関係について説明する。

【００４４】上記のような第３の実施の形態の容量素子
の全容量値と端子間の電圧との関係では、図５（ａ）の
点線で示すように、第１の端子の電圧が０ｖ近辺でも全
容量値はほとんど減少しない。そして、端子の電圧が正
負の全領域にわたって全容量値は一定の値を示すように
なる。ここで、容量値の測定は１ＭＨｚ程度の高周波で
行われている。

【００４５】この全容量値は、図５（ａ）の実線で示す
第１のＭＯＳダイオード全容量値と第２のＭＯＳダイオ
ード全容量値との和になる。ここで、第１のＭＯＳダイ
オード全容量値および第２のＭＯＳダイオード全容量値
は、第１あるいは第２の実施の形態で説明したように静
電容量値が付加されたものとなっている。

【００４６】しかし、この実施の形態では、上記の付加
される静電容量値は端子に印加される電圧に依存する。
これについて図５（ｂ）で説明する。図５（ｂ）は図４
で説明したＭＯＳダイオードにおいてゲート電極４５か
ら上部の模式的な構造となっている。ここで、ゲート電
極４５はタングステンポリサイドで構成され、ポリシリ
コン層４７には濃度１０¹⁸〜１０¹⁹原子／ｃｍ³リンあ
るいはヒ素不純物が含有されている。そして、その膜厚
は２００ｎｍ程度である。そして、第１の層間絶縁膜４
８は膜厚２００ｎｍ程度のシリコン酸化膜である。ま
た、第１の配線層４９はアルミ配線層である。

【００４７】このような静電容量の構造では、ゲート電
極４５に正電圧が印加せれるとポリシリコン層４７の表
面部に空乏層５４が形成されるようになる。このため
に、ゲート電極４５と第１の配線層４９間の容量値が減
少するようになる。この空乏層５４の幅は印加電圧が正
側に増えると増加し、それに伴って静電容量値は減少す
る。なお、この空乏層幅の増加はその表面が反転するま
で続き、それ以上になると一定になる。以上のような静
電容量値の電圧依存性が、図５（ｂ）の実線で示した第
１のＭＯＳダイオード全容量値と破線で示した第１のＭ
ＯＳダイオードの容量値の差に現れている。

【００４８】このように、静電容量値が端子の電圧依存
性を有するために、これらを加算した後の全容量値は、
上述したように端子の電圧にほとんど依存せずほぼ一定
になるように設定できる。

【００４９】このような容量素子を使用することで、オ
ペアンプ等の集積回路において、容量素子の容量値は信
号電圧によらなくなりその回路動作が非常に向上するよ
うになる。また、その回路設計も簡便化されるようにな
る。

【００５０】以上の実施の形態では、容量素子の基本構
成素子がＭＯＳダイオードであり、２つのＭＯＳダイオ
ードが結線される構造のものについて示された。本発明
はＭＯＳダイオードに限定されるものでない。ＭＯＳダ
イオードの代わりにＭＯＳトランジスタが使用されても
よい。

【００５１】このようにＭＯＳトランジスタが用いられ
る場合、１個のＭＯＳトランジスタの容量値と電圧との
関係は、従来の技術で説明したものと同一である。しか
し、本発明のように静電容量値を付加し、２つのＭＯＳ
トランジスタを同様に結線すると、実施の形態で説明し
たのと同様の効果が現れるようになる。但し、この場合
にはＭＯＳトランジスタのソース・ドレイン拡散層の形
成が必要になる。このために容量素子の占有面積が少し
大きくなる。

【００５２】また、本発明の実施の形態では、静電容量
を形成するＭＯＳダイオードのゲート電極上に２つの配
線層を積層する場合について説明した。このような積層
する配線層の層数は２つに限定されるものでなく、１つ
でもよいし２以上になってもよいことに言及しておく。

【００５３】

【発明の効果】以上に説明したように、本発明の半導体
装置では、一導電型の半導体基板上に２つのＭＯＳダイ
オードあるいは２つのＭＯＳトランジスタが形成され
る。そして、これらの半導体素子上に積層して付加する
静電容量が形成される。このようにして形成される変形
した２つのＭＯＳダイオードあるいは２つのＭＯＳトラ
ンジスタが結線され容量素子が形成されるようになる。
また、この付加する静電容量は電圧により変化するよう
になっている。

【００５４】このようにして、従来の技術で問題となっ
ていた、印加電圧０ｖ近辺での容量素子の容量値の不足
は完全に解消される。ここで、半導体装置内での容量素
子の占有面積は増加することがなく、また、半導体装置
の製造工程は全く変わらないようにできる。

【００５５】また、容量素子の容量値の電圧依存性が非
常に小さくなり、オペアンプ等の回路の信号電圧により
容量値の低減することはなくなり、回路動作が非常に向
上すると共にその回路設計が非常に容易になる。

【００５６】このようにして、半導体集積回路の高集積
化および高密度化がさらに促進されるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を説明するためのＭ
ＯＳダイオードの断面図および容量値を示すグラフであ
る。

【図２】本発明の第１の実施の形態を説明するための容
量素子の断面図および容量値を示すグラフである。

【図３】本発明の第２の実施の形態を説明するための容
量素子の断面図である。

【図４】本発明の第３の実施の形態を説明するための容
量素子の断面図である。

【図５】上記第３の実施の形態の容量素子の容量値を示
すグラフおよびその説明のための模式的な断面図であ
る。

【図６】従来の技術の場合の容量素子の断面図および容
量値を示すグラフである。

【符号の説明】

１，２１，４１，１０１半導体基板２，２ａ，２３，４２，４２ａＮウェル３，２４，４３，１０３フィールド酸化膜４，４ａ，２５，２５ａ，４４，４４ａ，１０４，１０
４ａゲート酸化膜５，５ａ，４５，４５ａ，１０５，１０５ａゲート
電極６，６ａ，２７，２８，４６，４６ａ，１０９，１０９
ａ引き出し拡散層７，７ａ，２９，２９ａ，４８，４８ａ第１の層間
絶縁膜８，８ａ，３０，３０ａ，４９，４９ａ第１の配線
層９，９ａ，３１，３１ａ第２の層間絶縁膜１０，１０ａ，３２，３２ａ第２の配線層１１，１５，３５，５２，１１０第１の端子１２，１６，３６，５３，１１１第２の端子１３，３３，５０第１のＭＯＳダイオード１４，３４，５１第２のＭＯＳダイオード４７ポリシリコン層１０７第１のＭＯＳトランジスタ１０８第２のＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板上に逆導電型の２
つのウェル層と、前記２つのウェル層上にそれぞれゲー
ト絶縁膜とゲート電極とが積層して形成された第１のＭ
ＯＳダイオードと第２のＭＯＳダイオードとを有し、前
記それぞれのゲート電極上に容量絶縁膜を介して導電体
膜が形成され、前記第１のＭＯＳダイオードのゲート電
極と前記第２のＭＯＳダイオードのウェル層および前記
第２のＭＯＳダイオード上の導電体膜とが電気接続され
て第１の端子となり、前記第２のＭＯＳダイオードのゲ
ート電極と前記第１のＭＯＳダイオードのウェル層およ
び前記第１のＭＯＳダイオード上の導電体膜とが電気接
続されて第２の端子となり、前記第１の端子と前記第２
の端子とが電極となる容量素子の形成されていることを
特徴とする半導体装置。
【請求項２】一導電型の半導体基板上に形成される逆
導電型の２つのウェル層および前記２つのウェル層のう
ち１つのウェル層内に形成される同導電型のウェル層
と、前記逆導電型のウェル層上および同導電型のウェル
層上にそれぞれゲート絶縁膜とゲート電極とが積層して
形成された第１のＭＯＳダイオードと第２のＭＯＳダイ
オードとを有し、前記それぞれのゲート電極上に容量絶
縁膜を介して導電体膜が形成され、前記第１のＭＯＳダ
イオードのゲート電極と前記第２のＭＯＳダイオードの
ゲート電極とが電気接続されて第１の端子となり、前記
第１のＭＯＳダイオードのウェル層、前記第１のＭＯＳ
ダイオード上の導電体膜、前記第２のＭＯＳダイオード
のウェル層、前記第２のＭＯＳダイオード上の導電体膜
とが電気接続されて第２の端子となり、前記第１の端子
と前記第２の端子とが電極となる容量素子の形成されて
いることを特徴とする半導体装置。
【請求項３】一導電型の半導体基板上に形成される逆
導電型の２つのウェル層と、前記２つのウェル層上にそ
れぞれソース・ドレイン領域、ゲート絶縁膜、ゲート電
極が形成された第１のＭＯＳトランジスタと第２のトラ
ンジスタとを有し、前記それぞれのゲート電極上に容量
絶縁膜を介して導電体膜が形成され、前記第１のＭＯＳ
トランジスタのゲート電極と前記第２のＭＯＳトランジ
スタのウェル層、ソース・ドレイン領域および前記第２
のＭＯＳトランジスタ上の導電体膜とが電気接続されて
第１の端子となり、前記第２のＭＯＳトランジスタのゲ
ート電極と前記第１のＭＯＳトランジスタのウェル層、
ソース・ドレイン領域および前記第１のＭＯＳトランジ
スタ上の導電体膜とが電気接続されて第２の端子とな
り、前記第１の端子と前記第２の端子とが電極となる容
量素子の形成されていることを特徴とする半導体装置。
【請求項４】一導電型の半導体基板上に形成される逆
導電型の２つのウェル層および前記２つのウェル層のう
ち１つのウェル層内に形成される同導電型のウェル層
と、前記逆導電型のウェル層上および同導電型のウェル
層上にそれぞれソース・ドレイン領域、ゲート絶縁膜、
ゲート電極が形成された第１のＭＯＳトランジスタと第
２のＭＯＳトランジスタとを有し、前記それぞれのゲー
ト電極上に容量絶縁膜を介して導電体膜が形成され、前
記第１のＭＯＳトランジスタのゲート電極と前記第２の
ＭＯＳトランジスタのゲート電極とが電気接続されて第
１の端子となり、前記第１のＭＯＳトランジスタのウェ
ル層、ソース・ドレイン領域、前記第１のＭＯＳトラン
ジスタ上の導電体膜、前記第２のＭＯＳトランジスタの
ウェル層、ソース・ドレイン領域、前記第２のＭＯＳト
ランジスタ上の導電体膜とが電気接続されて第２の端子
となり、前記第１の端子と前記第２の端子とが電極とな
る容量素子の形成されていることを特徴とする半導体装
置。
【請求項５】電圧が印加されると空乏層の生じる半導
体膜が前記ゲート電極上に被着して形成されていること
を特徴とする請求項１から請求項４記載のうち１つの請
求項に記載の半導体装置。
【請求項６】前記半導体膜が不純物を含有する多結晶
シリコン膜であることを特徴とする請求項５記載の半導
体装置。