JPH07235638A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07235638A JPH07235638A JP2523694A JP2523694A JPH07235638A JP H07235638 A JPH07235638 A JP H07235638A JP 2523694 A JP2523694 A JP 2523694A JP 2523694 A JP2523694 A JP 2523694A JP H07235638 A JPH07235638 A JP H07235638A
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Abstract
(57)【要約】 （修正有）
【目的】高容量化および高集積化が容易なコンデンサを
備えた半導体装置を提供すること。 【構成】表面に酸化膜２２とポリシリコン膜２３とを順
次形成した半導体基板２１1 と、表面にポリシリコン膜
２３を形成した半導体基板２１2 とを直接接着法により
一体化したものであって、酸化膜２４に達する半導体基
板２１2 に形成された素子分離用のトレンチ溝と、この
トレンチ溝の側壁に形成された側壁酸化膜２５と、ポリ
シリコン膜２３に達し、側壁に側壁酸化膜２５が形成さ
れたトレンチ溝と、このトレンチ溝内を充填するポリシ
リコン膜２７と、このポリシリコン膜２７に設けられた
Ａｌ電極２９とを備えている。
備えた半導体装置を提供すること。 【構成】表面に酸化膜２２とポリシリコン膜２３とを順
次形成した半導体基板２１1 と、表面にポリシリコン膜
２３を形成した半導体基板２１2 とを直接接着法により
一体化したものであって、酸化膜２４に達する半導体基
板２１2 に形成された素子分離用のトレンチ溝と、この
トレンチ溝の側壁に形成された側壁酸化膜２５と、ポリ
シリコン膜２３に達し、側壁に側壁酸化膜２５が形成さ
れたトレンチ溝と、このトレンチ溝内を充填するポリシ
リコン膜２７と、このポリシリコン膜２７に設けられた
Ａｌ電極２９とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に集積回路におけるコンデンサの改良に関する。
に集積回路におけるコンデンサの改良に関する。
【０００２】
【従来の技術】民生用集積回路、産業用集積回路等の集
積回路において、コンデンサは回路の構成に必要不可欠
な素子の一つである。集積回路用のコンデンサとして
は、例えば、ＭＩＳ型コンデンサ、ＭＩＭ型コンデン
サ、接合型コンデンサ等が多用されている。これらコン
デンサは以下のような構成になっている。
積回路において、コンデンサは回路の構成に必要不可欠
な素子の一つである。集積回路用のコンデンサとして
は、例えば、ＭＩＳ型コンデンサ、ＭＩＭ型コンデン
サ、接合型コンデンサ等が多用されている。これらコン
デンサは以下のような構成になっている。
【０００３】図７は、従来のＭＩＳ型コンデンサの構造
を示す断面図である。図中、７１はｐ型シリコン基板を
示しており、このｐ型シリコン基板７１の表面には、ｎ
+ 型埋込み層７２が形成されている。また、ｐ型シリコ
ン基板７１上には、ｎ- 型エピタキシャル層７３が形成
されており、このｎ- 型エピタキシャル層７３内には、
ｎ+ 型埋込み層７２に達するｎ+ 型拡散層７６が形成さ
れている。このｎ+ 型拡散層７６上には、ＳｉＯ2 膜７
７を介して、Ａｌ電極７８が形成され、このＡｌ電極７
８、ＳｉＯ2 膜７７、並びにｎ+ 型拡散層７６によって
ＭＩＳ型コンデンサが構成されている。なお、図中、７
４は素子分離用のｐ型拡散層を示し、７５はＬＯＣＯＳ
により形成された素子分離用の絶縁膜を示している。
を示す断面図である。図中、７１はｐ型シリコン基板を
示しており、このｐ型シリコン基板７１の表面には、ｎ
+ 型埋込み層７２が形成されている。また、ｐ型シリコ
ン基板７１上には、ｎ- 型エピタキシャル層７３が形成
されており、このｎ- 型エピタキシャル層７３内には、
ｎ+ 型埋込み層７２に達するｎ+ 型拡散層７６が形成さ
れている。このｎ+ 型拡散層７６上には、ＳｉＯ2 膜７
７を介して、Ａｌ電極７８が形成され、このＡｌ電極７
８、ＳｉＯ2 膜７７、並びにｎ+ 型拡散層７６によって
ＭＩＳ型コンデンサが構成されている。なお、図中、７
４は素子分離用のｐ型拡散層を示し、７５はＬＯＣＯＳ
により形成された素子分離用の絶縁膜を示している。
【０００４】図８は、従来のＭＩＭ型コンデンサの構造
を示す断面図である。図中、８１はｐ型シリコン基板を
示しており、このｐ型シリコン基板８１上には、ｎ- 型
拡散層８２が形成されている。このｎ- 型拡散層８２の
表面には、ＬＯＣＯＳにより形成された素子分離用の絶
縁膜８３が形成されている。この素子分離用の絶縁膜８
３上には、ポリシリコン膜８４、ＣＶＤ絶縁膜８５、Ａ
ｌ電極８６が順次形成され、これら８４，８５，８６に
よってＭＩＭ型コンデンサが構成されている。また、こ
のＭＩＭ型コンデンサの横の素子領域には、ソース・ド
レイン領域８７、ゲート絶縁膜８８、ゲート電極８９等
で構成されたＭＯＳトランジスタが形成されている。
を示す断面図である。図中、８１はｐ型シリコン基板を
示しており、このｐ型シリコン基板８１上には、ｎ- 型
拡散層８２が形成されている。このｎ- 型拡散層８２の
表面には、ＬＯＣＯＳにより形成された素子分離用の絶
縁膜８３が形成されている。この素子分離用の絶縁膜８
３上には、ポリシリコン膜８４、ＣＶＤ絶縁膜８５、Ａ
ｌ電極８６が順次形成され、これら８４，８５，８６に
よってＭＩＭ型コンデンサが構成されている。また、こ
のＭＩＭ型コンデンサの横の素子領域には、ソース・ド
レイン領域８７、ゲート絶縁膜８８、ゲート電極８９等
で構成されたＭＯＳトランジスタが形成されている。
【０００５】図９は、従来の接合型コンデンサの構造を
示す断面図である。図中、９１はｐ型シリコン基板を示
しており、このｐ型シリコン基板９１の表面には、ｎ+
型埋込み層９２が形成されている。また、ｐ型シリコン
基板９１上には、ｎ- 型拡散層９３が形成され、このｎ
- 型拡散層９３の表面には、ｐ型拡散層９４が形成され
ている。このｐ型拡散層９４とｎ- 型拡散層９３とによ
りコンデンサを構成するｐｎ接合が形成されている。こ
のコンデンサに蓄積される電荷は、上記ｐｎ接合の近傍
に形成される空乏層により制御される。また、ｐ型拡散
層９４には、絶縁膜９５を介してコンタクトするコンデ
ンサ電極９６が設けられている。なお、図中、９７はＬ
ＯＣＯＳにより形成された素子分離用の絶縁膜を示して
いる。
示す断面図である。図中、９１はｐ型シリコン基板を示
しており、このｐ型シリコン基板９１の表面には、ｎ+
型埋込み層９２が形成されている。また、ｐ型シリコン
基板９１上には、ｎ- 型拡散層９３が形成され、このｎ
- 型拡散層９３の表面には、ｐ型拡散層９４が形成され
ている。このｐ型拡散層９４とｎ- 型拡散層９３とによ
りコンデンサを構成するｐｎ接合が形成されている。こ
のコンデンサに蓄積される電荷は、上記ｐｎ接合の近傍
に形成される空乏層により制御される。また、ｐ型拡散
層９４には、絶縁膜９５を介してコンタクトするコンデ
ンサ電極９６が設けられている。なお、図中、９７はＬ
ＯＣＯＳにより形成された素子分離用の絶縁膜を示して
いる。
【０００６】ところで、これらの従来のコンデンサには
以下のような問題がある。すなわち、図７、図９のコン
デンサの場合には、図８のそれとは異なり、コンデンサ
領域が別途必要となり、高集積化の点で問題がある。
以下のような問題がある。すなわち、図７、図９のコン
デンサの場合には、図８のそれとは異なり、コンデンサ
領域が別途必要となり、高集積化の点で問題がある。
【０００７】また、図８の場合には、ＣＶＤ絶縁膜８５
として、例えば、厚さ５０ｎｍのシリコン窒化膜を用い
て、１５００ｐｆのコンデンサを作成する場合でも、コ
ンデンサの面積が５０ｎｍ2 となるため、０．１μｆ以
上の大容量のコンデンサをオンチップ上に搭載すること
は殆ど不可能である。
として、例えば、厚さ５０ｎｍのシリコン窒化膜を用い
て、１５００ｐｆのコンデンサを作成する場合でも、コ
ンデンサの面積が５０ｎｍ2 となるため、０．１μｆ以
上の大容量のコンデンサをオンチップ上に搭載すること
は殆ど不可能である。
【０００８】更に、図７のＭＩＳ型コンデンサの場合、
ＳｉＯ2 膜７７（ＳｉＯ2 膜７７の代わりに窒化膜を用
いた場合には該窒化膜）を薄くするほど単位面積当たり
の容量を大きくできるが、絶縁耐圧、薄膜形成技術、信
頼性の点からＳｉＯ2 膜７７（窒化膜）の薄膜化には限
界があり、大容量にするにはコンデンサの面積を大きく
しなければならず、高集積化が困難である。
ＳｉＯ2 膜７７（ＳｉＯ2 膜７７の代わりに窒化膜を用
いた場合には該窒化膜）を薄くするほど単位面積当たり
の容量を大きくできるが、絶縁耐圧、薄膜形成技術、信
頼性の点からＳｉＯ2 膜７７（窒化膜）の薄膜化には限
界があり、大容量にするにはコンデンサの面積を大きく
しなければならず、高集積化が困難である。
【０００９】更にまた、図９の接合型コンデンサの場
合、図７，図８のそれに比べて、単位面積当たりの容量
が小さく、大容量にするにはコンデンサの面積を大きく
しなければならず、高集積化が困難である。
合、図７，図８のそれに比べて、単位面積当たりの容量
が小さく、大容量にするにはコンデンサの面積を大きく
しなければならず、高集積化が困難である。
【００１０】
【発明が解決しようとする課題】上述の如く、従来の集
積回路用のコンデンサとして、ＭＩＳ型コンデンサ、Ｍ
ＩＭ型コンデンサ、接合型コンデンサ等が用いられてい
たが、これらコンデンサは大容量化、高集積化が困難で
あるという問題があった。
積回路用のコンデンサとして、ＭＩＳ型コンデンサ、Ｍ
ＩＭ型コンデンサ、接合型コンデンサ等が用いられてい
たが、これらコンデンサは大容量化、高集積化が困難で
あるという問題があった。
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、大容量化および高集積
化が容易なコンデンサを備えた半導体装置を提供するこ
とにある。
ので、その目的とするところは、大容量化および高集積
化が容易なコンデンサを備えた半導体装置を提供するこ
とにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置（請求項１）は、部分的に薄
く形成された薄膜部分を含む埋込み絶縁膜が挿設された
半導体基板と、この半導体基板に挿設され、前記埋込み
絶縁膜上に設けられた導電膜と、前記埋込み絶縁膜に達
し、前記埋込み絶縁膜の薄膜部分を囲むように、前記半
導体基板に形成された素子分離領域と、前記埋込み絶縁
膜の薄膜部分上の前記導電膜に電気的に接続する電極と
を備えたことを特徴とする。
めに、本発明の半導体装置（請求項１）は、部分的に薄
く形成された薄膜部分を含む埋込み絶縁膜が挿設された
半導体基板と、この半導体基板に挿設され、前記埋込み
絶縁膜上に設けられた導電膜と、前記埋込み絶縁膜に達
し、前記埋込み絶縁膜の薄膜部分を囲むように、前記半
導体基板に形成された素子分離領域と、前記埋込み絶縁
膜の薄膜部分上の前記導電膜に電気的に接続する電極と
を備えたことを特徴とする。
【００１３】また、本発明の他の半導体装置（請求項
２）は、第１の埋込み絶縁膜が挿設された半導体基板
と、この半導体基板に挿設され、前記第１の埋込み絶縁
膜上に設けられた導電膜と、前記半導体基板に挿設さ
れ、前記導電膜上に設けられた第２の埋込み絶縁膜と、
この第２の埋込み絶縁膜に達する前記半導体基板に形成
された素子分離用領域と、前記導電膜に電気的に接続す
る電極とを備えたことを特徴とする。
２）は、第１の埋込み絶縁膜が挿設された半導体基板
と、この半導体基板に挿設され、前記第１の埋込み絶縁
膜上に設けられた導電膜と、前記半導体基板に挿設さ
れ、前記導電膜上に設けられた第２の埋込み絶縁膜と、
この第２の埋込み絶縁膜に達する前記半導体基板に形成
された素子分離用領域と、前記導電膜に電気的に接続す
る電極とを備えたことを特徴とする。
【００１４】
【作用】本発明の半導体装置（請求項１）によれば、素
子分離溝で囲まれた領域の導電膜、埋込み絶縁膜、埋込
み絶縁膜の下部の半導体基板および導電膜に電気的に接
続する電極とでコンデンサが形成されている。
子分離溝で囲まれた領域の導電膜、埋込み絶縁膜、埋込
み絶縁膜の下部の半導体基板および導電膜に電気的に接
続する電極とでコンデンサが形成されている。
【００１５】このため、例えば、半導体基板のうち、素
子や配線等に使用されていない余った領域（未使用領
域）の下部に、コンデンサを形成すれば、高集積化を妨
げずに済む。
子や配線等に使用されていない余った領域（未使用領
域）の下部に、コンデンサを形成すれば、高集積化を妨
げずに済む。
【００１６】また、上記未使用領域は面積が大きいこと
が多いので、大容量のコンデンサの作成が容易になる。
本発明の半導体装置（請求項２）によれば、導電膜、第
１の埋込み絶縁膜、第１の埋込み絶縁膜下部の半導体基
板および導電膜に電気的に接続する電極とでコンデンサ
が形成されている。
が多いので、大容量のコンデンサの作成が容易になる。
本発明の半導体装置（請求項２）によれば、導電膜、第
１の埋込み絶縁膜、第１の埋込み絶縁膜下部の半導体基
板および導電膜に電気的に接続する電極とでコンデンサ
が形成されている。
【００１７】このため、先の発明の同様に、コンデンサ
を未使用領域に形成すれば、大容量化および高集積化を
容易に行なえるようになる。更に、本発明の場合、第２
の埋込み絶縁膜によって、導電膜と半導体基板とが絶縁
されているので、未使用領域以外にもコンデンサを形成
でき、高集積化、大容量化がより容易になる。
を未使用領域に形成すれば、大容量化および高集積化を
容易に行なえるようになる。更に、本発明の場合、第２
の埋込み絶縁膜によって、導電膜と半導体基板とが絶縁
されているので、未使用領域以外にもコンデンサを形成
でき、高集積化、大容量化がより容易になる。
【００１８】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係るＳＯＩを用い
た半導体装置の構造を示す断面図である。
る。図１は、本発明の第１の実施例に係るＳＯＩを用い
た半導体装置の構造を示す断面図である。
【００１９】これを製造工程に従い説明すると、まず、
第１のｐ型シリコン基板１1 の表面を選択的に酸化し
て、ＳＯＩの埋込み絶縁膜としての厚さ１〜２μｍ程度
の厚い酸化膜２と、ＳＯＩの埋込み絶縁膜およびコンデ
ンサの絶縁膜としての厚さ１５〜１００ｎｍ程度の薄い
酸化膜３とを形成する。なお、第１のｐ型シリコン基板
１1 はアースされている。
第１のｐ型シリコン基板１1 の表面を選択的に酸化し
て、ＳＯＩの埋込み絶縁膜としての厚さ１〜２μｍ程度
の厚い酸化膜２と、ＳＯＩの埋込み絶縁膜およびコンデ
ンサの絶縁膜としての厚さ１５〜１００ｎｍ程度の薄い
酸化膜３とを形成する。なお、第１のｐ型シリコン基板
１1 はアースされている。
【００２０】次に酸化膜２，３により生じた表面の凹凸
が埋まる程度の厚さ（約３μｍ以上）に高濃度の不純物
を含むポリシリコン膜４を全面に堆積した後、ケミカル
研磨、メカニカル研磨またはケミカル・メカニカル研磨
により、ポリシリコン膜４の表面を平坦化する。
が埋まる程度の厚さ（約３μｍ以上）に高濃度の不純物
を含むポリシリコン膜４を全面に堆積した後、ケミカル
研磨、メカニカル研磨またはケミカル・メカニカル研磨
により、ポリシリコン膜４の表面を平坦化する。
【００２１】次に第２のｎ型シリコン基板１2 を用意
し、これを直接接着法により第１のｐ型シリコン基板１
1 と一体化した後、ケミカル研磨、メカニカル研磨また
はケミカル・メカニカル研磨により、第２のｐ型シリコ
ン基板１2 を所定の膜厚になるまで研磨する。
し、これを直接接着法により第１のｐ型シリコン基板１
1 と一体化した後、ケミカル研磨、メカニカル研磨また
はケミカル・メカニカル研磨により、第２のｐ型シリコ
ン基板１2 を所定の膜厚になるまで研磨する。
【００２２】次に反応性イオンエッチング（ＲＩＥ）を
用いて、酸化膜２に達する第１のトレンチ溝およびポリ
シリコン膜４に達する第２のトレンチ溝を第２のｐ型シ
リコン基板１2 に形成する。ここで、第１のトレンチ溝
は酸化膜３を囲むように形成する。この後、第１および
第２のトレンチ溝の側壁に側壁酸化膜５を形成する。
用いて、酸化膜２に達する第１のトレンチ溝およびポリ
シリコン膜４に達する第２のトレンチ溝を第２のｐ型シ
リコン基板１2 に形成する。ここで、第１のトレンチ溝
は酸化膜３を囲むように形成する。この後、第１および
第２のトレンチ溝の側壁に側壁酸化膜５を形成する。
【００２３】次に厚い酸化膜２上に形成された第１のト
レンチ溝をポリシリコン膜６で充填し、一方、薄い酸化
膜３上に形成された第２のトレンチ溝の側壁の側壁酸化
膜５と第２のトレンチ溝底部の酸化膜とをＮＨ4 Ｆ溶液
を用いて除去する。
レンチ溝をポリシリコン膜６で充填し、一方、薄い酸化
膜３上に形成された第２のトレンチ溝の側壁の側壁酸化
膜５と第２のトレンチ溝底部の酸化膜とをＮＨ4 Ｆ溶液
を用いて除去する。
【００２４】次に薄い酸化膜３上に形成された第２のト
レンチ溝を高濃度の不純物を含むポリシリコン膜７で充
填する。このポリシリコン膜７はコンデンサの引き出し
電極として用いられる。
レンチ溝を高濃度の不純物を含むポリシリコン膜７で充
填する。このポリシリコン膜７はコンデンサの引き出し
電極として用いられる。
【００２５】次に全面に酸化膜８を形成した後、周知の
方法により、第２のｎ型シリコン基板１2 に所望の素
子、例えば、バイポーラトランジスタ、ＣＭＯＳトラン
ジスタ、パワーＭＯＳトランジスタ等の素子を形成する
とともに、コンデンサのＡｌ電極９を形成して完成す
る。
方法により、第２のｎ型シリコン基板１2 に所望の素
子、例えば、バイポーラトランジスタ、ＣＭＯＳトラン
ジスタ、パワーＭＯＳトランジスタ等の素子を形成する
とともに、コンデンサのＡｌ電極９を形成して完成す
る。
【００２６】なお、図中にはバイポーラトランジスタだ
けを示してある。すなわち、図中、１０はベース層、１
１はエミッタ層、１２は外部コレクタ層、１３はコレク
タ引き出し層、１４はコレクタ電極、１５はベース電
極、１６はエミッタ電極を示している。
けを示してある。すなわち、図中、１０はベース層、１
１はエミッタ層、１２は外部コレクタ層、１３はコレク
タ引き出し層、１４はコレクタ電極、１５はベース電
極、１６はエミッタ電極を示している。
【００２７】本実施例によれば、第１のトレンチ溝に囲
まれた領域内に、第１のｐ型シリコン基板１1 と薄い酸
化膜３とポリシリコン膜４とＡｌ電極９とからなる埋込
み構造のコンデンサが形成されている。
まれた領域内に、第１のｐ型シリコン基板１1 と薄い酸
化膜３とポリシリコン膜４とＡｌ電極９とからなる埋込
み構造のコンデンサが形成されている。
【００２８】このような構造のコンデンサは、例えば、
図２に示すように、ボンディングパッド１７（或いは配
線として用いる部分）の周辺の広い領域（０．７ｍｍ2
以上）であるデッドゾーン１８と呼ばれ領域の下部のシ
リコン基板内に形成する。
図２に示すように、ボンディングパッド１７（或いは配
線として用いる部分）の周辺の広い領域（０．７ｍｍ2
以上）であるデッドゾーン１８と呼ばれ領域の下部のシ
リコン基板内に形成する。
【００２９】このような領域に形成すれば、高集積化を
妨げない容量が大きなコンデンサを実現できる。なお、
コンデンサと素子領域の素子とを接続するための引き出
し電極は、他の電極や配線と問題にならない領域に形成
する。
妨げない容量が大きなコンデンサを実現できる。なお、
コンデンサと素子領域の素子とを接続するための引き出
し電極は、他の電極や配線と問題にならない領域に形成
する。
【００３０】かくして本実施例によれば、チップ面積を
大きくすること無く、大容量のコンデンサをチップ内に
形成でき、もって、集積回路の機能向上、付加価値向
上、実装密度の向上等を図れるようになる。
大きくすること無く、大容量のコンデンサをチップ内に
形成でき、もって、集積回路の機能向上、付加価値向
上、実装密度の向上等を図れるようになる。
【００３１】なお、本実施例では、コンデンサの誘電体
膜として酸化膜を用いたが、その代わりに、強誘電体物
質を用いれば、より大きな容量のコンデンサを形成でき
るようになる。
膜として酸化膜を用いたが、その代わりに、強誘電体物
質を用いれば、より大きな容量のコンデンサを形成でき
るようになる。
【００３２】図３は、本発明の第２の実施例に係るＳＯ
Ｉを用いた半導体装置の構造を示す断面図である。これ
を製造工程に従い説明すると、まず、第１のｐ型シリコ
ン基板２１1 の表面に、ＳＯＩの第１の埋込み絶縁膜お
よびコンデンサの絶縁膜としての厚さ１５〜１００ｎｍ
程度の薄い酸化膜２２を形成する。なお、第１のｐ型シ
リコン基板２１1 はアースされている。
Ｉを用いた半導体装置の構造を示す断面図である。これ
を製造工程に従い説明すると、まず、第１のｐ型シリコ
ン基板２１1 の表面に、ＳＯＩの第１の埋込み絶縁膜お
よびコンデンサの絶縁膜としての厚さ１５〜１００ｎｍ
程度の薄い酸化膜２２を形成する。なお、第１のｐ型シ
リコン基板２１1 はアースされている。
【００３３】次に酸化膜２２上に、高濃度の不純物を含
み、厚さ３μｍ程度のポリシリコン膜２３を形成した
後、このポリシリコン膜２３の表面を研磨し、鏡面化す
る。一方、第２のｎ型シリコン基板２１2 の表面には、
ＳＯＩの第２の埋込み絶縁膜としての厚さ２μｍ程度の
酸化膜２４を形成する。
み、厚さ３μｍ程度のポリシリコン膜２３を形成した
後、このポリシリコン膜２３の表面を研磨し、鏡面化す
る。一方、第２のｎ型シリコン基板２１2 の表面には、
ＳＯＩの第２の埋込み絶縁膜としての厚さ２μｍ程度の
酸化膜２４を形成する。
【００３４】次に第１のｐ型シリコン基板２１1 と第２
のｐ型シリコン基板２１2 とを直接接着した後、ケミカ
ル研磨、メカニカル研磨またはケミカル・メカニカル研
磨を用いて、所定の厚さまで、第２のｐ型シリコン基板
２１2 を研磨する。
のｐ型シリコン基板２１2 とを直接接着した後、ケミカ
ル研磨、メカニカル研磨またはケミカル・メカニカル研
磨を用いて、所定の厚さまで、第２のｐ型シリコン基板
２１2 を研磨する。
【００３５】次にＲＩＥを用いて酸化膜２４に達する第
１のトレンチ溝と、ポリシリコン膜２３に達する第２の
トレンチ溝とを形成した後、これら第１および第２のト
レンチ溝の側壁に側壁酸化膜２５を形成する。
１のトレンチ溝と、ポリシリコン膜２３に達する第２の
トレンチ溝とを形成した後、これら第１および第２のト
レンチ溝の側壁に側壁酸化膜２５を形成する。
【００３６】次に酸化膜２４に達する第１のトレンチ溝
をポロシリコン膜２６で充填し、一方、ポリシリコン膜
２７に達するようにＮＨ4 Ｆ溶液で第２のトレンチ溝底
部の酸化膜２４を除去する。その後、ポリシリコン膜２
３に達する第２のトレンチ溝を高濃度の不純物を含むポ
リシリコン膜２７で充填する。このポリシリコン膜２７
はコンデンサの引き出し電極として用いられる。
をポロシリコン膜２６で充填し、一方、ポリシリコン膜
２７に達するようにＮＨ4 Ｆ溶液で第２のトレンチ溝底
部の酸化膜２４を除去する。その後、ポリシリコン膜２
３に達する第２のトレンチ溝を高濃度の不純物を含むポ
リシリコン膜２７で充填する。このポリシリコン膜２７
はコンデンサの引き出し電極として用いられる。
【００３７】次に全面に酸化膜２８を形成した後、周知
の方法により、第２のｎ型シリコン基板２１2 に所望の
素子、例えば、バイポーラトランジスタ、ＣＭＯＳトラ
ンジスタ、パワーＭＯＳトランジスタ等の素子を形成す
るとともに、コンデンサのＡｌ電極２９を形成して完成
する。
の方法により、第２のｎ型シリコン基板２１2 に所望の
素子、例えば、バイポーラトランジスタ、ＣＭＯＳトラ
ンジスタ、パワーＭＯＳトランジスタ等の素子を形成す
るとともに、コンデンサのＡｌ電極２９を形成して完成
する。
【００３８】なお、図中には、バイポーラトランジスタ
と、パワーＭＯＳトランジスタとを示してある。すなわ
ち、バイポーラトランジスタは、図示に示す如く、ベー
ス層３０、エミッタ層３１、外部コレクタ層３２、コレ
クタ引き出し層３３、コレクタ電極３４、ベース電極３
５、エミッタ電極３６と構成されている。
と、パワーＭＯＳトランジスタとを示してある。すなわ
ち、バイポーラトランジスタは、図示に示す如く、ベー
ス層３０、エミッタ層３１、外部コレクタ層３２、コレ
クタ引き出し層３３、コレクタ電極３４、ベース電極３
５、エミッタ電極３６と構成されている。
【００３９】一方、パワーＭＯＳトランジスタは、図示
に示す如く、ソース拡散層３７、ドレイン拡散層３８、
絶縁膜２８、ゲート電極３９等とで構成されている。本
実施例によれば、ポリシリコン膜２３は酸化膜２４によ
って第２のシリコン基板２１2 と電気的に分離されてい
るため、デッドゾーンの領域の他に、バイポーラトラン
ジスタ、パワーＭＯＳトランジスタ等の素子領域の下部
の領域にも、ｐ型シリコン基板２１1 、酸化膜２２およ
びポリシリコン膜２３とからなるコンデンサをチップ内
に形成できる。このため、高集積化、大容量のコンデン
サをより容易に得られるようになる。
に示す如く、ソース拡散層３７、ドレイン拡散層３８、
絶縁膜２８、ゲート電極３９等とで構成されている。本
実施例によれば、ポリシリコン膜２３は酸化膜２４によ
って第２のシリコン基板２１2 と電気的に分離されてい
るため、デッドゾーンの領域の他に、バイポーラトラン
ジスタ、パワーＭＯＳトランジスタ等の素子領域の下部
の領域にも、ｐ型シリコン基板２１1 、酸化膜２２およ
びポリシリコン膜２３とからなるコンデンサをチップ内
に形成できる。このため、高集積化、大容量のコンデン
サをより容易に得られるようになる。
【００４０】例えば、コンデンサの絶縁膜（図中の酸化
膜２２に対応）として、厚さ５０ｎｍの窒化膜を用いた
場合には、コンデンサ面積が７ｍｍ2 の場合で、容量は
１．５μｆとなり、通常の集積回路で必要な容量は殆ど
確保できる。
膜２２に対応）として、厚さ５０ｎｍの窒化膜を用いた
場合には、コンデンサ面積が７ｍｍ2 の場合で、容量は
１．５μｆとなり、通常の集積回路で必要な容量は殆ど
確保できる。
【００４１】また、上述したように、デッドゾーン以外
の領域にもコンデンサを形成できるため、コンデンサを
形成する場所は殆ど制約を受けなくなる。なお、本実施
例では、コンデンサの誘電体膜として酸化膜を用いた
が、その代わりに、強誘電体物質を用いれば、より大き
な容量のコンデンサを形成できるようになる。
の領域にもコンデンサを形成できるため、コンデンサを
形成する場所は殆ど制約を受けなくなる。なお、本実施
例では、コンデンサの誘電体膜として酸化膜を用いた
が、その代わりに、強誘電体物質を用いれば、より大き
な容量のコンデンサを形成できるようになる。
【００４２】本発明のコンデンサは、例えば、図４に示
すようなプッシュプル回路のコンデンサ４１や、図５に
示すようなマイクロ波電源回路のバイパスコンデンサ４
４に用いると良い。バイパスコンデンサは比較的大きな
容量を必要とするので、本発明の効果は大きい。
すようなプッシュプル回路のコンデンサ４１や、図５に
示すようなマイクロ波電源回路のバイパスコンデンサ４
４に用いると良い。バイパスコンデンサは比較的大きな
容量を必要とするので、本発明の効果は大きい。
【００４３】なお、図５において、４３は軟磁性材料か
らなる平面インダクタ、４５はパワーＭＯＳトランジス
タ、４６は還流ダイオードを示している。このマイクロ
波電源回路の具体的な構成を示す断面図を図６に示す。
これは、薄膜プロセスにより、半導体ＩＣとサンドイッ
チ型平面型磁気素子とをモノリシックに積層したワンチ
ップタイプの超小型電源で、第２の実施例のコンデンサ
を用いた例である。また、平面インダクタ４３の下部に
は、サーチコイル４７が形成されている。
らなる平面インダクタ、４５はパワーＭＯＳトランジス
タ、４６は還流ダイオードを示している。このマイクロ
波電源回路の具体的な構成を示す断面図を図６に示す。
これは、薄膜プロセスにより、半導体ＩＣとサンドイッ
チ型平面型磁気素子とをモノリシックに積層したワンチ
ップタイプの超小型電源で、第２の実施例のコンデンサ
を用いた例である。また、平面インダクタ４３の下部に
は、サーチコイル４７が形成されている。
【００４４】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、コンデンサ
を構成するポリシリコン膜４，２３と電極９，２９との
コンタクトをトレンチ溝内に充填したポリシリコン膜
７，２７により実現したが、その代わりに、ポリシリコ
ン膜４，２３に達すると不純物拡散層により、ポリシリ
コン膜４，２３と電極９，２９とを電気的に接続しても
良い。その他、本発明の趣旨を逸脱しない範囲で種々変
形して実施できる。
るものではない。例えば、上記実施例では、コンデンサ
を構成するポリシリコン膜４，２３と電極９，２９との
コンタクトをトレンチ溝内に充填したポリシリコン膜
７，２７により実現したが、その代わりに、ポリシリコ
ン膜４，２３に達すると不純物拡散層により、ポリシリ
コン膜４，２３と電極９，２９とを電気的に接続しても
良い。その他、本発明の趣旨を逸脱しない範囲で種々変
形して実施できる。
【００４５】
【発明の効果】以上詳述したように本発明によれば、Ｓ
ＯＩの埋込み絶縁膜をコンデンサの絶縁膜として利用す
ることにより、大容量化および高集積化が容易なコンデ
ンサを得られるようになる。
ＯＩの埋込み絶縁膜をコンデンサの絶縁膜として利用す
ることにより、大容量化および高集積化が容易なコンデ
ンサを得られるようになる。
【図１】本発明の第１の実施例に係るＳＯＩを用いた半
導体装置の構造を示す断面図
導体装置の構造を示す断面図
【図２】図１のコンデンサを形成する領域を示す図
【図３】本発明の第２の実施例に係るＳＯＩを用いた半
導体装置の構造を示す断面図
導体装置の構造を示す断面図
【図４】プッシュプル回路を示す図
【図５】マイクロ波電源回路を示す図
【図６】図５のマイクロ波電源回路の具体的な構成を示
す断面図
す断面図
【図７】従来のＭＩＳ型コンデンサの構造を示す断面図
【図８】従来のＭＩＭ型コンデンサの構造を示す断面図
【図９】従来の接合型コンデンサの構造を示す断面図
１1 …第１のｐ型シリコン基板（半導体基板） １2 …第２のｎ型シリコン基板（半導体基板） ２…厚い酸化膜（埋込み絶縁膜） ３…薄い酸化膜（埋込み絶縁膜の薄膜部分） ４…ポリシリコン膜（導電膜） ５…側壁酸化膜（側壁絶縁膜） ６…ポリシリコン膜 ７…ポリシリコン膜 ８…酸化膜、 ９…Ａｌ電極（電極） ２１1 …第１のｐ型シリコン基板（半導体基板） ２１2 …第２のｎ型シリコン基板（半導体基板） ２２…酸化膜（第１の埋込み絶縁膜） ２３…ポリシリコン膜（導電膜） ２４…酸化膜（第２の埋込み絶縁膜） ２５…側壁酸化膜（側壁絶縁膜） ２６…ポリシリコン膜 ２７…ポリシリコン膜 ２８…酸化膜 ２９…Ａｌ電極（電極）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｂ
Claims (2)
- 【請求項１】部分的に薄く形成された薄膜部分を含む埋
込み絶縁膜が挿設された半導体基板と、 この半導体基板内に設けられ、前記埋込み絶縁膜上に形
成された導電膜と、 この導体膜を介して前記埋込み絶縁膜に達し、且つ前記
埋込み絶縁膜の薄膜部分を囲むように、前記半導体基板
の表面に形成された素子分離領域と、 前記埋込み絶縁膜の薄膜部分上の前記導電膜に電気的に
接続する電極とを具備してなることを特徴とする半導体
装置。 - 【請求項２】第１の埋込み絶縁膜が挿設された半導体基
板と、 この半導体基板内に設けられ、前記第１の埋込み絶縁膜
上に形成された導電膜と、 前記半導体基板内に設けられ、前記導電膜上に形成され
た第２の埋込み絶縁膜と、 この第２の埋込み絶縁膜に達し、前記半導体基板の表面
に形成された素子分離領域と、 前記導電膜に電気的に接続する電極とを具備してなるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2523694A JPH07235638A (ja) | 1994-02-23 | 1994-02-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2523694A JPH07235638A (ja) | 1994-02-23 | 1994-02-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235638A true JPH07235638A (ja) | 1995-09-05 |
Family
ID=12160356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2523694A Pending JPH07235638A (ja) | 1994-02-23 | 1994-02-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235638A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044687A1 (fr) * | 1997-03-31 | 1998-10-08 | Hitachi, Ltd. | Modem utilisant une barriere isolante capacitive et un coupleur insolant, et circuit integre utilise par ce modem |
| JP2008258648A (ja) * | 2008-06-02 | 2008-10-23 | Nec Electronics Corp | 半導体集積回路装置 |
-
1994
- 1994-02-23 JP JP2523694A patent/JPH07235638A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044687A1 (fr) * | 1997-03-31 | 1998-10-08 | Hitachi, Ltd. | Modem utilisant une barriere isolante capacitive et un coupleur insolant, et circuit integre utilise par ce modem |
| JP2008258648A (ja) * | 2008-06-02 | 2008-10-23 | Nec Electronics Corp | 半導体集積回路装置 |
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