JPH0353785B2 - - Google Patents
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- JPH0353785B2 JPH0353785B2 JP60062315A JP6231585A JPH0353785B2 JP H0353785 B2 JPH0353785 B2 JP H0353785B2 JP 60062315 A JP60062315 A JP 60062315A JP 6231585 A JP6231585 A JP 6231585A JP H0353785 B2 JPH0353785 B2 JP H0353785B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置の製造方法に関し、特
に容量素子の充放電により情報を記憶させる容量
結合型メモリセルの製造方法の改良に係る。
に容量素子の充放電により情報を記憶させる容量
結合型メモリセルの製造方法の改良に係る。
MOS型メモリセルは高集積化とともに容量結
合型メモリセルが主流となつてきている。こうし
た容量結合型メモリセルで集積度をより向上する
ためには結合容量をできるだけ大きくすることが
望ましい。
合型メモリセルが主流となつてきている。こうし
た容量結合型メモリセルで集積度をより向上する
ためには結合容量をできるだけ大きくすることが
望ましい。
そのひとつの手段として結合容量成分のうち、
MOSキヤパシタの絶縁膜を薄くすることが考え
られる。現在、この絶縁膜としてはシリコン酸化
膜が用いられており、256Kビツトダイナミツク
RAMでは約200Å、更に1Mビツトダイナミツク
RAMでは約100Åとなつてきている。
MOSキヤパシタの絶縁膜を薄くすることが考え
られる。現在、この絶縁膜としてはシリコン酸化
膜が用いられており、256Kビツトダイナミツク
RAMでは約200Å、更に1Mビツトダイナミツク
RAMでは約100Åとなつてきている。
しかし、ダイナミツクRAMの高集積化が進ん
でいくと、薄い酸化膜を用いて、なおかつ信頼性
の高いキヤパシタを形成する必要がある。ところ
が、酸化膜が薄くなるにつれて欠陥密度が増加
し、絶縁膜の初期不良が多発してくるという欠点
がある。
でいくと、薄い酸化膜を用いて、なおかつ信頼性
の高いキヤパシタを形成する必要がある。ところ
が、酸化膜が薄くなるにつれて欠陥密度が増加
し、絶縁膜の初期不良が多発してくるという欠点
がある。
このため、キヤパシタの絶縁膜をこのような薄
い酸化膜の代りに窒化膜を用いた多層膜とした構
造が提案されている。このような多層膜を用いれ
ば、同一のキヤパシタンスで膜厚を厚くすること
ができる。したがつて、実効膜厚を同一とした場
合の酸化膜及び多層膜の絶縁耐圧特性を示す第３
図及び第４図から明らかなように、酸化膜（第３
図）よりも多層膜（第４図）を用いた場合には、
初期不良モードの低減に寄与することができる。
い酸化膜の代りに窒化膜を用いた多層膜とした構
造が提案されている。このような多層膜を用いれ
ば、同一のキヤパシタンスで膜厚を厚くすること
ができる。したがつて、実効膜厚を同一とした場
合の酸化膜及び多層膜の絶縁耐圧特性を示す第３
図及び第４図から明らかなように、酸化膜（第３
図）よりも多層膜（第４図）を用いた場合には、
初期不良モードの低減に寄与することができる。
更に、こうしたMOSキヤパシタ容量を最大限
有効に用いるためにMOSキヤパシタ下の基板中
に基板と逆導電型の高濃度拡散層をイオン注入に
より形成することが行なわれている。
有効に用いるためにMOSキヤパシタ下の基板中
に基板と逆導電型の高濃度拡散層をイオン注入に
より形成することが行なわれている。
上述したような多層膜を用い、かつキヤパシタ
の一方の電極となる高濃度拡散層を設けたダイナ
ミツクRAMは従来、例えば第２図ａ〜ｄに示す
ような方法により製造されている。
の一方の電極となる高濃度拡散層を設けたダイナ
ミツクRAMは従来、例えば第２図ａ〜ｄに示す
ような方法により製造されている。
まず、例えばｐ型シリコン基板１表面に選択酸
化法によりフイールド酸化膜２を形成する（第２
図ａ図示）。次に、フイールド酸化膜２に囲まれ
た素子領域表面に熱酸化膜（第１の絶縁膜）３を
形成する。つづいて、全面にシリコン窒化膜（第
２の絶縁膜）４及びCVD酸化膜（第３の絶縁膜）
５を順次堆積する。つづいて、図示しないホトレ
ジストパターンをマスクとして例えばヒ素をイオ
ン注入することにより容量素子形成領域の基板１
に選択的に一方の電極となるn+型拡散層６を形
成した後、前記ホトレジストパターンを除去する
（同図ｂ図示）。次いで、全面にリンドープ多結晶
シリコン膜を堆積した後、パターニングしてキヤ
パシタのもう一方の電極となるキヤパシタ電極７
を形成する。つづいて、キヤパシタ電極７をマス
クとして前記CVD酸化膜５、シリコン窒化膜４
及び熱酸化膜３の順次エツチングする（同図ｃ図
示）。つづいて、キヤパシタ電極７上に層間絶縁
膜８を形成した後、露出した基板１表面にゲート
酸化膜９を形成する。つづいて、全面にリンドー
プ多結晶シリコン膜を堆積した後、パターニング
してトランスフアゲート電極１０を形成する。つ
づいて、キヤパシタ電極７及びトランスフアゲー
ト電極１０などをマスクとして例えばヒ素をイオ
ン注入することによりソース、ドレイン領域１
１，１２を形成する（同図ｄ図示）。
化法によりフイールド酸化膜２を形成する（第２
図ａ図示）。次に、フイールド酸化膜２に囲まれ
た素子領域表面に熱酸化膜（第１の絶縁膜）３を
形成する。つづいて、全面にシリコン窒化膜（第
２の絶縁膜）４及びCVD酸化膜（第３の絶縁膜）
５を順次堆積する。つづいて、図示しないホトレ
ジストパターンをマスクとして例えばヒ素をイオ
ン注入することにより容量素子形成領域の基板１
に選択的に一方の電極となるn+型拡散層６を形
成した後、前記ホトレジストパターンを除去する
（同図ｂ図示）。次いで、全面にリンドープ多結晶
シリコン膜を堆積した後、パターニングしてキヤ
パシタのもう一方の電極となるキヤパシタ電極７
を形成する。つづいて、キヤパシタ電極７をマス
クとして前記CVD酸化膜５、シリコン窒化膜４
及び熱酸化膜３の順次エツチングする（同図ｃ図
示）。つづいて、キヤパシタ電極７上に層間絶縁
膜８を形成した後、露出した基板１表面にゲート
酸化膜９を形成する。つづいて、全面にリンドー
プ多結晶シリコン膜を堆積した後、パターニング
してトランスフアゲート電極１０を形成する。つ
づいて、キヤパシタ電極７及びトランスフアゲー
ト電極１０などをマスクとして例えばヒ素をイオ
ン注入することによりソース、ドレイン領域１
１，１２を形成する（同図ｄ図示）。
しかし、第２図ｂの工程で熱酸化膜３、シリコ
ン窒化膜４及びCVD酸化膜５からなる多層膜を
通して不純物のイオン注入を行なうと、第５図に
示すように第４図に示すイオン注入を行なわない
場合と比較して耐圧の低下が生じることがわかつ
た。この原因は不明であるが、窒化膜と酸化膜と
の界面が不純物のイオン注入により何らかの影響
を受けているためであると考えられる。
ン窒化膜４及びCVD酸化膜５からなる多層膜を
通して不純物のイオン注入を行なうと、第５図に
示すように第４図に示すイオン注入を行なわない
場合と比較して耐圧の低下が生じることがわかつ
た。この原因は不明であるが、窒化膜と酸化膜と
の界面が不純物のイオン注入により何らかの影響
を受けているためであると考えられる。
本発明は上記事情を考慮してなされたものであ
り、キヤパシタの絶縁膜として多層膜を採用し、
かつ高濃度拡散層形成のためのイオン注入を行な
つても信頼性の低下をきたさない容量素子を有す
る半導体記憶装置を製造し得る方法を提供しよう
とするものである。
り、キヤパシタの絶縁膜として多層膜を採用し、
かつ高濃度拡散層形成のためのイオン注入を行な
つても信頼性の低下をきたさない容量素子を有す
る半導体記憶装置を製造し得る方法を提供しよう
とするものである。
本発明の半導体記憶装置の製造方法は、半導体
基板上に第１の絶縁膜を形成した後、該第１の絶
縁膜を通して第２導電型の不純物をイオン注入す
ることにより、基板表面に容量素子の一方の電極
となる拡散層を形成し、更に第２、第３の絶縁膜
を形成することを特徴とするものである。
基板上に第１の絶縁膜を形成した後、該第１の絶
縁膜を通して第２導電型の不純物をイオン注入す
ることにより、基板表面に容量素子の一方の電極
となる拡散層を形成し、更に第２、第３の絶縁膜
を形成することを特徴とするものである。
このような方法によれば、多層膜の耐圧の低下
を招くことなく、キヤパシタ容量を最大限有効に
用いるための高濃度拡散層をイオン注入により形
成することができる。
を招くことなく、キヤパシタ容量を最大限有効に
用いるための高濃度拡散層をイオン注入により形
成することができる。
以下、本発明の実施例を第１図ａ〜ｄを参照し
て説明する。
て説明する。
まず、例えばｐ型シリコン基板２１表面に選択
酸化法によりフイールド酸化膜２２を形成する
（第１図ａ図示）。次に、フイールド酸化膜２２に
囲まれた素子領域表面に熱酸化膜（第１の絶縁
膜）２３を形成する。つづいて、図示しないホト
レジストパターンをマスクとして例えばヒ素をイ
オン注入することにより容量素子形成領域の基板
２１に選択的に一方の電極となるn+型拡散層２
４を形成した後、前記ホトレジストパターンを除
去する（同図ｂ図示）。次いで、全面にシリコン
窒化膜（第２の絶縁膜）２５及びCVD酸化膜
（第３の絶縁膜）２６を順次堆積する。つづいて、
全面にリンドープ多結晶シリコン膜を堆積した
後、パターニングしてもう一方の電極となるキヤ
パシタ電極２７を形成する。つづいて、キヤパシ
タ電極２７をマスクとして前記CVD酸化膜２６、
シリコン窒化膜２５及び熱酸化膜２３を順次エツ
チングする。ここまでの工程で容量素子が形成さ
れる（同図ｃ図示）。つづいて、キヤパシタ電極
２７上に層間絶縁膜２８を形成した後、露出した
基板２１表面にゲート酸化膜２９を形成する。つ
づいて、全面にリンドープ多結晶シリコン膜を堆
積した後、パターニングしてトランスフアゲート
電極３０を形成する。つづいて、キヤパシタ電極
２７及びトランスフアゲート電極３０などをマス
クとして例えばヒ素をイオン注入することにより
ソース、ドレイン領域３１，３２を形成し、転送
トランジスタを形成する（同図ｄ図示）。
酸化法によりフイールド酸化膜２２を形成する
（第１図ａ図示）。次に、フイールド酸化膜２２に
囲まれた素子領域表面に熱酸化膜（第１の絶縁
膜）２３を形成する。つづいて、図示しないホト
レジストパターンをマスクとして例えばヒ素をイ
オン注入することにより容量素子形成領域の基板
２１に選択的に一方の電極となるn+型拡散層２
４を形成した後、前記ホトレジストパターンを除
去する（同図ｂ図示）。次いで、全面にシリコン
窒化膜（第２の絶縁膜）２５及びCVD酸化膜
（第３の絶縁膜）２６を順次堆積する。つづいて、
全面にリンドープ多結晶シリコン膜を堆積した
後、パターニングしてもう一方の電極となるキヤ
パシタ電極２７を形成する。つづいて、キヤパシ
タ電極２７をマスクとして前記CVD酸化膜２６、
シリコン窒化膜２５及び熱酸化膜２３を順次エツ
チングする。ここまでの工程で容量素子が形成さ
れる（同図ｃ図示）。つづいて、キヤパシタ電極
２７上に層間絶縁膜２８を形成した後、露出した
基板２１表面にゲート酸化膜２９を形成する。つ
づいて、全面にリンドープ多結晶シリコン膜を堆
積した後、パターニングしてトランスフアゲート
電極３０を形成する。つづいて、キヤパシタ電極
２７及びトランスフアゲート電極３０などをマス
クとして例えばヒ素をイオン注入することにより
ソース、ドレイン領域３１，３２を形成し、転送
トランジスタを形成する（同図ｄ図示）。
上記方法により得られたダイナミツクRAMの
キヤパシタの絶縁耐圧特性を第６図に示す。この
第６図と第４図及び第５図とを比較すると、上記
方法を用いることにより、不純物のイオン注入に
よる絶縁耐圧の低下が全くみられない信頼性の高
い絶縁膜を形成できることがわかる。また、この
ような信頼性の高い絶縁膜を形成するために、新
たなプロセスを追加する必要は全くない。
キヤパシタの絶縁耐圧特性を第６図に示す。この
第６図と第４図及び第５図とを比較すると、上記
方法を用いることにより、不純物のイオン注入に
よる絶縁耐圧の低下が全くみられない信頼性の高
い絶縁膜を形成できることがわかる。また、この
ような信頼性の高い絶縁膜を形成するために、新
たなプロセスを追加する必要は全くない。
なお、上記実施例ではキヤパシタを構成する絶
縁膜として、熱酸化膜、シリコン窒化膜及び
CVD酸化膜からなる多層膜を用いたが、これに
限らず例えば熱酸化膜、シリコン窒化膜及びこの
シリコン窒化膜の表面を直接酸化することにより
形成された酸化窒化膜からなる多層膜を用いても
よい。このような多層膜を用いれば、シリコン化
膜と酸化窒化膜との界面の状態が良好であるの
で、より一層耐圧特性を向上することが期待でき
る。
縁膜として、熱酸化膜、シリコン窒化膜及び
CVD酸化膜からなる多層膜を用いたが、これに
限らず例えば熱酸化膜、シリコン窒化膜及びこの
シリコン窒化膜の表面を直接酸化することにより
形成された酸化窒化膜からなる多層膜を用いても
よい。このような多層膜を用いれば、シリコン化
膜と酸化窒化膜との界面の状態が良好であるの
で、より一層耐圧特性を向上することが期待でき
る。
以上詳述した如く本発明方法によれば、素子の
高集積化に対応して耐圧特性が良好で信頼性の高
い容量素子を有する半導体記憶装置を製造できる
ものである。
高集積化に対応して耐圧特性が良好で信頼性の高
い容量素子を有する半導体記憶装置を製造できる
ものである。
第１図ａ〜ｄは本発明の実施例におけるダイナ
ミツクRAMの製造方法を示す断面図、第２図ａ
〜ｄは従来のダイナミツクRAMの製造方法を示
す断面図、第３図は酸化膜を用いて形成されたキ
ヤパシタの絶縁耐圧ヒストグラム、第４図は多層
膜を用いて形成されたキヤパシタの絶縁耐圧ヒス
トグラム、第５図は多層膜を用い、かつこの多層
膜を通して不純物をイオン注入して高濃度拡散層
を形成したキヤパシタの絶縁耐圧ヒストグラム、
第６図は本発明の実施例の方法により形成された
キヤパシタの絶縁耐圧ヒストグラムである。 ２１……ｐ型シリコン基板、２２……フイール
ド酸化膜、２３……熱酸化膜（第１の絶縁膜）、
２４……n+型拡散膜、２５……シリコン窒化膜
（第２の絶縁膜）、２６……CVD酸化膜（第３の
絶縁膜）、２７……キヤパシタ電極、２８……層
間絶縁膜、２９……ゲート酸化膜、３０……トラ
ンスフアゲート電極、３１，３２……n+型ソー
ス、ドレイン領域。
ミツクRAMの製造方法を示す断面図、第２図ａ
〜ｄは従来のダイナミツクRAMの製造方法を示
す断面図、第３図は酸化膜を用いて形成されたキ
ヤパシタの絶縁耐圧ヒストグラム、第４図は多層
膜を用いて形成されたキヤパシタの絶縁耐圧ヒス
トグラム、第５図は多層膜を用い、かつこの多層
膜を通して不純物をイオン注入して高濃度拡散層
を形成したキヤパシタの絶縁耐圧ヒストグラム、
第６図は本発明の実施例の方法により形成された
キヤパシタの絶縁耐圧ヒストグラムである。 ２１……ｐ型シリコン基板、２２……フイール
ド酸化膜、２３……熱酸化膜（第１の絶縁膜）、
２４……n+型拡散膜、２５……シリコン窒化膜
（第２の絶縁膜）、２６……CVD酸化膜（第３の
絶縁膜）、２７……キヤパシタ電極、２８……層
間絶縁膜、２９……ゲート酸化膜、３０……トラ
ンスフアゲート電極、３１，３２……n+型ソー
ス、ドレイン領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板表面に形成された第
２導電型の拡散層、該拡散層上に順次積層して形
成された第１、第２及び第３の絶縁膜並びに第３
の絶縁膜上に形成された電極からなる容量素子
と、半導体基板上に形成されたゲート絶縁膜、該
ゲート絶縁膜上に形成されたゲート電極及び該ゲ
ート電極の両側方の基板表面に形成された第２導
電型のソース、ドレイン領域からなる転送トラン
ジスタとを有する半導体記憶装置を製造するにあ
たり、半導体基板上に第１の絶縁膜を形成した
後、該第１の絶縁膜を通して第２導電型の不純物
をイオン注入することにより、基板表面に容量素
子の一方の電極となる拡散層を形成し、更に第
２、第３の絶縁膜を形成することを特徴とする半
導体記憶装置の製造方法。 ２ 第１の絶縁膜がシリコン酸化膜、第２の絶縁
膜がシリコン窒化膜、第３の絶縁膜がシリコン酸
化膜であることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置の製造方法。 ３ 第１の絶縁膜がシリコン酸化膜、第２の絶縁
膜がシリコン窒化膜、第３の絶縁膜がシリコン窒
化膜の表面を酸化することにより形成された酸化
窒化膜であることを特徴とする特許請求の範囲第
１項記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062315A JPS61220455A (ja) | 1985-03-27 | 1985-03-27 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062315A JPS61220455A (ja) | 1985-03-27 | 1985-03-27 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220455A JPS61220455A (ja) | 1986-09-30 |
| JPH0353785B2 true JPH0353785B2 (ja) | 1991-08-16 |
Family
ID=13196577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60062315A Granted JPS61220455A (ja) | 1985-03-27 | 1985-03-27 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220455A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4826779A (en) * | 1986-10-24 | 1989-05-02 | Teledyne Industries, Inc. | Integrated capacitor and method of fabricating same |
-
1985
- 1985-03-27 JP JP60062315A patent/JPS61220455A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61220455A (ja) | 1986-09-30 |
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