JPH02256265A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に係り、特に半導体装置内に形成
されるキャパシタに関し、たとえば１つのトランジスタ
と１つのキャパシタからなるメモリセルを有したダイナ
ミック・ランダム・アクセスメモリ（以下ＤＲＡＭと称
する）におけるメモリセルのキャパシタの改良に関する
ものである。

［従来の技術］ ＤＲＡＭのメモリセルの構造としては、たとえば特開昭
５６−６６０６５号公報（以下、公知例１と称す。）に
示されている。第１０図は、上記した公知例１に示され
たメモリセルの断面図であり、図において、（１）はＰ
型の半導体基板、（２）はこの半導体基板の一主面に形
成されメモリセルを分離するためのフィールド絶縁層、
（３）および（４）はＭＯＳダイオード型容量を形成す
る絶縁層および第１ポリシリコン層、（５）および（６
）はＭＯ８電界効果トランジスタを形成する二酸化硅素
膜および第２ポリシリコン膜、（７）はビットラインを
形成するｎ＋領領域ある。そして、容量の絶縁層（３）
は、記憶容量を大きくするために、シリコン窒化膜（８
）をシリコン酸化Ｍ（９）（１０）によって挾んだ３層
構造とされている。

一方、キャパシタの絶縁膜を考察した従来技術として、
特公昭６０−７７０号公報（以下、公知例２と称す。）
、ｒ３０Ｐ−ｃ−４５ｉ０２／Ｓｉ３Ｎ４二層膜の破壊
特性」　（応物学会予稿集１９８７．３．２８　　Ｐ、
５５７）（以下、公知例３と称す。）、ｒ１９Ｐ−Ｎ−
３ＭＯＮＯ３構造におけるＴＤＤＢ特性」　（応物学会
予稿集１９８７．１０．１７　　Ｐ、５５０）（以下、
公知例４と称す。）、ｒＩｎｔｅｒ−Ｐｏｌｙ　　５ｉ
０２／Ｓｉ３Ｎ４　　Ｃａｐａｃｉｔｏｒ　　Ｆｉｌｍ
ｓ　　５ｎｍ　　Ｔｈ１ｃｋ　　ｆｏｒ　　ＤｅｅｐＳ
ｕｂｍｉｃｒｏｎ　　ＬＳＩ５Ｊ　　（Ｅｘｔｅｎｄｅ
ｄ　　Ａｂｓｔｒａｃｔｓ　　ｏｆ　　ｔｈｅ　　２０
ｔｈ（１９８８Ｉｎｔｅｒｎａｔｉｏｎａｌ）Ｃｏｎｆ
ｅｒｅｎｃｅ　　ｏｎ　　５ｏｌｉｄ　　５ｔａｔｅ　
　Ｄｅｖｉｃｅｓ　　ａｎｄ　　Ｍａｔｅｒｉａ　１　
ｓ、Ｔｏｋｙｏ、１９８８．Ｉ）Ｉ）、１７３−１７６
）（以下、公知例５と称す。）、およびｒＲＥＬＩＡＢ
ＩＬＩＴＹ　　ＯＦ　　ＮＡＮＯ−ＭＥＴＥＲＴＨＩＣ
Ｋ　　ＭＵＬＴＩ−ＬＡＹＥＲＤＩＥＬＥＣＴＲＩＣＦ
ＩＬＭＳ　　ＯＮ　　ＰＯＬＹ−ＣＲＹＳＴＡＬＬＩＮ
Ｅ　　５ＩＬＩＣＯＮＪ　　（２５ｔｈ　　　ａｎｎｕ
ａ、ｌ　　　ｐｒｏｃｅｅｄｉｎｇｓ　　　ｏｆ　　　
ｒｅｌｉａｂｉｌｉｔｙ　　　ｐｈｙｓｉｃｓ、１９８
７）（以下、公知例６と称す。

）がある。

公知例２には、シリコン基板に掘り込んだ溝の側壁に蓄
積容量を形成し、蓄積容量の絶縁膜を、二酸化硅素、窒
化硅素、二酸化硅素よりなる３層絶縁膜構造とし、その
トータル膜厚を２００ｎｍ（２０００人）にしたものが
示されている。

公知例３には絶縁膜として５ｉ０２／Ｓｉ３Ｎ４膜を用
いたＭＩＳキャパシタにおいて、酸化膜の薄い２層膜の
寿命が長いことが示されている。

公知例４には絶縁膜として０ＮＯ（Ｏｘｉｄｅ−Ｎｉｔ
ｒｉｄｅ−Ｏｘｉｄｅ）膜を用いたＮ。

ＮＯＳキャパシタにおいて、上層酸化膜が薄いほど本質
的な破壊時間が長くなることが示されている。

公知例５には絶縁膜として二酸化硅素および窒化硅素を
用いたキャパシタにおいて、酸化膜が２１ｍ　（２０人
）のときの方がＯｎｍより寿命が長いことが示されてい
る。

公知例６には二酸化硅素および窒化硅素を用いたキャパ
シタにおいて、上部酸化膜の厚さは、リーク電流に対す
る制限の範囲内でできる限り薄くしなければならないこ
とが示されている。

［発明が解決しようとする課題］ しかるに、上記各公知例に示されたものにあっては次の
ような問題点を存するものであった。

公知例１には、絶縁層の膜厚について全く示されていな
い。

公知例２には、トータルの膜厚は２００Ａと示されてい
るものの３層構造の個々の膜厚については示されていな
い。

公知ｆｌ１３は酸化膜の膜厚が２０Ａおよび４０Ａのも
のが示されている。

公知例４には各酸化膜が４０人、窒化膜が９０人の膜厚
にした点は示されているが、上部酸化膜の膜厚は示され
ていない。

公知例５には酸化膜の膜厚が２０人のものが示されてい
る。

公知例６には酸化膜の膜厚が２０人と４０人のものが示
されている。

上記のような従来の公知例の知見をふまえて、キャパシ
タの絶縁層を二酸化硅素−窒化硅素−二酸化硅素の３層
構造とし、上部の二酸化硅素の膜厚を２０人のものと、
４０Ａのものを製作し、時間依存性絶縁破壊特性（Ｔｉ
ｍｅ　　Ｄｅｐｅｎｄｅｎｔ　　　Ｄｉｅｌｅｃｔｒｉ
ｃ　　　Ｂｒｅａｋｄ。

ｗ　ｎ　、以下、ＴＤＤＢ特性と称す。）を調査した。

ところが、いずれもＴＤＤＢ特性が悪く、キャパシタと
しての信頼性が不十分であった。このことは、二酸化硅
素の膜厚が４０人のものにあってはキャパシタの両電極
間に電圧を印加し長時間使用すると、シリコン酸化膜（
１０）に電子が蓄積され、その結果、シリコン酸化膜（
１０）の劣化、ひいては絶縁層（３）の絶縁破壊に至る
ものと考えられる。

また、二酸化硅素の膜厚が２０Ａのものにあっては、二
酸化硅素の膜厚が薄いため、窒化膜には多くの欠陥が存
在することとなり、窒化膜に存在する欠陥によって絶縁
破壊に至るものと考えられる。

この発明は上記のような問題点に鑑みてなされたもので
あり、キャパシタの絶縁層におけるＴＤＤＢ特性が良好
であり、信頼性の高いキャパシタを有した半導体装置を
得ることを目的とするものである。

［課題を解決するための手段］ この発明にかかる半導体装置は、第１および第２の電極
層とこれら電極層間に介在された絶縁層とを有したキャ
パシタとを備え、上記絶縁層は第１の電極層上に形成さ
れたシリコン窒化膜と、このシリコン窒化膜の上面に接
して形成され、膜厚が２５Å以上３５Å以下であるシリ
コン酸化膜とを有したものである。

［作用］ この発明においては、シリコン窒化膜と第２の電極層と
の間のシリコン酸化膜の膜厚が２５Å以上３５Å以下で
あるため、その下部に位置するシリコン窒化膜における
欠陥密度が減少され、かつ長時間の使用に際してもシリ
コン酸化膜への電荷蓄積が抑制される。

［発明の実施例］ 以下にこの発明の一実施例を図に基づいて説明する。第
１図は、１つのトランジスタと１つのスタック型キャパ
シタとを有したメモリセルを備えたＤＲＡＭのメモリセ
ル部分における要部断面図である。第１図において、（
１１）はＰ型の半導体基板、（１２）はこの半導体基板
の一主面に２つずつのメモリセルを囲うように形成され
た約１０００人の膜厚の酸化シリコンからなる分離酸化
膜、（１３）（１４）は上記半導体基板（１１）の−上
面にチャネル領域（１５）を挾んで形成された１対のソ
ース／ドレイン領域で、それぞれ浅く形成されたＮ型の
低不純物領域と深く形成されたＮ型の高不純物領域にて
形成されている。（１６）は上記半導体基板（１１）の
チャネル領域（１５）上にゲート絶縁膜（１７）を介し
て形成された多結晶シリコンからなるゲート電極で、上
記１対のソース／ドレイン領域（１３）（１４）とでＭ
ＯＳトランジスタを形成するとともに、ワード線の一部
として形成されている。（１８）は上記１対のソース／
ドレイン領域の他方のソース／ドレイン領域（１４）に
電気的に接続され、端がゲート電極（１６）上に絶縁膜
（１９）を介して延在しているとともに、他端が上記分
離酸化膜（１２）上のワード線（１６）上に絶縁膜（１
９）を介して延在して形成された約２０００Ａの膜厚の
多結晶シリコンからなるストレージノードである第１の
電極層、（１つ）はこの第１の電極層の上面が自然酸化
によって形成された約２０人〜３０人の膜厚の酸化シリ
コン（Ｓ　ｉ　Ｏ２）からなる下部酸化膜、（２０）は
この下部酸化膜の上面に接して形成され約１００人〜２
００人の窒化硅素（Ｓｉ３Ｎ４）からなる窒化膜、（２
１）はこの窒化膜の上面に接して形成され、３０Ａの膜
厚の酸化シリコン（ＳｉＯ□）からなる上部酸化膜で、
上記下部酸化膜（１９）および窒化膜（２０）とでキャ
パシタの絶縁層を形成している。

（２２）は上記上部酸化膜（２１）の上面に接して形成
され、上記第１の電極層１８に対向配置された約２００
０〜３０００人の多結晶シリコンからなる第２の電極層
で、上記第１の電極層（１８）および３層構造の絶縁層
によってキャパシタを形成している。（２３）は半導体
基板（１１）の上方全面を覆い、一方のソース／ドレイ
ン領域（１３）部分にコンタクトホール（２５）が形成
されたＢＰＳＧ膜からなる層間絶縁膜、（２５）はこの
層間絶縁膜上に形成されるとともに、コンタクトホール
（２４）を介して一方のソース／ドレイン領域（１３）
に接続されたアルミニウムからなるビット線である。

次に、このように構成された半導体装置の製造方法につ
いて第２図ないし第８図に従い説明する。

分離酸化膜（１６）、１対のソース／ドレイン領域（１
３）（１４）、ゲート電極（１６）（ワード線）および
絶縁膜（１９）を従来の技術を用いて形成する。ぞの後
、第２図に示すように、半導体基板上の全面に減圧ＣＶ
Ｄ　（Ｃｈｅｍｔｃａ　ＩＶａｐｏｒ　　Ｄｅｐｏｓｉ
ｔｉｏｎ）法により約２０００Ａの膜厚の多結晶シリコ
ン膜（１８０）を形成する。この多結晶シリコン膜（１
８０）上の全面にポジ型のレジストを所定膜厚に被着し
、フォトリソグラフィ工程のバターニングを施して所定
のレジストパターン（２６）を形成した後、第３図に示
すように、このレジストパターン（２６）をマスクとし
て下地の多結晶シリコン膜（１８０）を反応性イオンエ
ツチングにより選択的に除去して第１の電極層（１８）
を形成する。

次に、第４図に示すように、レジストパターン（２６）
を除去後、半導体基板（１１）の上方から砒素イオン（
Ａｓ”）を第１の電極層（１８）にイオン注入し、第１
の電極層（１８）の導電率を高める。

その後、第５図に示すように、全面上に１００人ないし
２００人の膜厚のシリコン窒化膜（２１０）を減圧ＣＶ
Ｄ法により形成する。このとき、空気中の酸素により、
第１の電極層（１８）である多結晶シリコンの表面に２
０〜３０人の自然酸化によるシリコン酸化膜からなる下
部酸化膜（２０）が形成される。

さらに、第６図に示すように、窒化膜（２１０）の表面
を熱酸化法により約９００℃の温度で酸化処理し、膜厚
が３０人の酸化シリコン層（２２０）を形成する。さら
にこの酸化シリコン膜（２２０）上にリン（Ｐ）がドー
プされたドープト多結晶シリコン膜をＣＶＤ法により２
０００Ａ〜３０００人の膜厚に形成する。そして、ポジ
型のレジストをドープト多結晶シリコン膜上に被着し、
フォトリソグラフィ工程のパターニングを施しレジスト
パターンを形成する。そして、このレジストパターンを
マスクとしてドープト多結晶シリコンを選択的に除去し
、第７図に示したように第２の電極層（２２）を得る。

この第２の電極層（２２）は、第１の電極層（１８）と
対向配置されているとともに、一方のソース／ドレイン
領域の上部に位置する部分が除去された形になっている
。

このように形成されたものを９００℃の窒化剪囲気中で
熱処理を施し、第１および第２の電極層（１８）（２２
）の砒素イオンおよびリンを活性化させる。第２の電極
層（２２）をマスクとして酸化シリコン膜（２２０）お
よび窒化シリコン膜（２１０）を選択的にエツチングに
より除去して窒化膜（２１）および上部酸化膜（２２）
を形成する。

その後、第８図に示すように、全面にＢＰＳＧ膜を形成
し、一方のソース／ドレイン領域（１３）の位置にコン
タクトホール（２４）を形成し、層間絶縁膜（２３）を
形成する。この層間絶縁膜（２３）上に一方のソース／
ドレイン領域と接続されるビット線（２５）を形成し、
第１図に示した構造のメモリセルを得る。

上記のように構成された半導体装置に対してＴＤＤＢ試
験が以下のような条件で行なわれた。試験用として１０
０個の半導体装置を製作する。そしてそれぞれの半導体
装置のキャパシタの第２の電極層（２２）に正バイアス
を印加し、第１の電極層（１８）を接地電位とし、３層
構造の絶縁層にシリコン膜換算で１３ＭＶ／ｃｍの電界
を加え、１００個の半導体装置のうちの１０％のものの
絶縁層が破壊に至った時間を寿命として測定された。

この試験結果を第９Ａ図に示している。本実施例による
半導体装置においては、図中Ａ点で示されるように１０
２　［秒］以上の長寿命は得られた。

なお、１００個の半導体装置における上部酸化膜（２２
）の膜厚はそれぞれ断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉ
ｏｎ　　Ｅｌｅｃｔｒｏｎ　　Ｍｉｃｒｏｓｃｏｐｙ）
法によって決定したものであり、膜厚のばらつきは３０
人に対して±５人以内であった。

次に、上記実施例のものと比較するために上部酸化膜（
２１）の膜厚を種々変化させた半導体装置をそれぞれ１
００個ずつ製作し、上記と同様にＴＤＤＢ試験を行なっ
た。その結果、第９Ａ図に示した結果が得られた。第９
Ａ図には、従来技術で記載された上部酸化膜が２０人、
４０人に対応した試験結果をそれぞれ０点およびＢ点と
して示している。なお、第９Ａ図に示す試験に用いたキ
ャパシタの窒化膜（２０）の膜厚は２００人である。

また、寿命に対する上部酸化膜（２１）の膜厚と窒化膜
（２０）の膜厚との相関関係を得るために他のＴＤＤＢ
試験が行なわれた。この試験は窒化膜（２０）の膜厚が
７０Ａのキャパシタを用い、上部酸化膜（２１）の膜厚
を種々変化させて行なわれた。試験結果を第９Ｂ図およ
び第９Ｃ図に示す。第９Ｂ図は、３層構造の絶縁層にシ
リコン膜換算で±ＩＯＭＶ／ｃｍの電界を加え、１００
個の試験品のうちの５０％の試験品の絶縁層が破壊に至
った時間を寿命として示したものである。また第９Ｃ図
は、同様に１０％の試験品が破壊に至った寿命を示して
いる。また、第９Ｂ図および第９Ｃ図の試験では、キャ
パシタの第２の電極層（２２）との間に印加する電圧の
正負を逆転させた場合の結果も示している。

第９Ａ図ないし第９Ｃ図に示す試験結果より、窒化膜（
２０）の膜厚が７０人から２００Ａの範囲においては、
上部酸化膜（２１）の膜厚が２５人〜３５人程度におい
てキャパシタの寿命が最大となることが判明した。

このように上部酸化膜（２１）を２５Å以上３５Å以下
にしたものが長寿命を得られた理由は次のようなもので
あると考えられる。すなわち、上部酸化膜（２１）が２
５人未満であると、窒化膜（２０）の酸化膜が少なくと
も窒化膜（２０）内に残存する欠陥密度の減少が図れず
、結果としてＴＤＤＢ試験を行なった結果、絶縁層の破
壊に至る時間が短くなる。また、上部酸化膜（２１）が
３５人を越えると、絶縁破壊特性が窒化膜（２０）より
上部酸化膜（２１）の特性が支配的になり、上部酸化膜
（２１）に蓄積される電荷が多くなってしまうため、Ｔ
ＤＤＢ試験を行なった結果、絶縁層破壊に至る時間が短
くなってしまうものと考えられる。

なお、上記実施例においは、絶縁層を下部酸化膜（１９
）、窒化膜（２０）および上部酸化膜（２１）の３層構
造としたが、窒化膜（２０）および上部酸化膜（２１）
の２層構造であっても同様の効果を奏した。２層構造の
ものにあっては、自然酸化によって形成される下部酸化
膜（１９）は、たとえばｒ２８ａ−Ｎ−１０ＣＶＤａ−
３ｉのＬ−５ＢＥプロセスにおける表面清浄化処理の低
温化」　（応物学会予稿集１９８６年秋Ｐ４９２）に示
されているように、 （ａ）　　１１００℃の水素（Ｈ２）雰囲気の熱処理 （ｂ）　　８５０℃の［Ｈ２＋　Ｓ　ｌ　２　Ｈｓ　］
雰囲気の熱処理 によって除去すればよい。

また、前述のＤＲＡＭのキャパシタには、従来より膜厚
が４０人の上部酸化膜が用いられていた。

しかし、本発明により上部酸化膜の膜厚は３０人程度に
減少することができる。このためにキャパシタの絶縁層
の膜厚が減少し、その結果絶縁膜の膜厚に反比例の関係
を有するキャパシタ容量が増加する。ＤＲＡＭのキャパ
シタ容量の増加はソフトエラーの発生率を低減させる。

ソフトエラーとはＤＲＡＭのメモリセル部にα線が入射
することにより生成した電子が、キャパシタの容量部に
捕獲されて誤情報として作用し、情報の反転を生じさせ
る現象をいう。ソフトエラーの発生はＤＲＡＭの誤動作
を生じさせ、信頼性を低下させる。したがって、ＤＲＡ
Ｍのキャパシタ容量の増大によるソフトエラーの低減は
メモリの信頼性を向上させる上で効果的である。

［発明の効果コ この発明は以上述べたように、第１および第２の電極層
と画電極層間に介在された絶縁層からなるキャパシタを
有した半導体装置において、キャパシタの絶縁層を第１
の電極層上に形成されたシリコン窒化膜と、このシリコ
ン窒化膜の上面に形成されたシリコン酸化膜とを有した
ものとし、かつシリコン酸化膜の膜厚を２５Å以上３５
Å以下にしたので、絶縁層のシリコン窒化膜における欠
陥密度が減少され、かつシリコン酸化膜に蓄積される電
荷の量を抑制でき、長寿命がっ高信頼性の半導体装置が
得られるという効果がある。

【図面の簡単な説明】

第１図は、この発明の一実施例によるＤＲＡＭのメモリ
セルの断面構造図である。第２図、第３図、第４図、第
５図、第６図、第７図および第８図は、第１図に示すＤ
ＲＡＭのメモリセルの製造工程を順に示す製造工程断面
図である。第９Ａ図、第９Ｂ図および第９Ｃ図は、キャ
パシタの絶縁層における上部酸化膜（２１）の膜厚と寿
命との関係を示す相関図である。 第１０図は、従来のＤＲＡＭのメモリセルの断面構造図
である。 図において、（１１）は半導体基板、（１８）は第１の
電極層、（１９）（２０）（２１）は絶縁層の下部酸化
膜、窒化膜および上部酸化膜、（２２）は第２の電極層
である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 半導体基板の一主面あるいは一主面上に形成されたキャ
   パシタの第１の電極層と、 前記第１の電極層上に形成されたシリコン窒化膜と、前
   記シリコン窒化膜の上面に接して形成され、膜厚が２５
   Å以上３５Å以下であるシリコン酸化膜とを有した前記
   キャパシタの絶縁層と、前記絶縁層の前記シリコン酸化
   膜の上面に接して形成された前記キャパシタの第２の電
   極層とを備えた半導体装置。