JPS6012752A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、微細・高密度な半導体集積記憶装置およびそ
の製造方法に関するものである。

〔従来技術〕

従来の半導体集積記憶装置において、最も高密度化が進
んでいる１トランジスタ形ＭＯＳダイナミックランダム
アクセスメモリ（以下ＩＴｒ形ｄ　ＲＡＭと略記する）
では、基本となるメモリセルは１個のトランジスタと１
個のキャパシタとからなっており、隣接する所定の２個
のメモリセルを１組として、その周辺は厚いシリコン酸
化膜によシミ気的に分離している。その−例を第１図（
平面図）および第２図（Ｉ−ｌ断面図）に示す。なお、
第１図の平面図社会層の平面的な配置を示すのみで、上
下関係については特に区別して示していない。

また、以下ではｎチャネル形ＭＯ８ｄＲＡＭについて説
明するが、ｐチャネル形についても、シリコン基板、拡
散層およびチャネルストッパの導電形がそれぞれ逆にな
るぞけで、その他はｎチャネル形と全く同様である。

第１図において、破線で囲んだ領域が１個のメモリセル
である。また、第２図において、キャノぐシタはｐ形シ
リコン基板１および絶縁体薄膜２および導電体薄膜３に
よシ形成される。絶縁体薄膜２としては、シリコン基ｉ
を酸化雰囲気中で熱処理（以下熱酸化と略記する）して
得られる厚さ１０〜５０ｎｍのシリコン酸化膜、または
化学的気相成長法（以下ＣＶＤ法と略記する）等により
堆積されるシリコン酸化膜もしくはシリコン窒化膜等が
用いられる。導電体薄膜３としては、リン等の不純物を
ドープして電気抵抗を減じた多結晶シリコンまたはモリ
ブデン等の金属が用いられる。また、メモリセル間には
厚さ０．２〜１．０μｍのシリコン酸化膜４およびチャ
ネルストッパ５が形成され、メモリセル相互間の電気的
な分離を行なっている。

キャパシタに隣接するＭＯＳＦＥＴは、ドレインとして
のｎ　拡散層６、ソースとしてのれ　拡散層６′、ゲー
ト絶縁膜１およびゲート電極８からなる。

ゲート電４＠８はワード線として用いる。さらに層間絶
縁膜９を介してピッ）＆！１０が形成されている。ビッ
ト線１０は、層間絶縁ｖ：＜　９に形成されたコンタク
トホール１１を通してｎ　拡散層６に接続されている。

次に従来技術によってこのような半導体集積記憶装置を
製造する場合の、素子間の分離部およびキャパシタ部の
形成方法について第３図（、）〜（ｃ）を用いて説明す
る。

まず、ｐ形シリコン基板１に熱酸化によジノぐラドシリ
コン酸化膜４１を形成し、次いでＣｖ咋によりシリコン
窒化膜４２を堆積し、ノ１ターニングしたレジスト４３
をマスクとしてこれらシリコン窒化膜４２およびパッド
シリコン酸化膜４１をエツチングした後、ホウ素をイオ
ン注入してチャネルストッパ５を形成する（第３図（、
））。

レジスト４３を除去した後、シリコン窒化膜４２を耐酸
化マスクとして熱酸化（以下選択酸化と略記する）を行
ない、素子間分離領域１２にシリコン酸化膜４を形成す
る（第３図（ｂ））。

その後、シリコン窒化膜４２およびパッドシリコン酸化
膜４１を除去し、熱酸化によりキャノくシタ用絶縁膜と
してシリコン酸化膜からなる絶縁体薄膜２を形成し、さ
らにキャパシタ電極として例えばリンドープ多結晶シリ
コンからなる導電体薄膜３を堆積し、パクーニングした
レジストをマスクにこの多結晶シリコンから々る導電体
薄膜３をエツチングして、キャパシタ領域１３上にキャ
ノ（シタを形成する（第３図（Ｃ））。

ところで、このような半導体集積記憶装置の高密度化の
ためにはメモリセルの縮小、特に素子間分離領域および
キャパシタ面積の縮小が重要である。しかし、上述した
ような選択酸化法を用いた製造方法では、分離領域周辺
にいわゆるバーズビークが形成されるために分離領域の
縮小が困難であった。また、従来技術を用いてキャパシ
タ面積を単純に縮小すると、蓄積電荷量が減少し、出力
信号電圧の減少およびソフトエラー耐性の低下を引き起
こすという欠点があった。さらに、セルキャパシタ領域
のシリコン基板を反転させるために、セルプレートには
通常電源電圧以上の電圧を印加しなければならず、キャ
パシタ絶縁膜を薄膜化した場合絶縁破壊を起こすことが
あった。また、このようにセルプレートに電圧を印加す
ることによυ、メモリセルの蓄積電荷量が印加電圧の変
動によシ影響を受けるという欠点があった。

〔発明の目的および構成〕

本発明はこのような事情に鑑みてなされたもので、その
目的は、実効的なキャパシタ面積を減少させずにメモリ
セル面積を縮小させることが可能な半導体記憶装置およ
びその製造方法を提供することにある。

このよう々目的を達成するために本発明は、メモリセル
の分離領域に溝を形成して誘電体を埋め込んだものを用
い、かつ当該溝の一部側面をキャパシタ領域として利用
するものである。また、あるいはさらに上記溝の側面を
含むキャパシタ領域の半導体基板表面に、当該基板と反
対導電形の導電層を形成するものである。以下、実施例
を用いて本発明の詳細な説明する。

〔実施例〕

第４図は本発明の一実施例を示すメモリセルの平面図、
第５図はｖ−■断面図および第６図は■−Ｖｌ断面図で
ある。本実施例では、第１図および第２図に示した従来
のメモリセルと比較して次の３点で構成を異にしている
。なお、第４図の平面図は各層の平面的な配置のみを示
すものであることは第１図と同様である。

まず第１点として素子間分離領域は、従来技術では第１
図および第２図に示したように、選択酸化により形成さ
れた厚いシリコン酸化膜４およびチャネルストッパ５で
形成されているが、本実施例ではキャパシタ間の分離領
域１２′は第５図に示したように半導体基板１に設けた
溝１４′の底部に埋め込んだ厚いシリコン酸化膜４′お
よびチャネルストツバ５′によシ形成され、一方トラン
ジスタ間の分離領域１２〃は第６図に示したように誘電
体膜４１Ｆで完全に埋め込まれた上記溝１４′以外の溝
１４“およびテヤネルストッパデにより形成されている
。

なお、キャパシタの一部祉第４図に示したように誘電体
膜４＃を埋め込んだ溝１４＃（およびチャネルストッパ
５〃）によって分離されている。

第２点として、従来は第２図および第３図（Ｃ）に示さ
れるようにキャパシタ領域１３はシリコン基板１の平坦
な領域のみを用いているが、本実施例では第５図に示し
たように平坦な領域だけでなく溝１４′の側面をもキャ
パシタ領域１３′として利用している。

以上の２点により、本実施例では分離領域およびキャパ
シタ領域の平面的な面積を従来技術に比較して大幅に縮
小することができるが、さらに第３点として、本実施例
では第５図に示したように溝１４′の側面を含むキャパ
シタ領域１３′のシリコン基板１の表面にドレイン・ソ
ースを構成するｎ＋拡散層６，６′と同一導電形のｎ形
導電層６１を設けである。従来技術では、前述したよう
に導電体薄膜３からなる電極に電源電圧以上の正の電圧
を加えることによルキャパシタ領域のシリコン基板１表
面にｎ形反転層を形成していたが、本実施例のようにｎ
形導電層６１を形成することによシ、多結晶シリコン膜
３′からなる電極に電源電圧以上の電圧を加える必要が
なくなり、キャパシタ絶縁膜２′にかかる電界を低減す
ることができる。

次に、このようなメモリセルを製造する場合の、素子間
分離部およびキャパシタ部の形成方法の一例を第７図な
いし第１３図を用いて説明する。

なお、各図とも（、）酸キャパシタ間の分離領域１２′
を示しくすなわち第４図の■−■断面図、第５図ヂ対応
）、（ｂ）はトランジスタ間の分離領域１２〃を示す（
すなわち第４図のＶｌ−Ｖｌ断面、第６図に対応）。こ
の関係れ、後に第１４図（、）　、　（ｂ）ないし第１
８図（、）　、　（ｂ）を用いて他の形成方法を示すが
、これらの各図についても同様である。

（実施例１の製造方法） まず、ｐ形シリコン基板１の上に熱酸化によりパッドシ
リコン酸化膜４１を形成し、次いでＣＶＤ法によりシリ
コン窒化膜４２およびシリコン酸化膜４４を堆積する。

次にパクーニングしたレジスト（図示せず）をマスクと
してシリコン酸化膜４４、シリコン窒化膜４２およびパ
ッドシリコン酸化膜４１の３層膜をＣＦ、および水素を
用いて反応性イオノエツチング（以下ＲＩＥと略記する
）した後、上記レジストを除去後、尚該３層膜をマスク
としてシリコン基板１をＣＢｒＦ５ガスを用いてＲＩＥ
Ｌ、分離領域１２′および１２’に溝１４′および１４
〃を形成する（第７図（、）　、　（ｂ）　）。ＲＩＥ
条件として圧力１４ｍＴｏｒｒ％ＲＦ出力０．１／ｄと
すると、サイドエッチのない、断面が＃１は矩形の溝を
形成することができる。ことで溝１４′の幅Ｖは溝１４
Ｎの幅ＷＩよシ広＜、Ｗ’）Ｗ＃となるようにする。本
実施例で紘Ｗ＝０．６μｍ　、　Ｗ’＝　１μｍとした
。なお、溝の深さは幅よシも大きく、例えば１．５〜２
．０μｍとするが、その値は本発明において特に重要で
はなく、上述したＲＩＥによる溝の形成も、深さが３μ
ｍ程度までは全く同様に行なえる。

次に、シリコン酸化Ｍ４４を除去した後、ホウ素をドー
プしたシリコン酸化膜６２を、例えばＣＶＤ法によシ３
，００　ＯＡ程度堆積する。次いで窒素雰囲気中で熱処
理を行ない、シリコン酸化膜６２中のホウ素を溝１４′
および１４〃の内面に拡散させることにより、チャネル
ストッパ５′および５１を形成する（第８図（−）　、
　（ｂ）　）。

シリコン酸化１ｉ６２を除去した後、溝１４′および溝
１４＃の内面に熱酸化により厚さ５００〜１，０ＯＯＡ
のシリコン酸化膜４５′および４５〃を形成する。次に
、ＣＶＤ法によりノンドープの多結晶シリコン膜４６を
厚さｔ（Ｗ’／２＜　ｔ　〈Ｗ’／２　）、本実施例で
はｔ＝３，５００〜４．５０ＯＡだけ堆積し、溝１４〃
は完全に埋め込まれるが、溝１４′に唸中央部に間隙が
残るようにする（第９図（ａ）。

（ｂ））。この時のｃｖＤの条件としては、シラン：ヘ
リウム＝１：３の流ｙ量比、圧力０゜５ｍｂ霞ｒ、形成
温度６００〜７００℃で、ｒｔＪ　（室孔）等が生じな
い、良好な溝堀めが行なえる。

次に、多結晶シリコン膜４６を、例えばＯＦ４および酸
素を用いて円筒形プラズマエツチング装置によシ等方的
にエツチングし、平坦部および溝１４′内の多結晶シリ
コン膜は完全に除去して溝１４１内の多結晶シリコンの
み残す。このように予め溝１４′のｓｉｗ’と溝１４’
ノ＠ＷｌとをＷ’）Ｗ’と設定したことによシ、多結晶
シリコン膜４６を厚さｔがＷ’／　２　（ｔ（Ｖ／／　
２となるように形成するのみで溝１４＃は完全に埋まる
が溝１４′には間隙が残るようにすることができ、また
等方性エツチングで厚さｔを除去するのみで溝１４＃内
にのみ多結晶シリコン膜４６が残るようにすることがで
き、工程が簡略化される。すなわち、例えば溝１４′の
幅Ｗ′とｔｎ１４”の幅Ｖとを等しく形成した場合には
、これらの溝１４’　＋　１４Ｗを多結晶シリコン膜４
６で埋めた後、溝１４〃　部分のみをレジストで覆い、
溝１４′に埋めた多結晶シリコ／膜のみドライエツチン
グで除去する等の工程が必要となる。このように溝１４
〃内の多結晶シリコ″４４６のみを残した後、さらにＣ
ＶＤ法等によシリコン酸化膜４１を厚さ１，０ＯＯＡ程
度堆積する（第１０図（、）　、　（ｂ））。

次いで、シリコン窒化膜４７をＣＦ、および水素によ１
）ＲＩＥシ、溝１４′の側面および溝１４１上部のシリ
コン窒化膜４２の側壁部分にのみ当該シリコン窒化膜４
Ｔを残す。次に、シリコン窒化ＭＸ４２および４γをマ
スクとして選択酸化を行ない、溝１４′の底面にシリコ
ン酸化膜４０、および多結晶シリコン膜４６の表面にシ
リコン酸化膜４８を形成する（第１１図（１１）　、　
（ｂ）　）。

次に、シリコン窒化膜４２．４７およびパッドシリコン
酸化膜４１ならびにシリコン酸化膜４５′を除去し、さ
らにリンをドープしたシリコン酸化膜１３をＣＶＤ法等
により堆積した後、パターニングしたレジスト（図示せ
ず）をマスクとして例えば緩衝フッ酸液によりエツチン
グし、溝１４′内部およびその周辺のキャパシタ領域１
３′にのみ当該シリコン酸化膜６３を残す。次いで窒素
雰囲気中で熱処理を施すことによシ、溝１４′側面を含
むキャパシタ領域１３′のシリコン基板１表面にシリコ
ン酸化膜６３よりリンを拡散させてｎ形溝υ６１を形成
する。この際、溝１４′の側面に形成されていた部分の
チャネルストッパ５′はこのｎ形溝電層６１で補償され
る（第１２図（、）　、　（ｂ）　）。なお、ｎ形溝電
層６１は、例えば不純物を含んだプレートを対向させて
行なう公知の気相拡散法を用いて形成することもできる
が、本実施例のように同相拡散法を用いた場合、ｎ形溝
電層６１に含まれる不純物（リン）濃度の制御性が良好
であるという利点を有する。

次に、リンドープシリコン酸化膜６３を除去した後、熱
酸化によりシリコン酸化膜を形成するが、またはＣＶＤ
法等によりシリコン酸化膜もしくはシリコン窒化膜を形
成してキャパシタ絶縁膜２′とする。さらにキャパシタ
電極として例えばリンドープ多結晶シリコン膜３′を堆
積して溝１４′を埋め込ヘハターニングによシキャパシ
タ領域１３′にのみ当該リンドープ多結晶シリコン膜３
′およびキャパシタ絶縁膜２′を残す（第１３図（、）
　、　（ｂ）　）。

以上の工程により、素子間分離部およびキャパシタ部が
形成される。

以上の説明では、第１１図ないし第１３図に示したよう
に、素子間分離領域１２〃に形成された溝１４＃は、外
側をシリコン酸化膜４５〃および４８で包まれた多結晶
シリコン膜４６で充填するものとした。このように多結
晶シリコンを用いたのは、現在通常用いられる技術では
多結晶シリコンの方が酸化シリコンよシも容易に良好な
溝埋め（第９図の説明参照）が行なえるためであるが、
条件によっては当該溝１４〃をシリコン酸化膜のみで埋
め込むこともできる。すなわち、シリコン酸化膜４５′
および４５＃を形成した後、第１４図（Ｓ）。

（ｂ）に示すように多結晶シリコン膜４６の代シに、Ｃ
ＶＤ法によりシリコン酸化膜４９を厚さｔ　（Ｗ／２＜
　ｔ　＜　Ｗ’／２　）だけ堆積し、溝１４〃は完全に
埋め込まれるが溝１４′は完全には埋め込まれないよう
にする。次に、シリコン酸化膜４９を例えば円筒形プラ
ズマエツチング装置を用いた等方性エツチングまたは緩
衝フッ酸液を用いたウェットエツチングによりエツチン
グし、平坦部および溝１イ内のシリコン酸化膜は完全に
除去し、溝１４〃　内のシリコン酸化ｍ４９のみ残す。

以下の工程は上述したところと全く同様であシ、第１３
図（、）　、　（ｂ）に対応する断面図を第１５図（−
）　、　（ｂ）に示す。なお、はじめの例のように多結
晶シリコン膜４６を埋め込んだ構造では、これを電極と
してここに電圧をかけることによりチャネルストッパ５
〃を不要とすることも可能である。

さらに、第４図ないし第６図に示したキャパシタ間の分
離領域１２′に形成されるシリコン酸化膜４′を、実施
例１および２に示したよう外選択酸化の方法で形成する
のでは々く選択エピタキシャル技術を利用して形成する
こともできる。この方法を以下に実施例２として第１６
図ないし第１８図を用いて説明する。この場合、トラン
ジスタ間の分離は多結晶シリコン膜」６によってもシリ
コン酸化膜４９によってもよいが、以下では多結晶シリ
コン膜４６を用いた例で説明する。

（実施例２の製造方法） 第１０図に示した工程および第１１図においてシリコン
窒化膜４１をＲＩＥすることによ、９＄１４’の側面お
よび溝１４〃上部のシリコン窒化膜４２の側壁にのみ当
該シリコン窒化膜４Ｔを残す工程までは実施例１と同様
である。次に、溝１イの底面のシリコン酸化膜４ダを緩
衝フッ酸液を用いて除去した後、露出したシリコン基板
１上に選択的にシリコン単結晶薄膜４００を厚さ１，５
００〜ａ、ｏｏｏＸ程度エピタキシャル成長させる（第
１６図（、）　、　（ｂ）　）。

選択エピタキシャル成長の条件としては、５ｉＨ２Ｃ１
，／Ｈり系で温度９５０〜１，０５０℃、圧力５０〜８
０Ｔｏｒｒが適当である。

次にシリコン単結晶薄膜４００の全部および多結晶シリ
コン４６の表面を熱酸化し、シリコン酸化膜４０′およ
び４８を形成する（第１７図（、）　、　（ｂ）　）。

以下の工程は第１２図なりし第１３図に示した実、施例
１の工程と同様である。第１３図（、）、（ｂ）に対応
する断面図を第１８図（、）　、　（ｂ）に示す。

この実施例２による場合、実施例１に比較して選択エピ
タキシャル成長の工程が増えるが、キャパシタ間の分離
領域１１に形成される酸化膜の形状がシリコン基板１へ
の心力がかかりにくい形状となるため、接合リーク等の
素子特性の劣化が生じにくいという利点がある。

以上、ｐ形半導体基板を用い九〇チャネル形Ｍ０８　ｄ
ＲＡＭの場合を例に説明したが、本発明はこれに限定さ
れるものではなく、ｐチャネル形についても全く同様に
適用できることは言うまでもない。

〔発明の効果〕

以上説明したように、本発明によれば、メモリの分離領
域に微細な溝を用い、かつ当該溝の一部側面をキャパシ
タ領域として利用することにより、分離領域およびキャ
パシタ領域の平面的な面積を、実効的なキャパシタ面積
を減少させずに大幅に減少させることができる。さらに
、上記溝側面を含むキャパシタ領域に基板と反対導電形
の導電層を形成することにより、キャパシタ電極に電圧
を加える必要がなくなり、キャパシタ絶縁膜にかかる電
界を低減することができる。そのため、キャパシタ絶縁
膜を薄膜化することができ、印加電圧の変動によシ蓄積
電荷量が影響を受けることもなくなって、必要とされる
容量を得るためのキャパシタ面積を小さくすることがで
きる。したがって、本発明によれば従来のものに比べて
一層高密度なｄ　ＲＡＭ　を形成することが可能となる
。

【図面の簡単な説明】

第１図は従来のメモリセルの構成例を示す平面図、第２
図はその■−■断面図、第３図←）〜（Ｃ）は従来の選
択酸化法を用いたメモリセルの製造方法を説明するため
の工程断面図、第４図は本発明によるメモリセルの構成
例を示す平面図、第５図はその■−■断面図、第６図は
同じ＜Ｖｌ−Ｖｌ断面図、第７図（、）　、　（ｂ）〜
第１３図＆）、、　（ｂ）は本発明による製造方法の一
例を説明するための工程断面図、第１４図（、）　、　
（ｂ）および第１５図（、）　、　（ｂ）は本発明によ
る他の製造方法を説明するだめの工程断面図、第１６図
（荀、　（ｂ）〜第１８図（、）　、　（ｂ）は本発明
によるさらに他の製造方法を説明するための工程断面図
である。 １・・・睡ｐ形シリコン基板（第１導電形を有する半導
体基板）、ｌ・・・・キャパシタ絶縁膜（第３のＵ電体
薄膜）、ぎｍｅ・・キャパシタ電極としての多結晶シリ
コン膜（導電体薄膜）、４′・会・・シリコン酸化膜（
誘電体）、４〃・・・・誘電体膜（誘電体）、ダ、５＃
―・・・チャネルストッパ、［２’、１２’・・・・素
子間分離領域、１３′嗜・・・キャパシタ領域、１４７
１１４’・・・・溝、４０　、４０’・惨・・シリコン
酸化膜（第２の誘電体薄膜）、４５〃・・・・シリコン
酸化膜（第１の誘電体薄膜）、４６・・・・多結晶シリ
コンｇ（ｍｌの誘電体薄膜、４８・拳螢書シリコン鹸化
膜４５“および多結晶シリコン膜４６とともに誘電体膜
４Ｎを構成するシリコン酸化膜、４９・・・・シリコン
酸化膜４５’とともに誘電体膜」“を構成するシリコン
酸化膜、６１・・・・ｎ形溝電層（第２導電形を有する
導電層）、６３・ψ・・リンドープシリコン酸化膜（第
４の誘電体薄膜）。 第１図 第２図 第３図 ３ 第４図 ３′ 第５図 第６図 ｉ゛′ト・・ 、。、　第７図　＜ｂ＞ 第１０図 ＋ａ−＋ｔ　＋ａ　１２ 第１３図 ＋３’＋２’＋３’＋２’：

Claims (6)

【特許請求の範囲】
1. （１）半導体基板表面に溝を設け、少なくともこの溝内
   の所定領域の対向する側面を含む領域にキャパシタを形
   成し、かつ当該キャパシタを構成する領域の溝の底面お
   よび当該キャパシタを構成しない領域の溝内に誘電体を
   埋め込み、この誘電体によシ上記対向する側面を含む領
   域に形成したキャパシタ相互間を電気的に分離したこと
   を特徴とする半導体記憶装置。
2. （２）第１導電形を有する半導体基板表面に溝を設け、
   少なくともこの溝内の所定領域の対向する側面を含む領
   域にキャパシタを形成し、かつ当該キャパシタを構成す
   る領域の溝の底面および当該キャパシタを構成しない領
   域の溝内に誘電体を埋め込み、との誘電体に−よシ上記
   対向する側面を含む領域に形成したキャパシタ相互間を
   電気的に分離するとともに、少なくとも上記所定領域の
   溝側面を含むキャパシタが形成された上記半導体基板表
   面に第２導電形を有する導電層を設けたことを特徴とす
   る半導体記憶装置。
3. （３）半導体基板表面に溝を形成する工程と、この溝に
   第１の誘電体薄膜を埋め込む工程と、この第１の誘電体
   薄膜のうちキャパシタを形成すべき所定領域の溝内の誘
   電体薄膜のみを除去する工程と、この所定領域の溝の底
   部に第２の誘電体薄膜を埋め込む工程と、当該所定領域
   の溝の側面に第３の誘電体薄膜を形成する工程と、この
   第３の誘電体薄膜に積層して導電体薄膜を形成する工程
   とによシ、少なくとも上記所定領域の溝の側面を含む領
   域に、上記第１の誘電体薄膜および第２の誘電体薄膜に
   よって相互に電気的に分離されたキャパシタを形成する
   工程を含むことを特徴とする半導体記憶装置の製造方法
   。
4. （４）溝を形成する工程は、キャパシタを形成すべら領
   域の溝の幅が当該所定領域以外の溝の幅に比較して広く
   なるように形成する工程であるとともに、第１の誘電体
   薄膜を埋め込む工程は、第１の銹電体薄膜を上記所定領
   域の溝内には間隙が残シかつ上記所定領域以外の溝内に
   は間隙が残らず完全に充填されるように埋め込む工程で
   あることを特徴とする特許請求の範囲第３項記載の半導
   体記憶装置の製造方法。
5. （５）第１導電形を有する半導体基板表面に溝を形成す
   る工程と、この溝に第１の誘電体薄膜を埋め込む工程と
   、この第１の誘電体薄膜のうちキャパシタを形成すべき
   所定領域の溝内の誘電体薄膜のみを除去する工程と、こ
   の所定領域の溝の底部に第２の誘電体薄膜を埋め込む工
   程と、当該所定領域に露出している溝の側面に沿った領
   域の半導体基板に第２導電形を有する導電層を形成する
   工程と、尚該所定領域の溝の側面に第３の誘電体薄膜を
   形成する工程と、この第３の誘電体薄膜に積層して導電
   体薄膜を形成する工程とによシ、少なくとも上記所定領
   域の溝の側面を含む領域に、上記第１の誘電体薄膜およ
   び第２の誘電体薄膜によって相互に電気的に分離された
   キャパシタを形成するとともに、当該所定領域の溝側面
   を含むキャパシタが形成された半導体基板表面に第２導
   電形を有する導電層を形成する工程を含むことを特徴と
   する半導体記憶装置の製造方法。
6. （６）導電層を形成する工程は、少なくとも所定領域の
   溝の側面を含むキャパシタ形成領域に第２導電形の不純
   物を含んだ第４の誘電体薄膜を形成し、熱処理を行なっ
   て上記キャパシタ形成領域の半導体基板表面に上記不純
   物を拡散させることにより当該キャパシタ形成領域の半
   導体基板表面に第２導電形を有する拡散層を形成する工
   程であることを特徴とする特許請求の範囲第５項記載の
   半導体記憶装置の製造方法。