JPS62177963A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62177963A JPS62177963A JP61020615A JP2061586A JPS62177963A JP S62177963 A JPS62177963 A JP S62177963A JP 61020615 A JP61020615 A JP 61020615A JP 2061586 A JP2061586 A JP 2061586A JP S62177963 A JPS62177963 A JP S62177963A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高集積化に適した。メモリセル構成の半導
体記憶装置に関するものである。
体記憶装置に関するものである。
第３図（ａ）、 （ｂ）は、例えば１９８５年の国際固
体回路会議（Ｉ ５ＳＣＣ８５）の講演番号ＦＡＭ１７
．４において提案された高集積グイナξツタ型半導体記
憶装置の平面図および第３図（ａ）のＸ−ｘ’綿におけ
ろ断面図である。これらの図において、１ばｐ型半導体
基板、２は１−（−、＋ｌド酸化膜、３は第１層目の多
結晶シリコン、４はキャパシタ絶縁膜、５はｎ″拡散層
、６はビット綿となる第１層目のＡｌ配線、７はワード
線９を構成する第２層目の多結晶シリコン、８はワード
線９を構成する第２層目のＡｌ配線で、一定間隔で多結
晶シリコン７と電気的接続をとり、ワード綿９の低抵抗
化を図っている。１０はビ・ソト線を形成するＡｌ配線
６とｎ＋拡散層５とを電気的に接続するコンタク１〜孔
、ＣＰは前記ｎ＋拡散層５と第１層目の多結晶シリコン
３との間のキャパシタ絶縁膜４をはさんｔ！情報電荷蓄
積容量であり、溝掘り分＃領域の斜面を利用して形成さ
れている６ ＣＦは平坦部に形成された第１層目の多結
晶シリコン３とｎ＋拡散層５との間の情報電荷蓄積領域
である。
体回路会議（Ｉ ５ＳＣＣ８５）の講演番号ＦＡＭ１７
．４において提案された高集積グイナξツタ型半導体記
憶装置の平面図および第３図（ａ）のＸ−ｘ’綿におけ
ろ断面図である。これらの図において、１ばｐ型半導体
基板、２は１−（−、＋ｌド酸化膜、３は第１層目の多
結晶シリコン、４はキャパシタ絶縁膜、５はｎ″拡散層
、６はビット綿となる第１層目のＡｌ配線、７はワード
線９を構成する第２層目の多結晶シリコン、８はワード
線９を構成する第２層目のＡｌ配線で、一定間隔で多結
晶シリコン７と電気的接続をとり、ワード綿９の低抵抗
化を図っている。１０はビ・ソト線を形成するＡｌ配線
６とｎ＋拡散層５とを電気的に接続するコンタク１〜孔
、ＣＰは前記ｎ＋拡散層５と第１層目の多結晶シリコン
３との間のキャパシタ絶縁膜４をはさんｔ！情報電荷蓄
積容量であり、溝掘り分＃領域の斜面を利用して形成さ
れている６ ＣＦは平坦部に形成された第１層目の多結
晶シリコン３とｎ＋拡散層５との間の情報電荷蓄積領域
である。
このように、メモリセル外周部の溝掘り分離類域を情報
型１ｊｔｒ蓄８！Ｊ賽基ＣＰとして活用ずろことに１−
リ、情報電荷蓄積容量ＯＦを形成する平坦部面も１ｊを
減少させ、チップ面積を縮小させても十分に動作余裕が
広く、α粒子等の放射線に、ｌ、り注入さオ′Ｉる少数
坦体に対して記憶情報電荷が保持されるだけの情報電荷
蓄積容量か確保できるように構成さＡ１ている。そして
、第３図（ａ）に示すノモリセ＋ｌの周辺長を長く利用
すればするほど、同量の情報型１ｊｉＪ蓄も’Ｊ′ｌ￥
鼠Ｃ％を得るのに必要な溝の深さが代くてすむ。
型１ｊｔｒ蓄８！Ｊ賽基ＣＰとして活用ずろことに１−
リ、情報電荷蓄積容量ＯＦを形成する平坦部面も１ｊを
減少させ、チップ面積を縮小させても十分に動作余裕が
広く、α粒子等の放射線に、ｌ、り注入さオ′Ｉる少数
坦体に対して記憶情報電荷が保持されるだけの情報電荷
蓄積容量か確保できるように構成さＡ１ている。そして
、第３図（ａ）に示すノモリセ＋ｌの周辺長を長く利用
すればするほど、同量の情報型１ｊｉＪ蓄も’Ｊ′ｌ￥
鼠Ｃ％を得るのに必要な溝の深さが代くてすむ。
ま７二素子の高性能化のため、例えば特開昭５１−７４
５３５号公報に示される折り返しビ・ソト綿構成とこの
構造を組み自せな場合、第３図（、）のＹ 、、−Ｙ
’線における断面は、第３図（ｅ）に示すようになる。
５３５号公報に示される折り返しビ・ソト綿構成とこの
構造を組み自せな場合、第３図（、）のＹ 、、−Ｙ
’線における断面は、第３図（ｅ）に示すようになる。
〔発明が解決（７ようとする問題点〕
上記のようなｔｔｌ 掘す分離領域の斜面に情報電荷蓄
積容量を形成した構造のメモリ七ノドに、折り返しビッ
ト線構成を適用した従来の半導体記憶装置では、その断
面が第３図（ｅ）に示すような形状となるため、第１層
］１の多結晶シリｍｌノ３を溝ＩＬＩ！り分離領域内で
バク Ｊ、シゲしなけ４１ばならず、溝ｔ￥＋！り分離
領域を最小バク シ幅にし−（その’ＩＭｉｌ−（第１
ＪｆＦＪ目の多結晶シリ：１ッ３をＴ、）ンーｆ７ゲ
ずろことが困ガトＣあろという問題点かあ、た、。
積容量を形成した構造のメモリ七ノドに、折り返しビッ
ト線構成を適用した従来の半導体記憶装置では、その断
面が第３図（ｅ）に示すような形状となるため、第１層
］１の多結晶シリｍｌノ３を溝ＩＬＩ！り分離領域内で
バク Ｊ、シゲしなけ４１ばならず、溝ｔ￥＋！り分離
領域を最小バク シ幅にし−（その’ＩＭｉｌ−（第１
ＪｆＦＪ目の多結晶シリ：１ッ３をＴ、）ンーｆ７ゲ
ずろことが困ガトＣあろという問題点かあ、た、。
またワード線９を構成場ろ第２層Ｌ１の多結晶シリコ１
ン７により制御されろｌ・−シ、ジスタのチヤ不ノ１領
域のエツジ（第３図（ｅ）のＡ部）のリ り電流制御が
困帷であるうえ、段差が大きくなり、特に第２層目の多
結晶シリコン７のバク Ｊ−ツゲが難しくなり、溝１１
ｄ ｂ分離領域の絶縁物に、１ろ理め方に一■゛夫が必
要であるという問題点もあ−、 ｔ＋。
ン７により制御されろｌ・−シ、ジスタのチヤ不ノ１領
域のエツジ（第３図（ｅ）のＡ部）のリ り電流制御が
困帷であるうえ、段差が大きくなり、特に第２層目の多
結晶シリコン７のバク Ｊ−ツゲが難しくなり、溝１１
ｄ ｂ分離領域の絶縁物に、１ろ理め方に一■゛夫が必
要であるという問題点もあ−、 ｔ＋。
この発明は、かかる問題点を解決するためになされたも
ので、溝則り分離領域内において情報型６（ｊ蓄積容置
の一方の電極となる第１層目の多結晶シリコシのエツチ
ングが不要であす、トランジスタのチャネル領域ζこ溝
回り分離領域の工・ンジがなく、段差も軽減できろメモ
リセル構成を自）Ｊろゝ１′導体記憶装置を得ることを
目的とする。。
ので、溝則り分離領域内において情報型６（ｊ蓄積容置
の一方の電極となる第１層目の多結晶シリコシのエツチ
ングが不要であす、トランジスタのチャネル領域ζこ溝
回り分離領域の工・ンジがなく、段差も軽減できろメモ
リセル構成を自）Ｊろゝ１′導体記憶装置を得ることを
目的とする。。
乙の発明に係る半導体記憶装置は、析り返しビ・ソＩ−
線構成からなるメモリセルアレイを有し、メモリセルの
分離を行う溝掘り分離領域をトランジスタのチャネル領
域に接１７ないように、かつこのチャネル領域を囲んで
形成し、チャネル領域を囲む溝を屈り分離領域の側面に
情報電荷蓄積領域を形成したものである。
線構成からなるメモリセルアレイを有し、メモリセルの
分離を行う溝掘り分離領域をトランジスタのチャネル領
域に接１７ないように、かつこのチャネル領域を囲んで
形成し、チャネル領域を囲む溝を屈り分離領域の側面に
情報電荷蓄積領域を形成したものである。
この発明においては、情報電荷蓄積′ｌ￥量の一方の電
極となる第１層目の多結晶シリコンが溝掘り分離領域を
渡り、溝掘り分離領域をはさむメモリセルに共通に使用
される。またチャネル領域がエツジ状にならない。
極となる第１層目の多結晶シリコンが溝掘り分離領域を
渡り、溝掘り分離領域をはさむメモリセルに共通に使用
される。またチャネル領域がエツジ状にならない。
第１図（ａ） 、 （ｂ） 、 （ｅ）はこの発明の半
導体記憶装置の一実施例を示す平面図、第１図（ａ）の
ｘ−ｘ’線における断面図および第１図（ａ）のＹ−Ｙ
’線における断面図である。これらの図において、第
３図（ａ）、 （ｂ）と同一符号は同一部分を示１７．
１１はメモリセルを構成するｌ・ランジスタのチャネル
領域、１２は溝掘り分離領域、１６ａ、１６ｂば相補の
ビット綿を形成ずろ第１層１１のＡＩ配線である、。
導体記憶装置の一実施例を示す平面図、第１図（ａ）の
ｘ−ｘ’線における断面図および第１図（ａ）のＹ−Ｙ
’線における断面図である。これらの図において、第
３図（ａ）、 （ｂ）と同一符号は同一部分を示１７．
１１はメモリセルを構成するｌ・ランジスタのチャネル
領域、１２は溝掘り分離領域、１６ａ、１６ｂば相補の
ビット綿を形成ずろ第１層１１のＡＩ配線である、。
第１図（ａ）の平面図より明らかなように、この発明の
半導体記憶装置のメモリ上ルア１．イ構成によれば、情
報電荷蓄積容量の一方の電極となる第１層目の多結晶シ
リコン３を溝ｔ１１り分離領域１２をはさむメモリセル
に共通に使用でき、溝削り分離領域１２内で第１層目の
多結晶シリ：１ン３をバターニング／エッヂンゲする必
要がなくなり、製造プロセスが賽易になる。
半導体記憶装置のメモリ上ルア１．イ構成によれば、情
報電荷蓄積容量の一方の電極となる第１層目の多結晶シ
リコン３を溝ｔ１１り分離領域１２をはさむメモリセル
に共通に使用でき、溝削り分離領域１２内で第１層目の
多結晶シリ：１ン３をバターニング／エッヂンゲする必
要がなくなり、製造プロセスが賽易になる。
また溝則り分離領域１２とチャネル領域１１とが接１７
なくなるため、チャネル領域１１がエツジ状とならず、
トランジスタのリーク電流制御が賽易となり情報電荷の
保持特性の悪化がなくなるうえ、段差が小さくなるため
第２層目の多結晶シリコン７のパターニングも賽易とな
る。
なくなるため、チャネル領域１１がエツジ状とならず、
トランジスタのリーク電流制御が賽易となり情報電荷の
保持特性の悪化がなくなるうえ、段差が小さくなるため
第２層目の多結晶シリコン７のパターニングも賽易とな
る。
さらにこの構造は、ｉ＃ｆ堀り分離領域１２の側面を最
大に活用できるために、従来例と同程度以上の情報電荷
蓄積容量を得ることができる。例えば、０．８μｎ１の
デザインルール、キャパシタ絶縁１１りｊＯＯＡとした
場合に５０ｆＦの容量を得るためには、セル面積が１０
μｍ２では溝則り分離領域１２の深さは約２ｐｍですむ
ことになり、製造ブＩＪセスの軽減を図ることができる
。
大に活用できるために、従来例と同程度以上の情報電荷
蓄積容量を得ることができる。例えば、０．８μｎ１の
デザインルール、キャパシタ絶縁１１りｊＯＯＡとした
場合に５０ｆＦの容量を得るためには、セル面積が１０
μｍ２では溝則り分離領域１２の深さは約２ｐｍですむ
ことになり、製造ブＩＪセスの軽減を図ることができる
。
なお、−に記実流側では、情報電荷蓄積容量として電極
を第１層目の多結晶シリコン３と１１＋拡散層５とで形
成１７に例をあげたが、他の組み合せでＶ＋ Ｊ’、
＜、例えば多結晶シリコン同士の紹み合せの場合は、α
線等の放射線照射１ζ対してもｍ性のあるメモリセル構
造が得られる。゛ また第２図ｈ）、 （ｂ）はこの発明の半導体記憶装置
の他の実施例を示す平面図および第２図（ａ）のｘ−ｘ
’綿における断面図である。これらの図において、第１
図と同一符号は同一部分を示し、１３はｎ＋拡散層５と
電気的に接続され情報電荷蓄積容量の一方の電極となる
第２層目の多結晶シリコン、１４は第１層目の多結晶シ
リコン３と第２層目の多結晶シリコン１３間のキャパシ
タ絶縁膜、１５は前記ｎ＋拡散層５と第２層目の多結晶
シリコン１３とを電気的に接続する直接コンタクト、？
７１．ｔワード線を形成する第３層目の多結晶シリコン
、０日は第１層目の多結晶シリコン３と第２層目の多結
晶シリコン１３間に形成された情報電荷蓄積容量を示す
。
を第１層目の多結晶シリコン３と１１＋拡散層５とで形
成１７に例をあげたが、他の組み合せでＶ＋ Ｊ’、
＜、例えば多結晶シリコン同士の紹み合せの場合は、α
線等の放射線照射１ζ対してもｍ性のあるメモリセル構
造が得られる。゛ また第２図ｈ）、 （ｂ）はこの発明の半導体記憶装置
の他の実施例を示す平面図および第２図（ａ）のｘ−ｘ
’綿における断面図である。これらの図において、第１
図と同一符号は同一部分を示し、１３はｎ＋拡散層５と
電気的に接続され情報電荷蓄積容量の一方の電極となる
第２層目の多結晶シリコン、１４は第１層目の多結晶シ
リコン３と第２層目の多結晶シリコン１３間のキャパシ
タ絶縁膜、１５は前記ｎ＋拡散層５と第２層目の多結晶
シリコン１３とを電気的に接続する直接コンタクト、？
７１．ｔワード線を形成する第３層目の多結晶シリコン
、０日は第１層目の多結晶シリコン３と第２層目の多結
晶シリコン１３間に形成された情報電荷蓄積容量を示す
。
この半導体装置は、第１層目の多結晶シリコン３とｎ４
拡散層５に、Ｌる情報電荷蓄積容量Ｃｐに第１Ｎ目の多
結晶シリコン３と第２層目の多結晶シリコン１３による
情報電荷蓄積容量ＣＢが加えられ、さらｊこ大きな情報
電荷蓄積容量を得る乙とがきでる構造となっている。
拡散層５に、Ｌる情報電荷蓄積容量Ｃｐに第１Ｎ目の多
結晶シリコン３と第２層目の多結晶シリコン１３による
情報電荷蓄積容量ＣＢが加えられ、さらｊこ大きな情報
電荷蓄積容量を得る乙とがきでる構造となっている。
乙の発明は以上説明したとおり、折り返しビット綜構成
からなるメモリセルアレイを有し、メモリセルの分離を
行う溝を屈り分離領域をトランジスタのチャネル領域に
接しない」、うに、かつこのチャネル領域を囲んで形成
し、チャネル領域を囲む溝堀り分離領域の１′）＋１面
に情報電荷蓄積領域を形成したので、情報電荷蓄積容量
の一方の電極となる第１Ｎ目の多結晶シリコンを溝堀り
分離領域内で／Ｒ為 −Ｉ゛ソチノグすることが不要となって製造プロセスが
容易になり、またトランジスタのチャネル領域のリーク
電流が通常のＬ ＯＧ ＯＳ構造程度に制御するうえ段
差も軽減されるため、半導体記憶装置の信頼性および歩
留りが向上するという効果がある。
からなるメモリセルアレイを有し、メモリセルの分離を
行う溝を屈り分離領域をトランジスタのチャネル領域に
接しない」、うに、かつこのチャネル領域を囲んで形成
し、チャネル領域を囲む溝堀り分離領域の１′）＋１面
に情報電荷蓄積領域を形成したので、情報電荷蓄積容量
の一方の電極となる第１Ｎ目の多結晶シリコンを溝堀り
分離領域内で／Ｒ為 −Ｉ゛ソチノグすることが不要となって製造プロセスが
容易になり、またトランジスタのチャネル領域のリーク
電流が通常のＬ ＯＧ ＯＳ構造程度に制御するうえ段
差も軽減されるため、半導体記憶装置の信頼性および歩
留りが向上するという効果がある。
第１ｒｆ４（ａ）、 （ｂ）、 （ｅ）１．を乙ノ発明
（’） 半導体１ｔｉ３億装置の一実施例を示す平面図
、第１図（＋１）のＸ−ｘ ’線における断面図および
第１図（ａ）のＹ−Ｙ′線における断面図、第２図（ａ
）、 （ｂ）はこの発明の他の実施例を示す平面図およ
び第２図（ａ）のｘ−ｘ’４５ｔにおける断面図、第３
図（ａ）、 （ｂ）、（ｅ）は従来の半導体記憶装置を
示す平面図、第３図（−）のｘ−ｘ’線における断面図
および第３図（ａ）のＹ−Ｙ’線における断面図である
。 図において、１はｐ型半導体基板、３は第１層目の多結
晶シリコン、７ばワード線を構成する第２層目の多結晶
シリコン、１１はメモリセルを構成するトランジスタの
チャネル領域、１２は溝堀り分離領域、１６ａ、ｉ６ｂ
は相補のビ、ソト線を形成する第１層目のＡＩ配線であ
る。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第３図 第３ｒｇＪ（Ｃ） 特許庁長官殿
（へ１、事件の表示 特願昭６１−２０８１５
号２、発明の名称 半導体記憶装置 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第７頁１１行の「得られる。」を下記のように補
正する。 「得られる。また上記実施例では、ピッ］・線に第１層
目のアルミ配線を用いたが、第３層目の多結晶シリコン
で代用しても全く同様の効果を呈する。」 以」二
（’） 半導体１ｔｉ３億装置の一実施例を示す平面図
、第１図（＋１）のＸ−ｘ ’線における断面図および
第１図（ａ）のＹ−Ｙ′線における断面図、第２図（ａ
）、 （ｂ）はこの発明の他の実施例を示す平面図およ
び第２図（ａ）のｘ−ｘ’４５ｔにおける断面図、第３
図（ａ）、 （ｂ）、（ｅ）は従来の半導体記憶装置を
示す平面図、第３図（−）のｘ−ｘ’線における断面図
および第３図（ａ）のＹ−Ｙ’線における断面図である
。 図において、１はｐ型半導体基板、３は第１層目の多結
晶シリコン、７ばワード線を構成する第２層目の多結晶
シリコン、１１はメモリセルを構成するトランジスタの
チャネル領域、１２は溝堀り分離領域、１６ａ、ｉ６ｂ
は相補のビ、ソト線を形成する第１層目のＡＩ配線であ
る。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第３図 第３ｒｇＪ（Ｃ） 特許庁長官殿
（へ１、事件の表示 特願昭６１−２０８１５
号２、発明の名称 半導体記憶装置 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第７頁１１行の「得られる。」を下記のように補
正する。 「得られる。また上記実施例では、ピッ］・線に第１層
目のアルミ配線を用いたが、第３層目の多結晶シリコン
で代用しても全く同様の効果を呈する。」 以」二
Claims (1)
- 折り返しビット線構成からなるメモリセルアレイを有す
るダイナミックＲＡＭにおいて、前記メモリセルアレイ
を構成するメモリセルの分離を行う溝掘り分離領域を前
記メモリセルを構成するトランジスタのチャネル領域に
接しないように、かつこのチャネル領域を囲んで形成し
、前記チャネル領域を囲む前記溝掘り分離領域の側面に
情報電荷蓄積領域を形成したことを特徴とする半導体記
憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61020615A JPH0815206B2 (ja) | 1986-01-30 | 1986-01-30 | 半導体記憶装置 |
| EP87300681A EP0234741B1 (en) | 1986-01-30 | 1987-01-27 | Semiconductor memory device |
| DE8787300681T DE3781175T2 (de) | 1986-01-30 | 1987-01-27 | Halbleiterspeichervorrichtung. |
| US07/511,909 US5084746A (en) | 1986-01-30 | 1990-04-24 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61020615A JPH0815206B2 (ja) | 1986-01-30 | 1986-01-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62177963A true JPS62177963A (ja) | 1987-08-04 |
| JPH0815206B2 JPH0815206B2 (ja) | 1996-02-14 |
Family
ID=12032153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61020615A Expired - Lifetime JPH0815206B2 (ja) | 1986-01-30 | 1986-01-30 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5084746A (ja) |
| EP (1) | EP0234741B1 (ja) |
| JP (1) | JPH0815206B2 (ja) |
| DE (1) | DE3781175T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8162326B2 (en) | 2000-06-15 | 2012-04-24 | Dana Automotive Systems Group, Llc | Flat gasket and method for the production thereof |
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