JPH0228969A - トレンチ配線構造及びそれを利用した半導体構造 - Google Patents

トレンチ配線構造及びそれを利用した半導体構造

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JPH0228969A
JPH0228969A JP1105718A JP10571889A JPH0228969A JP H0228969 A JPH0228969 A JP H0228969A JP 1105718 A JP1105718 A JP 1105718A JP 10571889 A JP10571889 A JP 10571889A JP H0228969 A JPH0228969 A JP H0228969A
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trench
region
wiring
buried
semiconductor film
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Eliyahou Harari
エリヤフウ・ハラリ
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ 〈産業上の利用分野〉 本発明は、従来よりもコンパクトなスタチックラムやロ
ジック要素を形成するために、ＭＯＳ、バイポーラトラ
ンジスタ或いはロジックインバータ等の半導体構造に関
してコンパクトなトレンチ配線若しくは抵抗構造を用い
る技術に関する。
〈従来の技術及び発明が解決しようとする課題〉近年、
回路の集積度を高める努力の１つとして、トレンチ構造
が発達してきた。トレンチとは、非等方性の反応性イオ
ンエツチング（ＲＩＥ）を用いて、シリコンウェハの内
部に垂直方向に数ミクロンの深さをもってエツチングに
より掘下げられた領域からなる。この技術の現在までに
知られている２つの大きな用途としては、ダイナミック
ランダムアクセスメリ（ＤＲＡＭ）セルに於ける電荷蓄
積用コンデンサ及び発展したＣＭＯ８、バイポーラ及び
ＢＩＣＭＯＳ技術に於けるデバイスの分離が挙げられる
。
従来技術に基づ＜ＤＲＡＭセル１００（第１図）は、ワ
ードラインの一部をなすゲート１０１、ビットラインの
一部をなすドレイン１０２、記憶ノード１０３及び記憶
ノード１０３に電気的に接続されたトレンチコンデンサ
１０６からなるアクセストランジスタを備えている。ト
レンチコンデンサ１０６は、シリコンの表面から深く掘
下げられたトレンチからなるもので、主に垂直な壁１０
４、トレンチコンデンサ１０６の第１の電極をなす拡散
されたシリコン領域１０３ａ、絶縁膜１０５、及びトレ
ンチコンデンサの第２の電極として機能する多結晶シリ
コンフィールドプレート１０８からなる。トレンチコン
デンサ１０６の静電容量は、トレンチを深くすることに
より増大させることができる。酸化物絶縁領域１０７．
１０９はセル１００を、隣接するセル及びメモリアレイ
内のトレンチに対して分離するためのものである。
高集積度ＤＲＡＭセルのためのトレンチ構造を用いる場
合の変形例が幾つか知られている。今迄に提案された種
々のＤＲＡＭセルを概観する文献としでは、Ｃｈａｔｔ
ｅｒｊｅ等によるｒＴｒｅｎｃｈ　ａｎｄ　Ｃｏｍｐａ
ｃｔ　５ｔｒｕｃｔｕｒｅｓ　ｆｏｒ　ＤＲＡＭｓ　Ｊ
　、Ｔｅｃｈｎｉｃａｌ　Ｄｌｇｅｓｔ　ｏｆ　　ＩＥ
ＥＥ　　Ｉｎｔｅｒｎａｔｉｏｎａｌ　　Ｅｌｅｃｔｒ
ｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｌｎｇ　１９８６年１
２月発行、１２８頁、がある。
トレンチ構造の第２の用途は、高集積度ＣＭＯ８若しく
はバイポーラ回路に於て隣接するトランジスタ間を電気
的に分離することである。１乃至２ミクロンの幅を有し
数ミクロンの深さを有するトレンチが、活性領域の周辺
部に沿ってシリコン内にエツチングにより掘下げられ、
隣接するトランジスタを互いに分離する。これらのトレ
ンチは、二酸化シリコンを蒸着し、その上から、トレン
チのキャビティを埋めるように、ドープされていない多
結晶シリコンを被着してなるような絶縁材料により満た
される。このような絶縁のため用途に於ける従来技術に
基づくデバイスの例が、Ｕｅｎｏ等によるｒＡ　５ｕｂ
−４０ｐｌｃｏｓｅｃｏｎｄ　ＥＣＬ　ｃｌｒｃｕｌｔ
　ａｔ　ａｓｗｉｔｃｈｉｎｇ　ｃｕｒｒｅｎｔ　ｏｆ
’　１．２　ｍＡＪ　、Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅ
ｓｔ　ｏｆ　ＩＥＥＥ　Ｉｎｔｅｒｎａｔｌｏｎａｌ　
Ｅｌｅｃｔｒｏｎ　ＤｅｖｌｃｅｓＭｅｅｔｉｎｇ　、
１９８７年１２月発行、３７１頁、に開示されている。
従来技術に基づくスタチックランダムアクセスメモリ（
ＳＲＡＭ）は、バイナリ−状態のいずれか１つに於て安
定であるような・一対のクロス接続されたインバータ（
フリップフロップ）を用いる。
これらのインバータのそれぞれは、スイッチングトラン
ジスタとプルアップ負荷デバイスとからなる。この負荷
デバイスはトランジスタまたは抵抗器からなる。市販さ
れている最も高集積度のＳＲＡＭデバイスは、４つのＮ
チャネルＭＯ３（ＮＭＯ８）トランジスタと、２つの抵
抗器とからなるセルを用いるものである。第２ａ図はこ
のような従来技術に基づ＜ＳＲＡＭセルを単純化して示
す。
トランジスタＴ１、Ｔ２は、クロス接続されたインバー
タのスイッチングトランジスタである。トランジスタＴ
３、Ｔ４はアクセストランジスタであって、これらによ
り、ビットラインＤ、Ｄに接続された図示外のセンス増
幅器による読取り時にノード０１．０２上のバイナリ−
状態が検出され、かつり、Ｄからの新たなデータがメモ
リセル内に書込まれる。抵抗器Ｒ１、Ｒ２は、極めて高
い抵抗値を有する抵抗性負荷である。このような高抵抗
値は、任意の時点に於てオン状態であるトランジスタＴ
１若しくはＴ２を有する２つのクロス接続されたインバ
ータのいずれかに於ける非作動時の電力の消費を最小限
にするために必要となる。
通常は、これらの抵抗性負荷を通過する電流は、ｎＡの
オーダ若しくはそれ以下である。
コンパクトなＳＲＡＭセルは、ドープされない若しくは
軽度にドープされた多結晶シリコン膜内に高抵抗性負荷
を形成することにより実現される。
このような従来技術に基づくセルが、Ｋｏｍａｔｓｕ等
によるｒＡ　８５　ｎａｎｏｓｅｃｏｎｄ　１２８Ｋ　
Ｘ　８　ＣＭＯ８ＳＲＡＭＪ、ＩＥＥＥ　Ｊｏｕｒｎａ
ｌ　ｏｆ　５ｏｌｉｄ−８ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ
、　１９８７年１０月発行、５Ｃ−２２ニア２１　、に
開示されている。
これらの多結晶シリコンからなる負荷は、通常５００ｎ
ｍ以下の厚さ、１乃至２μｍの幅及び３乃至８μｍの長
さを有する。各セル毎にこのような抵抗器が２つ必要で
あって、少なくとも部分的に、２つのスイッチングトラ
ンジスタＴ１、Ｔ２の物理的に上側に配置された第２若
しくは第３の多結晶シリコン膜内に形成された場合でも
、かなり大きな表面領域を占めることとなる。多結晶シ
リコンからなる抵抗性負荷を実現するためには、更に、
３つのマスキング過程が必要である。第１のマスキング
過程は、負荷抵抗器から拡散領域に向けて埋設コンタク
トを郭成するためのもので、第２のマスキング過程は、
多結晶シリコン膜内に於て抵抗器の幾何学的形状を定め
るためのもので、第３のマスキング過程は、抵抗器Ｒ１
、Ｒ２の抵抗値を高い値に保持するために、電源Ｖｃｃ
への電気的な接触を確保するように、多結晶シリコン領
域の他の部分をドーピングする間に抵抗領域を保護する
ためのものである。この技術分野に於ては、多結晶シリ
コン抵抗器の寸法を小さくするために多大な努力が払わ
れてきた。これを達成する上での主要な問題は、砒素若
しくは燐からなるドーパントが、多結晶シリコンの結晶
粒界に沿って横方向に拡散することによるもので、これ
によりリーク電流が許容限度を超える値となってしまう
。このような問題を解消するために、成る公知技術に基
づくデバイスは、負荷要素を完全に廃止し、その代わり
に、ノード０１．０２に於ける寄生コンデンサに電荷を
一時的に貯蔵するようにしている（第２ｂ図）。このよ
うな手法が、Ｉｌａｎａｍｕｒａ等によるｒＡ　２５６
Ｋ　ＣＭＯ８ＳＲＡＭ　ｗｉｔｈ　１ｎｔｅｒｎａｌ　
ｒｅｆｒｅｓｈＪ、Ｄｌｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉ
ｃａ！　Ｐａｐｅｒｓ　ｆ’ｒｏｍ　１９８７１ＳＳＣ
Ｃ。
ＰＡＭ１９．ｌ　、２５０頁、に提案されている。この
文献によれば、高抵抗多結晶シリコン負荷を廃止するこ
とより、ＳＲＡＭセルの大きさを約３０％小さくし、そ
れだけ高い集積密度が達成されたことが報告されている
。しかしながら、ここで提案されているセルは、ノード
０１．０２に貯蔵された電荷を補強するために、メモリ
アレイ内の各ビットを周期的にリフレッシュする必要が
ある。これにより、メモリのサイクルタイムをメモリの
アクセスタイムの２倍としてしまう。それに対して、多
結晶シリコン負荷を用いるＳＲＡＭに於ては、サイクル
タイムとアクセスタイムとが等しく、しかもリフレッシ
ュサイクルのために何ら別個の回路を必要としない。
この従来技術に基づく半導体構造は、半導体からなる表
面と埋設拡散領域との間の良好かつ低抵抗の配線導電路
を提供する上でも問題を有している。このような埋設さ
れた拡散領域は、垂直ＮＰＮトランジスタに於ける埋設
コレクタ、ＣＭＯ３若しくは８１ＭＯ５構造に於て、Ｐ
ＭＯ３１ＮＭＯＳトランジスタの下側に位置するＮ÷若
しくはＰ÷埋設拡散領域、或いはエピタキシャル構造に
於て電源電圧の１つを保持するＮ＋十若しくはｐ＋十基
層を構成することができる。第３図は、上記した文献の
１つ（Ｕｅｎｏ）から引用した従来技術に基づく垂直Ｎ
ＰＮバイポーラトランジスタ３００の断面図を示す。こ
のトランジスタに於ては、ＮＰＮトランジスタ３００を
囲繞する分離トレンチ３２０が、Ｎ−エピタキシャル膜
３０７、Ｐ−基層３０５上に整調した第２のＮ十エピタ
キシャル膜３０６に対してエツチングされている。分離
トレンチ３２０の壁３０１は、薄い酸化物膜３０２によ
り絶縁されており、トレンチ３２０は、平坦な表面形状
を実現するように多結晶シリコン３０３により満たされ
ている。薄いＮ十エミッタ領域３１４が、Ｎ＋ドープさ
れた多結晶シリコン３１１から外向きの拡散により形成
され、Ｐ子ベース領域３゛０８が多結晶シリコン３１０
に接触しており、Ｎ−またはＮ÷埋設コレクタ領域３０
６が、Ｎ＋ドープされた多結晶シリコン３１２を拡散ド
ーパントソースとして利用することにより、Ｎ十下向き
拡散領域３０９を経て上面から電気的接触を行なってい
る。このＮ十拡散領域３０９は、この構造の他の浅い接
合部に対して害を及し、コレクタに対して直列をなす抵
抗を形成するような、長時間に亘る高温度の拡散サイク
ルを必要とする。
第４図は、０ｇ１ｕｅ等によるｒ１３ｎｓ、　５００ｍ
Ｗ、　６４Ｋｂｉｔ　ＥＣＬ　ＲＡＭ　ｕｓＩｎｇ　Ｈ
ｌ−ＢＩＣＭＯＳＴｅｃｈｎｏｌｏｇｙ、Ｊ、ＩＥＥＥ
　Ｊｏｕｒｎａｌ　ｏｆ’　５ｏｌｉｄ　５ｔａｔｅ　
Ｃ１ｒｃｕＩＬｓ、　１９８６年１０月発行、５Ｃ−２
１：６８１．に於いて提案されている別の従来技術に基
づ＜Ｂ　Ｉ　ＣＭＯ５構造を示す断面図である。この構
造に於ては、バイポーラトランジスタ４００が、第３図
に示された従来技術に基づくトランジスタ３００と同様
な垂直ＮＰＮトランジスタからなっている。ＰＭＯＳト
ランジスタ４４０は、図示外の上面に設けられたＶＣＣ
金属皮膜パスラインにより供給されるＶｃｃ電圧に保持
されたＮウェル４２３・及びソース拡散領域４２４を有
する。ＮＭＯ３）ランジスタ４５０は、上面に設けられ
た別のアース金属皮膜パスラインから供給されるアース
電位に保持されたＰウェル４２８及びソース拡散領域４
２９を有する。これらの金属皮膜は、ｐ＋　−Ｎウエル
ストラッ、プ及びＮ＋−Ｐウェルストラップとして機能
する別の金属皮膜と同様に、従来技術に基づく構造に於
てかなりの表面積を占める。
［発明の構成］ く課題を解決するための手段〉 本発明によれば、埋設拡散膜内に至るように半導体領域
中に数μｍの深さをもって垂直にエツチングされたトレ
ンチが、そのままの（即ちドープされない）若しくは軽
度にドープされた多結晶シリコン等極めて高い抵抗値を
有する材料若しくはタングステン若しくはチタンのシリ
サイド、タングステンやモリブデン等の耐熱金属からな
る金属導体からなる極めて低い抵抗値を有する材料を狭
い領域に閉込めるために用いられる。トレンチ内に閉込
められた材料は、埋設コンタクト、埋設ダイオード若し
くは埋設オーミックコンタクトを形成するよう、トレン
チの底部に於て埋設拡散領域に接触する。各トレンチの
側壁は、成る用途に於ては、底面とは異なり、薄い絶縁
皮膜によって絶縁される。別の用途に於ては、このよう
な絶縁皮膜が必要とされない。
本発明に基づくトレンチ構造の第１の実施例に於ては、
トレンチ内に閉込められたドープされない多結晶シリコ
ンからなる極めて高い抵抗値を有する垂直抵抗器が、高
密度かつ低電力消費を特徴とするＳＲＡＭアレイのため
の高度に小型化可能な負荷抵抗器を形成するために用い
られる。４つのトランジスタからなるＳＲＡＭセルの２
つの貯蔵ノードのそれぞれが、Ｐウェル（若しくはＰ型
エピタキシャル膜）を経てＰ基層内のＮ十埋設拡散領域
に到達するように、シリコンの内部に向けて深くエツチ
ングされたトレンチを経て電気的な接触を行う。これら
のトレンチは、垂直負荷抵抗器を形成する高い抵抗値を
有する多結晶シリコンにより満たされる。
第２の実施例に於ては、トレンチ内に於て細幅の開口を
郭成するよう閉込められた低抵抗の垂直柱が、表面拡散
領域と、シリコンの表面から数μｍの深さの部分に埋設
された拡散膜間の低抵抗配線領域として用いられている
。
第３の実施例に於ては、低抵抗垂直トレンチ配線領域が
、強度にドープされた基層から任意の表面拡散領域に向
けて複数の供給電圧の１つを垂直に供給するために用い
ることにより、かなりの表面領域を占めるような金属皮
膜からなる電力バスラインを不要とすることができる。
第４の実施例に於ては、垂直トレンチ内に埋設された中
程度の抵抗率を有するトレンチ抵抗器が、高速バイポー
ラロジックインバータ及びＳＲＡＭセルに於けるプルア
ップ負荷要素として用いられている。
〈実施例〉 以下、本発明の好適実施例を添付の図面について詳しく
説明する。
１、　　トレンチ抵抗器からなる負荷構造を有するイン
バータ 第５ａ図〜第５Ｃ図は、本発明に基づく一実施例の３つ
のバリエーションに基づきインバータを構成するようト
ランジスタと直列接続されたトレンチ抵抗器を示す断面
図である。第５ｄ図は、第５ａ図〜第５Ｃ図に示された
構造の回路構成を示す回路図である。
第５ａ図に於て、ＮＭＯＳスイッチングトランジスタは
ゲート５１１ａと、Ｎ＋ソース拡散領域５１３ａと、Ｎ
＋　ドレイン拡散領域５１２ａとを有する。通常は、ゲ
ート５１１ａがＮ＋ドープされた多結晶シリコン若しく
はシリサイド或いは耐熱金属からなる。トランジスタの
Ｐチャネル領域５３３ａは、Ｐ型の基層５１５ａ内に形
成されたＰウェル５１４ａ内に形成されている。デバイ
スの相互の分離絶縁は、フィールド領域に於ける酸化物
領域５１９ａ及びＰ十拡散領域５２０ａにより達成され
る。ドレイン拡散領域５１２ａは、Ｎ十拡散領域５２６
ａを介してトレンチ５６０ａ内に閉込められた垂直多結
晶シリコン抵抗器５１０ａに接続されており、このトレ
ンチの側壁５２８ａは、シリコンの熱酸化により形成さ
れる二酸化シリコン等からなる薄い絶縁皮膜５１８ａに
より絶縁されている。トレンチ５６０ａの底部５１７ａ
はＮ十埋設膜り１６ａ内に延出している。埋設膜５１６
ａは、Ｎ型ドーパントをＰ型箔層５１５ａ内に拡散し、
Ｐ型基層５１５ａの上層としてＰ型エピタキシャル膜を
成長させることにより形成し得るもので、拡散領域５１
６ａは埋設拡散領域となる。従って、トレンチ５６０ａ
の深さは、Ｐ型エピタキシャル膜の厚さよりも大きくな
ければならない。
多結晶シリコン抵抗器５１０ａはＮ＋ドープされた埋設
膜５１６ａと直接物理的に接触している。
多結晶シリコン抵抗器５１０ａは、トレンチのキャビテ
ィを完全に埋めるが、その上面５３１ａは、シリコンの
表面からやや窪んでいる。多結晶シリコン抵抗器５３１
ａの上面は、Ｎ＋ドープされた多結晶シリコン５２２ａ
等の導電膜と物理的に直接接触している。このような導
電膜は、トランジスタのゲート５１１ａを形成するため
に用いられるものと同様の膜からなるものであって良い
が、また特別に設けられた別の膜であっても良い。ドー
プされた導電膜５２２ａも、図示されていない隣接する
トランジスタのゲートへの直接的な電気的接触を達成す
るために用いることができる。また、これをＮ十拡散領
域５２６ａを形成するように露出したシリコンの表面や
、多結晶シリコン抵抗器５１０ａの露出した上側エツジ
５３１ａをＮ＋ドープするための拡散ソースとして用い
ることもできる。これにより、ドレイン拡散領域５１２
ａと多結晶シリコン抵抗器５１０ａの端子の１つとの間
の良好な電気的接触を実現できる。製造過程に於ける高
温サイクルの間、Ｎ＋ドーパントは上面５３１ａから下
向きに多結晶シリコン５１０ａ内に拡散すると共に、そ
の底面５１７ａから多結晶シリコントルンチ抵抗器５１
０ａに向けて上向きにも拡散する。最終的に得られた抵
抗器Ｒは、拡散エツジ５２５ａ、５２６ａ間に延在する
。トレンチのキャビティを埋める多結晶シリコンは、そ
のまま即ちドープされていないか或いは充分に軽度にド
ープされていることにより、多結晶シリコン５１０ａの
ドーピング濃度並びにトレンチ５６０ａのキャビティの
深さ及び直径に応じて、通常は１×１０　オーム乃至１
×１０１２オームであるような極めて高いインピーダン
スの経路を抵抗器Ｒの両端間に形成する。キャビティを
、その垂直壁に沿って部分的に満たすように絶縁皮膜５
１８ａの厚さを増大させることにより、キャビティの直
径を極めて小さくすることができる。トレンチ５６０ａ
のキャビティを全て適切に埋めるためには、被着された
状態に於ける多結晶シリコンの皮膜の厚さが、トレンチ
のもっとも広い開口部材に於ける直径を超えるものであ
ることが必要である。
第５ｂ図に示された実施例に於ては、多結晶シリコン抵
抗器５１０ｂを形成するために用いられた多結晶シリコ
ン皮膜の厚さが、トレンチ５６０ｂの横方向の寸法に依
存しない。これは、テラオームのオーダの極めて高い抵
抗値が必要となる場合に採用されるもので、約１１００
ｎ以下の極めて薄いドープされていない多結晶シリコン
膜を必要とする。この場合、トレンチ５６０ｂ内に残さ
れたキャビティ５３０ｂは、低圧化学蒸着（ＬＰＧＶＤ
）により形成された二酸化シリコン若しくは窒化シリコ
ン等の絶縁材料により満たされる。
この実施例は、比較的低い抵抗値を有する抵抗器が必要
である場合のバリエーションとして採用することができ
る。例えば、単位面積当り５００オームの面抵抗率を有
するようにＮ＋ドープされた５０ｎｍの厚さを有する多
結晶シリコン皮膜からなる場合、１０μｍの深さ及び１
μｍの直径を有するトレンチの内部のトレンチ抵抗器５
１０ｂにより約１，５００オームの抵抗値を実現するこ
とができる。このような低い値の抵抗器は、バイポーラ
ロジックインバータ及びメモリセルに於ける極めてコン
パクトな負荷要素として用いることができる。
第５ｂ図に示された実施例に於ては、多結晶シリコン抵
抗皮膜５１０ｂの底面５１７ｂ及び上面５３１ｂに対す
る電気的接触が、前記実施例と同様に、Ｎ十埋設膜５１
６ｂ及びＮ＋ドープされた多結晶シリコン若しくはシリ
サイド領域５２２ｂによりそれぞれ直接的な物理的接触
を介して行なわれる。（絶縁膜５１８ｂの内面に対して
同心をなすと共に、例えばＬＰＧＶＤ二酸化シ二酸化シ
リコン室化シリコンにより満たされた中空のシリンダと
して延在する）垂直抵抗器は、Ｎ十多結晶シリコン領域
５２２ｂ及びＮ十埋設皮膜５１６ｂから多結晶シリコン
皮膜への外向きの拡散によりそれぞれ形成された拡散エ
ツジ５２５ｂ、５２６ｂ間に延在している。Ｎ十多結晶
シリコン膜５２２ｂはＮ十拡散領域５２６ｂをも構成し
ており、従って、抵抗器５１０ｂとＮ＋ドレイン拡散領
域５１２ｂとの間に直接的な電気的接触を実現している
。
このように、第５ｂ図に示された実施例に於ては、酸化
物等の非導電性物質或いは多結晶シリコン膜５１０ｂよ
りもかなり高い抵抗率を有する導電材料によ′り満たさ
れた中空の中心部を有する導電材料からなるシェルによ
って構成されている。
例えば、比較的低い抵抗値が必要である場合、多結晶シ
リコン抵抗器５１０ｂが、例えば、低い面抵抗率を有す
る多結晶シリコンにより構成され、次いで、トレンチの
コアを、高い面抵抗率を有する多結晶シリコン若しくは
絶縁材料により満たし、それによりトレンチ抵抗器の全
体的な抵抗値に対する影響を極力小さくするようにして
いる。
第５Ｃ図の実施例は第５ａ図の実施例と略同様であるが
、絶縁膜５１８ａが省略されており、多結晶シリコン抵
抗器５１０Ｃがトレンチ５６０Ｃの垂直壁５２８Ｃと直
接的な物理的かつ電気的接触を行なう。トレンチ抵抗器
構造５１０Ｃが高インピーダンス抵抗器として満足でき
る機能を果たす上での重要な要請は、トレンチ５６０Ｃ
のキャビティを満たす多結晶シリコン材料が軽度にＮ型
ドープされることである。これにより、多結晶シリコン
抵抗器５１０Ｃとそれを包囲するＰウェル５１４ｃ及び
Ｐ基層５１０Ｃとの間の良好なＰＮ接合の絶縁が実現さ
れる。この実施例は、側壁のため絶縁構造５１８ａ、５
１８ｂを必要としない点、第５ａ図及び第５ｂ図に示さ
れた実施例５１０ａ、５１０ｂよりもやや容易に製造が
可能である。しかしながら、第５Ｃ図のトレンチ抵抗器
５１８ｃは、高温に於て結合部に於けるリーク電流を増
大させ易く、またその近傍に照射されたα粒子によって
引起こされる変化によりその状態に変調をきたす場合が
ある。それに対して、第５ａ図及び第５ｂ図に示された
トレンチ抵抗器５１０　ａ。
５１０ｂは、照射されたα粒子によりＰウェル５１４ａ
１５１４ｂ内に発生する電荷に対して露出した拡散接合
領域５２６ａ、５２６ｂが極めて小さいため、α粒子の
照射による影響を受は難い。
第５ａ図〜第５Ｃ図に示された実施例をＮＭＯＳトラン
ジスタ構造について説明したが、Ｐ型基層５１５ａ、５
１５ｂ、５１５ｃに代えてＮ型エピタキシャル膜上に製
造されたＰＭＯ５及びバイポーチトランジスタ構造に於
ても同様な垂直トレンチ抵抗器を形成することが可能で
ある。
例えば、トレンチ抵抗器に対して中程度の抵抗値（１０
２オーム〜１０６オーム）を与えるような他のバリエー
ションも可能である。例えば、トレンチ内に、キャビテ
ィを満たすのには不充分な厚さをもってドープされない
多結晶シリコンの薄膜を被着し、次いでこの皮膜の表面
に対して小さい角度（例えば、シリコンウェハの表面に
向けて垂直方向から約７度の角度をもって）イオン注入
を行ない、この多結晶シリコン膜の垂直露出面に対して
表面ドーピングを行なう。更に、ドープされない多結晶
シリコン若しくは二酸化シリコンからなる第２の皮膜を
被着し、トレンチ内部のキャビティを埋める。トレンチ
の壁５２８ｂを、シリコンの表面に対して小さな正の角
度をもってエッチチングすることにより、シリコンの上
面に於けるトレンチの直径が、その底部に於けるトレン
チの直径よりも約２０〜４０％程度大きくなるようにし
ても同様な結果を得ることができる。これにより、実際
にウェハをイオン注入ビームに対して傾斜させなくとも
、多結晶シリコン膜の外側面をトレンチの内部に至るま
でイオンを注入してドープし得るような充分な入射角を
実現することができる。
極めてコンパクトなＳＲＡＭセルに対して第５ａ図〜第
５Ｃ図に示された実施例を適用し得るようにするために
は、通常５ｖからなる電源電圧ＶｃｃをＮ十埋設膜５１
６ａ、５１６ｂ、５１６ｃに加える必要がある。このＮ
十埋設膜がＮ＋十基層の一部である場合には、この電源
電圧Ｖｃｃをチップの裏側から基層に対して直接供給す
ることができる。或いは、Ｎ十膜を、多数のトレンチ抵
抗器により共有される１つの埋設拡散領域からなるもの
とし、埋設拡散領域の全体に対して低い抵抗値を維持す
るために、成る間隔を於いて上面から複数の電気的コン
タクトを介して電源Ｖｃｃを供給することもできる。。
このような電気的接触は、第３図に於ける拡散領域３０
９と同様に、上面から下向きに形成されたＮ十拡散領域
を用いることによっても、或いは後記するように、高抵
抗値トレンチ抵抗器をエツチングにより形成するのと同
時に、トレンチ内に埋設された極めて低い抵抗値を有す
る垂直コネクタ（セクション■を参照）を用いることに
よってもこのような電気的接触を達成することができる
。
■、高抵抗トレンチ抵抗性負荷を用いるＳＲＡＭセル 本発明によれば、第２ａ図に示されたＳＲＡＭセルが、
４つのトランジスタと２つのトレンチ抵抗器とにより構
成される。このようなＳＲＡＭセルの１つの実施例が第
６図に平面図により示されている。スイッチングトラン
ジスタＴＩ、Ｔ２は共通の接地されたソース拡散領域６
１３を有し、このソース拡散領域には、開口６２７を介
して金属配線皮膜６２４から接地電圧Ｖｓｓが供給され
る。
トランジスタゲート６１１．６２２は、通常Ｎ＋ドープ
され多結晶シリコンまたは低抵抗率シリサイド膜からな
る。トランジスタＴ２のドレーン拡散領域６１２は、拡
散領域６２６を介してトレンチ抵抗器Ｒ２（第６図に於
ける抵抗器６１０及び第５ａ図に於ける抵抗器５１０　
ａ）並びにトランジスタＴＩのゲート６２２と電気的な
接触を行い、この拡散領域６２６は、トランジスタゲー
ト膜６１１．６２２を被着するに先だって、ゲート酸化
物に於ける埋設接触開口により形成される。同様に、ト
ランジスタＴ１のドレーン拡散領域６１２ａが、埋設接
触開口６２６ａを介してトレンチ抵抗器Ｒ１（６１０ａ
）及びトランジスタＴ２のゲート６１１と電気的な接触
を行う。トレンチ抵抗器Ｒ１、Ｒ２はそれらの埋設端に
て第５ａ図に示された（しかし第６ａ図には示されてい
ない）埋設膜５１６ａに対応する埋設Ｎ十拡散領域に接
続されている。埋設膜５１６ａはトランジスタＴ１、Ｔ
２から数μｍ下の領域に埋設されている。埋設拡散領域
は、（第６図には示されていない）電源Ｖｃｃに、上面
の電気的接続部を介して接続され、電源電圧Ｖｃｃに保
持される。データはノード０■（６１２ａ）及び０２　
　（６１２）に記憶され、ワードラインＷの一部をなす
ゲートＧ３、Ｇ４を備えるアクセストランジスタＴ３、
Ｔ４を介してアクセスされる。トランジスタＴ３　、Ｔ
４が導通すると、バイナリデータＤ１百は、開口６４９
ａ。
６４９を介して電気的接触を行うことにより金属皮膜か
らなるＢＩＴＳＢＩＴライン６５０ａ、６５０を介して
メモリセルに対して読出し若しくは書込みを行うことが
できる。
第６図に示されたＳＲＡＭセルは、垂直トレンチ内に埋
設された高抵抗多結晶シリコン負荷抵抗器Ｒ１、Ｒ２を
実現するために殆ど追加の表面領域を必要としないこと
から、２つの高抵抗負荷を用いる従来技術に基づ＜ＳＲ
ＡＭセルよりもコンパクトである。しかも、高度に発展
したＳＲＡＭセルの表面トポロジーが小さくなるに従っ
て、トレンチ抵抗器Ｒ１、Ｒ２に必要となる表面領域を
減少させることを、単にトレンチ６２８．６２８ａの直
径若しくは深さを削減することにより達成できることか
ら、従来よりも簡単に実現することができる。もう１つ
の重要な点は、第６図に於けるＳＲＡＭセルがトレンチ
抵抗器Ｒ１、Ｒ２を用いることから、電気的接続部及び
ゲート電極として機能するべき多結晶シリコン膜が１つ
で済むため、デバイスの表面を比較的平坦にすることが
できることである。
■、高抵抗トレンチ抵抗器を製造するための過程 第５ａ図〜第５ｃ図に示された構造及び第６図に示され
たＳＲＡＭセルを製造するために幾つかの製造過程を用
いることができる。このような方法の１つの特徴を、第
５ａ図、第７ａ図、第７ｂ図について以下に簡単に説明
する。これらの図面に於ては、対応する部分には同様の
符号を付しである。また、以下の記載に於ては、トレン
チ抵抗器を形成するために取られる固有のステップのみ
について詳しく説明する。このような製造工程は、ＣＭ
Ｏ８，ＮＭＯ８ＳＢ　Ｉ　ＣＭＯ３またはバイポーラデ
バイスの製造工程に等しく適用できるものである。
１、第５ａ図に於て、Ｎ十拡散領域５１６ａが、上面の
シリコン皮膜から２〜１０μｍの深さの部分に形成され
る。これは、Ｐ基層５１５ａ内に砒素を拡散させ、Ｐ型
シリコンのエピタキシャル膜を所要の厚さに成長させる
ことにより形成された埋設拡散領域であって良い。或い
は、このＮ十拡散領域をＮ＋十基層の一部とし、Ｐウェ
ルとしてＰ型エピタキシャル膜を所要の厚さに成長させ
てなるものであっても良い。
２、表面分離領域５２０ａ、５１９ａは標準的な等平面
的酸化により形成される。
３、約２，０００人の厚さのマスク酸化膜７８０（第７
ａ図）が熱成長若しくは被着される。
４、フォトレジストをスピニングにより被着し、マスク
酸化膜７８０（第７ａ図）内にトレンチ開ロア４０ａを
郭成するために第１のマスク過程を行う。マスク酸化膜
７８０の露出部分を、シリコンの表面に達するまでエツ
チングし、フォトレジストを剥がす。
５、垂直トレンチ７６０ａを、トレンチウェルが、Ｎ十
埋設膜７１６ａを貫通するのに十分な深さに、反応性イ
オンエツチングによりエツチングする。
反応性イオンエツチング過程は、比較的高いエツジ速度
分解能をもってマスク酸化膜７８０及びシリコンを区別
してエツチングし、約１，０００人の厚さの酸化膜７８
０を残す。
６、露出した側壁の面７２８ａ及びトレンチ７６０ａの
底面を覆うべく、薄い二酸化シリコン膜７１８ａが、２
０〜１１００ｎの厚さをもって、熱成長若しくは化学蒸
着により被着される。この絶縁効果を改善するために、
図示されない窒化シリコンからなる第２の薄膜を更に被
着することもできる。
７、このようにして被着された薄い絶縁膜（窒化シリコ
ン及びまたは二酸化シリコン）に対して短時間の非等方
性反応性イオンエッチバックを行うことにより、トレン
チ７６０ａの底部及びシリコンの上面よりこの絶縁膜を
除去し、トレンチ７６０ａの側壁７２８ａのみに薄い絶
縁膜７１８ａを残し、かつシリコンの上面をマスク酸化
膜７８０により保護された状態に保持する。次に、埋設
拡散領域７１６ａがトレンチ７６０ａの底部及び表面７
１７ａに於て露出される。トレンチ７６０ａの上部の周
辺部に於けるシリコンの小さな領域７４１ａもこのエッ
チバック過程により露出される。
８、第７ｂ図に示されたように、ドープされない多結晶
シリコン膜７８１を、低圧化学蒸着により被着する。こ
の膜の厚さは、トレンチ７６０ａの半径よりも大きくな
ければならず、この多結晶シリコンにより、トレンチ７
６０ａのキャビティを完全に満たす。１．０μｍの直径
を有するトレンチに対しては、約６００〜７００ｎｍの
厚さを有する多結晶シリコン膜が必要となる。
９、次に、非等方性反応性イオンエッチバックを多結晶
シリコンに対して行い、多結晶シリコン膜を、上面から
は除去するが、トレンチの内部からは除去せず、マスク
酸化膜７８０が上面を保護する状態に保持しておく。第
７ｂ図はこのエッチバック過程を行う前（破線７８１）
及び後（７３１ａ）に於ける多結晶シリコン膜の表面を
示す。
このステップが終了すると、ドープされない多結晶シリ
コン抵抗器７１０ａが、Ｎ十埋設膜７１６ａと物理的に
接触し、かつトレンチの側壁７・２８ａに対しては絶縁
皮膜７１８ａにより絶縁された状態でトレンチ７６０ａ
の内部に位置することとなる。
１０、次に、マスク酸化膜７８０を弗化水素酸緩衝液に
よりエツチングし、分離酸化膜７１０ａの下の部分を除
いて上面のシリコン膜を露出状態とする。
１１、所要のトランジスタ閾電圧値を得るために、選択
された領域に対してＰチャネル及びＮチャネルのイオン
注入を行う。
１２、図示されないフォトレジストマスクを用いること
により、第５ａ図に於けるゲート酸化膜５２１ａ及び第
６図に於ける領域６２６の内部に於て埋設接触開口を露
出させる。露出された酸化膜は、シリコンの表面及びト
レンチ抵抗器７１０ａの上面７３１ａを清浄化するべく
エツチングにより除去される。更に、フォトレジストが
剥がされ、表面が清浄化される。
１３．トランジスタゲート材料領域（第５ａ図に於ける
５１１ａ）及びトレンチ抵抗器の上面５３８ａに配線材
料膜５２２ａを接続するために導電膜を被着する。この
膜は、Ｎ＋ドープされた多結晶シリコン、タングステン
シリサイド等の低抵抗率シリサイド或いはモリブデン等
の耐熱金属からなる。Ｎ＋ドープされた多結晶シリコン
膜の場合、燐若しくは砒素からなるドーパントが、この
膜から、埋設された接触開口内のシリコンの露出面を貫
通して、Ｎ十接合部（第５ａ図に於ける５２６ａ）を形
成する。次の高温過程に於て、Ｎ中膜５２２ａからトレ
ンチ抵抗器内に向けての下向きの拡散及び、Ｎ十埋設膜
５１６ａからの上向きの拡散により、この抵抗器が、そ
の２つのエツジ５２５ａ、５２６ａに於てそれぞれドー
プされる。
１４、図示されないマスク過程を行うことにより、導電
膜内に於けるゲート及び配線膜をエツチングにより郭定
する。
１５、それ以外の製造過程は従来技術のものと略同様で
あって、ソース／ドレーン拡散領域５１３ａ、５１２ａ
、絶縁膜５２３ａ、配線開口５２７ａ１及び金属配線膜
５２４ａを形成する。このようにして形成された構造が
第５ａ図に図示されている。
第５ｂ図に示された構造は、ステップ８．９に於て若干
相違する点を除いて概ね同様な過程により形成すること
ができる。
ステップ８−ドープされない多結晶シリコンからなる５
０〜２００ｎｍの厚さを有する薄膜を被着する。この厚
さは、トレンチのキャビティの全体を埋めるのには不十
分である。キャビティ内に残されたスペースは、ＴＥＯ
８酸化物若しくはＬＰＧＶＤ酸化物からなる絶縁酸化膜
によって埋められる。このようにして、上面は、ドープ
されない多結晶シリコン膜を覆う約４００ｎｍの厚さを
有する酸化膜からなる表面膜を有することとなる。
（構造５１０ｂのための）ステップ９−上面の酸化膜が
反応性イオンエツチングにより、非等方的にエッチバッ
クされ、ドープされない多結晶シリコンの上面を清浄化
し、トレンチ内にエツチングされない酸化物充填物を残
す。露出したドープされない多結晶シリコンが、非等方
的にエッチバックされ、マスク酸化膜７８０が残される
。
それ以外の過程はステップ１０〜１５として前記したも
のと同様である。
第５ｃ図に示された構造は、ステップ１〜１５を行い、
ステップ６．７を省略することにより形成される。
これら上記した製造工程のバリエーションの全てに於て
、トレンチ抵抗器を形成するために２つのマスク過程を
行うのみで良い。１つの過程は、トレンチを形成するた
めのものであり、他方の過程は埋設接触領域を形成する
ためのものである。
従って、従来技術に基づく標準的な多結晶シリコン負荷
抵抗器を形成する場合よりもマスキング過程を１つ少な
くすることができる。
■、埋設拡散領域のための低抵抗トレンチ配線構造 第４図はＰＭＯ３）ランジスタ４４０及びＮＭＯＳトラ
ンジスタ４５０に隣接して設けられた垂直バイポーラＮ
ＰＮ）ランジスタ４００を有するＢ　ＩＣＭＯ８構造の
断面図である。Ｎ十埋設拡散領域４０６はＮＰＮ　トラ
ンジスタ４００の低抵抗コレクタをなす。Ｎ十埋設拡散
領域４２２は、ＰＭＯＳトランジスタ４４０のＮウェル
基層４２３のための低抵抗基層コンタクトを提供するた
めに用いられ、Ｐ十埋設拡散領域４２７はＮＭＯ８）−
ランジスタ４５０のＰウェル４２８と同様の機能を果た
す。更に、埋設拡散領域４２１．４２２及び４２７が、
バイポーラＳＣＲラッチアップ発生の虞れを減らすよう
な良好なデバイス絶縁作用を果たす。通常、Ｎ十埋設拡
散領域４０６及び４２２は、Ｎ十領域４０９の上面から
埋設領域に至る長いかつ高温の下向きの拡散により、上
面から電気的接触を受ける。Ｐ十埋設領域４２７．４２
１は、Ｐ型箔層４０５の接地電位に保持し得るが、基層
４０５自体が高電流のスイッチング動作中に電圧のピー
ク或いはスパイクを受けるため、それは必ずしも理想的
な対応ではない。
従って、埋設拡散領域４０６．４２２．４２７に対して
、上面から、低抵抗配線領域を経て電気的な接触を行な
い得るようなフレキシビリティを得るのが望ましい。
本発明の成る実施例によれば、シリコン内にエツチング
により形成されたトレンチのキャビティの内部に於て特
定の埋設拡散領域の内部に止まるような垂直低抵抗配線
領域を形成することができる。第８図は、そのような実
施例としてのＢＩＣＭＯＳ構造の断面図である。この実
施例に於ては、Ｎ十埋設領域８０６．８２２及びＰ十埋
設領域８２７が、それぞれ垂直配線領域８１０ａ、８１
０ｂ及び８１０Ｃにより電気的な接触を行なう。これら
の配線領域は、トレンチ内部のキャビティを完全に満た
し、しかも絶縁膜８１８により、対応する垂直壁８２８
に対して電気的に絶縁されている。各トレンチは、０．
５乃至２μｍの直径を有する開口を備えている。各トレ
ンチの底面８０９ａ、８０９ｂ及び８０９Ｃの底面にあ
った絶縁膜は、トレンチのキャビティを配線材料８１０
ａ。
８１０ｂ、８１０ｃにより満たす前に除去される。
配線材料は次のような条件を満たすものから選ばれる。
（ａ）トレンチの内壁に対して同形をなして取着される
こと。（ｂ）比較的低い面抵抗率を有すると共に、埋設
領域内のドープされたシリコンに対して低抵抗即ちオー
ミック接触を行ない得るものであること。（Ｃ）後続の
製造ステップに於ける高温に耐えるものであること。例
えば、Ｎ十埋設領域のみが電気的接触を行なう場合には
、Ｎ＋ドープされた多結晶シリコンを配線材料として用
いることができる。
更に一層好ましい配線材料としては、シリサイドサイド
膜や、シリサイド膜により覆われた薄い多結晶シリコン
膜等がある。後者のサンドイッチ構造は、通常ポリサイ
ドと呼ばれる。このような材料は、良好な同形性をもっ
て被着することができ、また強度にドープされた多結晶
シリコンと比較して１桁低い面抵抗率を有する。しかも
、シリサイドは、Ｎ十及びＰ＋ドープされたシリコンの
両者に対して低抵抗の電気的接触を行なうことができ、
従って第８図に示された構造に於ける全ての埋設領域に
対して同時に電気的接触を行なうような場合に特に好ま
しい。このようなシリサイド材料の成るものはトレンチ
の底面８０９ａ、８０９ｂ、８０９ｃ等の場合のように
露出したシリコンの表面に対してのみ選択的に被着され
るという好ましい特性を有する。０ｈｂａ等によるｒｓ
ｅｌｅｃｔｉｖｅ　　ＣＶＤ　　Ｔｕｎｇｓｔｅｎ　　
５ｌｌｉｃ１ｄｅ　　ｆ’ｏｒ　　ＶＬＳＩ　　Ａｐｐ
ｌｉｃａｔｉｏｎＳ　Ｊ　、ＴｅＣｈｎＩＣａｌ　Ｄｌ
ｇｅｓｔ　ｏｆ　ｔｈｅ　１９８７１ｎｔｅｒｎａｔｉ
ｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅ
ｔｉｎｇ　、　２１３頁、には、配線用開口の内部にタ
ングステンシリサイドを選択的に化学蒸着する技術に関
する記載がある。
この文献には更に、化学蒸着されたタングステンシリサ
イド（ＷＳｉｘ）のＮ十及びＰ＋ドープされたシリコン
に対する接触抵抗がアルミニウムーシリコン合金のそれ
と略同様である旨が報告されている。従って、トレンチ
配線領域８１０ａを用いて行うＮ十埋設コレクタ領域８
０６に対する電気的接触は、アルミニウムーシリコン合
金を埋設コレクタ領域に対して直接接触させた場合と同
等の低抵抗をもって行なうことができる。これにより、
コレクタの有効な抵抗値を１桁小さくすることができ、
これは高速デバイスに於ては特に重要なことである。
第８図に示された構造に於ては、トレンチ配線領域のそ
れぞれが、図示されない上面の絶縁膜内に設けられた配
線用開口により上面から電気的な接触が行なわれ、また
同じく図示されないアルミニウムーシリコン合金配線膜
を用いて、露出した上面８３１ａ、８３１ｂ、８３１ｃ
からの電気的接触を受ける。
第８図の構造は配線材料により完全に満たされたトレン
チを備えているが、トレンチのキャビティを完全には埋
めないような薄い配線材料膜を用いることもできること
は言うまでもない。その場合には、第５ｂ図に示された
構造の場合と同様に、トレンチの残りのキャビティは、
ＬＰＧＶＤ若しくはプラズマにより高められたＣＶＤ二
酸化シリコン膜若しくは窒化シリコン膜からなる絶縁材
料により充填されていて良い。
また、第８図に示された構造に於けるトレンチ配線領域
は、本発明に基づき、浅い拡散領域８０８．８２４ａ、
８２９ａに対して電気的に絶縁されているが、トレンチ
配線領域と拡散領域との間の絶縁を取り除き、これらの
拡散領域のいずれか１つと配線材料領域８１０ａ、８１
０ｂ、８１０Ｃとの間の直接的な物理的及び電気的接触
を達成することもできる。成る実施例に於ては、トレン
チ配線材料膜が、表面配線材料膜或いはＮＭＯ８及びＰ
ＭＯＳトランジスタ８５０．８４０のトランジスタゲー
ト８３０．８２５として機能する。
そのような成る実施例に於ては、配線材料領域が、トレ
ンチのキャビティを満たし、更にゲート酸化物８２５ａ
の上面を覆っている。次にマスキング及びエツチング過
程により、ゲート８２５．８３０を郭成し、同時にトレ
ンチ配線領域８３１ａ、８３１ｂ、８３１ｃをエツチン
グされないようにしておく。
第８ｂ図の構造に於けるトレンチ配線領域を実現するた
めに必要となる製造工程は、第５ａ図、第５ｂ図及び第
５ｃ図の構造について前記したようなステップ１〜１５
と同様の製造工程により行なうことができる。或いは、
高温拡散過程が不要であることから、符号８１４．８０
８．８０７．８０６．８２４．８２３．８２２．８２９
．８３９及び８２７により示される全ての拡散膜や全て
のゲート８２５．８３０が既に形成された後に、即ち製
造工程の末期に於てこれらの工程を行なうこともできる
。これは、第８図に示された構造について次のような工
程を実施することにより行なうことができる。
１、絶縁膜８７１．８７２を約４００ｎｍの厚さに被着
する。この膜は、例えば、硼燐珪酸ガラス（Ｅ　Ｐ　Ｓ
　Ｇ）からなるものであって良い。
２、トレンチ配線領域８１０ａ、８１０ｂ、８１０Ｃが
形成されるべき絶縁膜８７１．８７２に於ける円形若し
くは四角形の開口を郭成するためにマスキング過程が行
なわれる。露出した絶縁膜は、シリコンの上面８７５を
清浄化するようにエツチングされ、フォトレジストが除
去される。
３、非等方性反応性イオンエツチングにより、トレンチ
８６０ａ、８６０ｂ、８６０ｃを、埋設領域８０６．８
２２．８２７に到達するようシリコンを貫通し得る深さ
にエツチングし、絶縁膜８７１．８７２の残りの部分は
、その他の構造部分のためのエツチングシールドとして
用いる。
４、トレンチの壁に、二酸化シリコンまたは窒化シリコ
ン（或いはこれらのサンドイッチ構造）を熱酸化若しく
は化学蒸着により絶縁膜８１８として被着する。
５、各トレンチ８６０ａ、８６０ｂ、８６０ｃの底面の
みから絶縁膜８１８を除去するために非等方性反応性イ
オンエツチングを行ない、埋設膜のシリコン表面８０９
ａ、８０９ｂ、８０９ｃを露出させる。
６、トレンチ８６０ａ、８６０ｂ、８６０ｃを低抵抗配
線材料８１０ａ、８１０ｂ、８１０ｃにより満たす。こ
れを、選択的な被着過程に代えることができ、その場合
には、絶縁材料膜８７１．８７２の上面に対して配線材
料膜を被着することなく、トレンチのみが埋められる。
非選択的被着方法が取られる場合、トレンチ８６０ａ、
８６０ｂ。
８６０ｃが埋められ、配線材料膜が上面を覆う。
この場合、配線材料領域の反応性イオンエッチバック過
程により、この配線膜が上面から除去され、トレンチ内
部の配線膜のみが残され、上面８３１ａ、８３１ｂ、８
３１ｃが露出する。或いは、この導電膜内に配線材料領
域を郭成するためにマスク過程を行ない、隣接するトレ
ンチ間の部分の上面に於ける導電路としての部分をエツ
チングにより除去する。
７、このようにして、トレンチ配線材料領域或いは上面
の導電路等の全ての露出した上面が、燐によりドープさ
れたガラスや、プラズマにより高められた化学蒸着によ
り被着された窒化シリコン等によりコーティングされる
。この膜は、グレーズ層等により円滑にされる。
８、更に、トレンチ配線領域８０１ａ、８０１ｂ。
８０１ｃや、トレンチ配線領域との接触が必要となる他
の表面拡散領域に対して、デバイスの上面の金属被膜配
線膜（図示せず）から電気的接触を達成するために、厚
い絶縁膜内に、エツチングにより、接触用或いは配線用
開口が郭成される。
それ以外のステップは標準的なものからなる。
この製造工程は、標準的なり　Ｉ　ＣＭＯ８製造過程と
同数のマスキングステップを用いる。
第８図に示された構造によれば、上面から埋設拡散領域
８０６．８２２．８２７に対する電気的アクセスを可能
にするが、その逆も成立する。即ち、本発明に基づく低
抵抗トレンチ配線構造を用いることにより、基層の電位
を、強度にドープされた低抵抗率基層から上面に形成さ
れた任意の浅い接合部に対して供給することができる。
ＣＭＯ８構造の一部を断面により示す第９図はそのよう
な手法を示している。ＰＭＯＳトランジスタ９４０及び
ＮＭＯ８）ランジスタ９５０が、強度にＰ＋＋ドープさ
れた基層９０５上に成長されたＰ型エピタキシャル膜９
３９内に形成されている。Ｎウェル９２３が、燐をＰ、
型エピタキシャル膜９３９内に拡散させることにより形
成される。ＮＭＯＳトランジスタ９５０に於ける基層の
電位は、接地電位Ｖｓｓに永久的に接続されたｐ＋十基
層９０５から供給される。ＮＭＯＳトランジスタ９５０
のソース拡散領域９２９ａも接地電位に保持される。
従来技術によれば、これは、全てのＮ＋ソース拡散領域
を隣接するＰ十拡散領域（第９図に図示せず）を介して
Ｐ型エピタキシャル膜９３９に対してストラップするこ
とにより、或いはＮ＋ソース領域に電気的接触を行なう
デバイスの表面の金属皮膜接地ライン（Ｖｓｓライン）
を介して行なわれる。
本発明に於ては、狭い円形若しくは四角形の開口の垂直
トレンチ９６０が、Ｎ＋ソース拡散領域９２９ａ及びＰ
型エピタキシャル膜９３９を経てｐ＋十基層９０５に至
るようにエツチングすることにより形成された。次にタ
ングステンシリサイド等の低抵抗配線材料９１０を、ト
レンチ９６０の内部のシリコンの表面に対して例えば選
択的な化学蒸着を行なうことによりトレンチ９６０を埋
める。ここで重要なことは、ウェハの上面の全てが、タ
ングステンシリサイドの化学蒸着による好ましくない被
着を防止するために、例えば酸化膜によって保護される
ことである。上面に残された配線材料膜は、前記と同様
にエッチバックされる。
第９図に示された構造には幾つもの利点がある。
（ａ）ストラップされた基層コンタクトの場合と異なり
、ウェハの表面積のロスがない。
（ｂ）接地電位をデバイスの遠い部分に供給するために
、デバイスの表面を横切るような金属皮膜からなる電力
線を設ける必要がない。この実施例に於ては、デバイス
の全ての領域が、基層の接地電源に対して等しいアクセ
ス可能性を備えている。
これは、特に、（接地電位のピークに敏感であるような
センス増幅器等）回路の成る部分が表面の金属皮膜から
なる電源ラインから別個の接地電位の供給を受は回路の
他の部分が基層を介して接地電位の供給を受けるような
場合に好適に適応できる。
（Ｃ）円形断面を有するトレンチを用いる代わりに、Ｖ
ｓｓ電位に保持された低抵抗垂直柱９１０を、（ＣＭＯ
Ｓゲートアレイ等の場合のように）ＰＭＯ８及びＮＭＯ
Ｓデバイスの長い列を分離したり、メモリアレイを、全
ての周辺ロジック回路に対して電気的に分離するべくメ
モリアレイを完全に囲繞する、集積回路の幾つものセク
タ間を分離するための細長い壁内にも形成することがで
きる。このようなトレンチ内の低抵抗壁は、シリコンの
上面からＰ＋十基層に亘って延在する。低抵抗壁に於て
は、少数キャリアが極めて短い寿命を有するため、壁の
片方の側のＰ型エピタキシャル膜９３９に於て形成され
た少数キャリアがこの壁を貫通して他方の側９４０に達
する可能性が殆どない。これにより、ＳＣＲラッチアッ
プを起こし難く、また過渡的なイオン化放射による影響
を受は難い回路を実現することができる。この壁は、大
きなチップの全体に亘って基層の電位を均一に分布させ
る上でも極めて好適である。また、低抵抗トレンチ絶縁
壁を、製造工程の末期に於て形成することができ、全体
的な製造工程を何ら煩雑化しない点にも着目されたい。
従って、このような技術は、大きなチップに於て電気的
にノイズの原因となり得る部分を効果的に分離する上で
極めて有効である。
セクション■、Ｈに於て、垂直トレンチ多結晶シリコン
からなる負荷抵抗器を用いるＳＲＡＭセルについて説明
した。また、セクションＩに於て、Ｎ十埋設拡散領域５
１６ａ、５１６ｂ、５１６Ｃ（第５ａ図、第５ｂ図及び
第５Ｃ図）が低い抵抗値を維持するように適切な間隔を
もって配設された複数の電気的コンタクトを用いてＶｃ
ｃ電源と接触しなければならない点について言及した。
このような電気的接触は、セクション■若しくはその変
形として前記した形式の低抵抗トレンチ配線構造を用い
ることにより実現することができる。そのような構造の
１例が断面図により第１０図に図示されている。
多結晶シリコントレンチ抵抗器１６１０は、第５ｂ図に
示された構造５１０ｂと同様のものからなる。低抵抗ト
レンチ配線領域１６５０は、上面から、導電性配線膜１
６２２ａを介してＮ十埋設膜１６１６にＶｃｃ電位を供
給するために、隣接するトレンチに形成される。
セクション■について前記したステップ１〜１５からな
る製造工程に対して極く僅かな変更を加えるのみで、単
一の製造過程により、低抵抗配線構造及び高抵抗配線構
造の両者を同時に実現することができる。即ち、次のよ
うな製造過程を行なうことができる。
ステップ１〜７−上記したセクション■に於けるステッ
プ１〜７と同じ。同時に、２つのトレンチを、Ｎ十埋設
膜内に同一の深さにエツチングにより形成し、両トレン
チの側壁１６２８．１６２８ａを薄い絶縁膜１６１８．
１６１８ａにより覆いかつその底面１６１７．１６１７
ａに於ては、埋設膜１６１６のＮ＋シリコンを露出させ
る。
ステップ８（ｂ）−ドープされていないＬＰＧＶＤ多結
晶シリコンを約２００ｎｍ　（即ち、トレンチの開口の
直径の約４分の１）の厚さで両トレンチ内に被着する。
残りのキャビティ　（第１０図に於ける１６３０）をＴ
ＥＯ８酸化物若しくはＬＰＧＶＤ二酸化シリコン等の同
形の絶縁膜により満たす。このようにして、上面は、約
４００ｎｍの厚さの酸化物により覆われた、ドープされ
ない多結晶シリコン膜となる。
ステップ９（ｂ）−上面の酸化物を非等方性反応性イオ
ンエツチングによりエッチバックし、ドープされない多
結晶シリコン膜に達した所でエツチングを終了する。
ステップ１０（ｂ）−デバイスの表面にフォトレジスト
を被着し、トレンチ１６５０の上方に開口を設ける。絶
縁膜１６３０ａをウェットエツチングし、トレンチ１６
５０のキャビティを埋める。
フォトレジストを剥す。
ステップ１１（ｂ）−露出した多結晶シリコンを、非等
方性反応性イオンエツチングによりエッチバックする。
多結晶シリコンがＴＥＯ８酸化物充填材料により覆われ
ていないため、このエツチングにより、ドープされない
多結晶シリコンの上面及びトレンチ１６１７ａの底部の
多結晶シリコンが除去される。
残りの過程は、上記したセクション■に於けるステップ
１０〜１５と同様である。特に、導電膜１６２２は、ト
レンチ抵抗器１６１０に対する電気的コンタクトを形成
し、導電膜１６２２ａは、キャビティ１６３０ａを満た
し、埋設膜１６１６に至る低抵抗導電路を形成する。
■、トレンチ抵抗性負荷を備えるバイポーラインバータ 第１０図に示された構造に僅かな変更を加えることによ
りバイポーラロジックインバータに於てプルアップ負荷
要素として用いられる極めてコンパクトな低乃至中抵抗
率（１００乃至２００オーム）を有する抵抗器を実現す
ることができる。ここで必要な変更とは、キャビティ１
６３０を絶縁材料により満たす前に、所望の抵抗率レベ
ルを得るように、トレンチ抵抗器１６１０に対してイオ
ン注入を行なうことである（第１０図参照）。バイポー
ラスイッチングトランジスタが、埋設コレクタ領域を有
する垂直ＮＰＮトランジスタである場合、２つの隣接す
るＮ十埋設領域１６１６を用いることができる。一方の
領域は、トレンチ抵抗器に対して、他方の領域は低抵抗
埋設コレクタに対して、それぞれＶｃｃ電位を供給する
ためのものである。これらの埋設領域のそれぞれは、符
号１６３０ａで示されるような２つの別個の低抵抗トレ
ンチ配線構造を用いることにより所要の電気的接触を行
なうことができる。
第１１ａ図に於て断面図により示された構造は、コンパ
クトなバイポーラインバータとしての本発明の別の実施
例を示す。同様の構造の回路図が第１１ｂ図に示されて
いる。バイポーラＮＰＮスイッチングトランジスタ１１
００は、Ｖｓｓ電源に接続されたエミッタ１１１４と、
入力端子Ｖｉｎに接続されたベース１１０８と、Ｐ基層
１１０５内のＮ十埋設拡散領域１１０６に接続されたＮ
型コレクタ１１０７とを有する。Ｎ十埋設拡散領域１１
０６は、その上面１１２２に於てＶｃｃ電源に接続され
た中程度の抵抗率（約５０〜１０，０００オーム）を有
する負荷トレンチ抵抗Ｒ（１１１０）に接続されている
。このＮ十埋設コレクタ領域は、低抵抗（通常１０オー
ム以下）トレンチ配線構造１１５０を介して出力端子Ｖ
ｏｕｔにも接続されている。両トレンチの垂直壁は、絶
縁膜１１１８により絶縁されている。Ｎ十埋設拡散領域
が僅かに１〜２μｍ程度の深さであるような全ての浅い
構造について抵抗器Ｒを１００オーム以上とするために
は、トレンチ１１６０の開口の直径を、１゜０〜１．５
μｍ以下の小さい値にしなければならない。これは、絶
縁膜１１１８の厚さを増大させ、トレンチ内部のキャビ
ティの直径を減少させることにより達成される。
以上本発明を特定の実施例について詳しく説明したが、
異なる製造過程或いは異なる材料を用いて同様の結果を
得ることができる。また、ここに記載された種々の実施
例を様々な組合せをもって実施したり、或いは何らかの
変形を加えて実施することができる。例えば、セクショ
ン■、■に記載された低抵抗トレンチ配線構造は、隣接
するデバイス若しくはデバイスのブロックに対して良好
な電気的分離を行なうために、個々のデバイスの周囲を
囲繞したり、或いは等しい極性を有するトランジスタの
ブロックを囲繞するために用いることができる。また、
配線材料領域を被着する前に、低抵抗トレンチ配線構造
の底面に良好なバリヤとしての金属皮膜コンタクトを形
成することができる。
更に、本明細書中に於て言及された文献は、本明細書の
一部をなすものと了解されたい。
【図面の簡単な説明】
第１図は従来技術に基づく、トレンチコンデンサを備え
るＤＲＡＭセルを示す断面図である。 第２ａ図は４つのトランジスタと２つのプルアップ負荷
抵抗器を各セル毎に備える従来技術に基づ＜ＳＲＡＭセ
ルを示す回路図である。 第２ｂ図は４つのトランジスタを用いるが負荷抵抗器を
用いない従来技術に基づ＜ＳＲＡＭセルの回路図である
。 第３図は従来技術に基づくトレンチにより分離された垂
直ＮＰＮトランジスタ構造を示す断面図である。 第４図は従来技術に基づ（ＢＩＣＭＯＳ構造を示す断面
図である。 第５ａ図は本発明に基づくトレンチ負荷抵抗器を用いた
構造の第１の実施例を示す断面図である。 第５ｂ図は本発明に基づくトレンチ負荷抵抗器を用いた
構造の第２の実施例を示す断面図である。 第５Ｃ図は本発明に基づくトレンチ負荷抵抗器を用いた
構造の第３の実施例を示す断面図である。 第５ｄ図は第５ａ図〜第５ｃ図の実施例の回路図である
。 第６図は本発明に基づく、４つのトランジスタと２つの
トレンチ負荷抵抗器とを用いるＳＲＡＭセルの一実施例
を示す平面図である。 第７ａ図は製造中のトレンチの断面図である。 第７ｂ図は後続の製造過程に於ける第５ｂ図に示された
トレンチの断面図である。 第８図は本発明に基づく、埋設拡散領域に接続された低
抵抗トレンチ配線構造を備えるＢ　Ｉ　ＣＭＯ８構造の
一実施例を示す断面図である。 第９図は本発明に基づく低抵抗基層に接続された低抵抗
トレンチ配線構造を備えるＣＭＯ８構造を示す断面図で
ある。 第１０図は本発明に基づく高抵抗トレンチ抵抗器及び低
抵抗トレンチ配線構造を備える構造の一実施例を示す断
面図である。 第１１ａ図はそれぞれ埋設コレクタ領域に接続された中
程度の抵抗率を有するトレンチ抵抗器と低抵抗率を有す
るトレンチ配線構造とを兼ね備えるバイポーラインバー
タ構造の一実施例を示す断面図である。 第１１ｂ図は第１１ａ図のバイポーラインバータの回路
図である。

Claims (60)

    【特許請求の範囲】
  1. （１）トレンチ配線構造であって、 第１の導電形式を有する半導体からなりかつ上面を有す
    る半導体膜と、 前記半導体膜の前記上面に対して隔置された埋設領域と
    、 前記半導体膜の前記上面にて開口を有しかつ前記半導体
    膜及び前記埋設領域に至る概ね垂直な側壁を有するトレ
    ンチと、 前記トレンチ内にあって前記半導体膜の前記上面に近接
    する上面を有する配線材料領域とを有し、前記配線材料
    領域が、前記配線材料領域の上面と前記埋設領域と間の
    垂直トレンチ配線領域を形成することを特徴とするトレ
    ンチ配線構造。
  2. （２）前記トレンチの前記垂直側壁が、前記トレンチに
    充填された前記配線材料領域と前記半導体膜との間の電
    気的な絶縁を行なう絶縁材料膜により覆われていること
    を特徴とする特許請求の範囲第１項に記載のトレンチ配
    線構造。
  3. （３）前記トレンチが、前記埋設領域内に設けられた底
    部を有し、前記底部が前記絶縁材料膜から分離されてい
    ることにより、前記配線材料領域が前記埋設領域と電気
    的な接触を行ない得るようにしたことを特徴とする特許
    請求の範囲第２項に記載のトレンチ配線構造。
  4. （４）前記トレンチの前記開口が、その最も幅広の部分
    にて２μｍ以下の幅を有し、前記トレンチが１乃至１０
    μｍの深さを有することを特徴とする特許請求の範囲第
    １項若しくは第２項に記載のトレンチ配線構造。
  5. （５）前記半導体膜がシリコンを含むことを特徴とする
    特許請求の範囲第１項に記載のトレンチ配線構造。
  6. （６）前記半導体膜がシリコンを含み、かつ前記絶縁材
    料膜が二酸化シリコン、窒化シリコンまたはその両者を
    含むことを特徴とする特許請求の範囲第２項に記載のト
    レンチ配線構造。
  7. （７）更に半導体基層を含み、前記埋設領域が前記半導
    体基層内に形成されており、かつ前記半導体基層よりも
    強度にドープされており、前記半導体膜が、前記半導体
    基層上に形成されたエピタキシャル膜を有することを特
    徴とする特許請求の範囲第１項若しくは第２項に記載の
    トレンチ配線構造。
  8. （８）前記エピタキシャル膜が、前記埋設領域を形成し
    た後に、前記半導体基層上に形成されることを特徴とす
    る特許請求の範囲第７項に記載のトレンチ配線構造。
  9. （９）更に半導体基層を含み、かつ少なくともその一部
    が前記埋設領域をなし、前記半導体膜が前記半導体基層
    上に形成されたエピタキシャル膜からなることを特徴と
    する特許請求の範囲第１項若しくは第２項に記載のトレ
    ンチ配線構造。
  10. （１０）前記配線材料領域が多結晶シリコンを含むこと
    を特徴とする特許請求の範囲第１項若しくは第２項に記
    載のトレンチ配線構造。
  11. （１１）前記多結晶シリコンがドープされておらず若し
    くは軽度にドープされていることにより、高い抵抗値を
    有することを特徴とする特許請求の範囲第１０項に記載
    のトレンチ配線構造。
  12. （１２）前記多結晶シリコンが抵抗器として機能するこ
    とを特徴とする特許請求の範囲第１１項に記載のトレン
    チ配線構造。
  13. （１３）前記配線材料が、前記トレンチの前記側壁を覆
    う層内に形成されており、更に前記配線材料領域によっ
    て覆われていない前記トレンチの部分内に充填された充
    填材料を含むことを特徴とする特許請求の範囲第１項若
    しくは第２項に記載のトレンチ配線構造。
  14. （１４）前記充填材料が、前記配線材料よりも高い抵抗
    率を有することを特徴とする特許請求の範囲第１３項に
    記載のトレンチ配線構造。
  15. （１５）前記配線材料が、ドープされていない多結晶シ
    リコン、ドープされた多結晶シリコン、または多結晶シ
    リサイドを含み、前記充填材料が、ドープされた多結晶
    シリコン、ドープされていない多結晶シリコン、二酸化
    シリコンまたは窒化シリコンを含むことを特徴とする特
    許請求の範囲第１４項に記載のトレンチ配線構造。
  16. （１６）前記配線材料領域の上面と前記埋設領域との間
    の電気抵抗値が１×１０＾６乃至１×１０＾１＾２オー
    ムであることにより高い抵抗値を有するものとして構成
    されたことを特徴とする特許請求の範囲第１０項若しく
    は第１３項に記載のトレンチ配線構造。
  17. （１７）前記配線材料が更に強度にドープされているこ
    とにより、前記配線材料領域の上面と前記埋設領域との
    間の電気抵抗値を５０乃至１０＾４オームに低減して中
    程度の抵抗値を有するものとして構成されたことを特徴
    とする特許請求の範囲第１０項若しくは第１３項に記載
    のトレンチ配線構造。
  18. （１８）前記配線材料領域が、ポリサイド、シリサイド
    或いは耐熱金属等、低い抵抗率を有する材料からなるこ
    とにより、前記配線材料膜の上面と前記埋設領域との間
    の電気抵抗値を約１０オーム以下として極めて低い抵抗
    値を有するものとして構成されたことを特徴とする特許
    請求の範囲第１項若しくは第２項に記載のトレンチ配線
    構造。
  19. （１９）前記配線材料領域が、ポリサイド、シリサイド
    、及び耐熱金属からなる低抵抗率材料のグループから選
    ばれたものからなり、前記充填材料が、ドープされた多
    結晶シリコン、ドープされない多結晶シリコン、二酸化
    シリコンまたは窒化シリコンからなり、極めて低い抵抗
    値を有するものとして構成されたことを特徴とする特許
    請求の範囲第１３項に記載のトレンチ配線構造。
  20. （２０）前記配線材料領域が、前記トレンチのキャビテ
    ィを充填するのに充分な厚さをもって、しかしながら前
    記トレンチの底部の露出面には被着されるが絶縁膜によ
    り保護された他の面に対しては被着されないように、低
    圧化学蒸着により成膜されたタングステンシリサイドま
    たはタングステンを含み極めて低い抵抗値を有するもの
    として構成されたことを特徴とする特許請求の範囲第１
    ３項に記載のトレンチ配線構造。
  21. （２１）半導体構造であって、 第１の導電形式を有する半導体材料からなりかつ上面を
    有する半導体膜と、 前記半導体膜の前記上面に対して隔置されかつ任意の導
    電形式を任意の組合せをもって有する複数の埋設領域と
    、 それぞれ前記上面にて開かれた開口を有しかつ前記半導
    体膜及び前記埋設領域の対応するものに向けて延出する
    概ね垂直な側壁を有する複数のトレンチと、 前記トレンチの対応するものの内部に配置されかつそれ
    ぞれ前記半導体膜の前記上面の近傍にて上面を有する複
    数の配線材料領域とを有し、前記配線材料領域が、その
    上面と前記埋設領域の対応するものとの間の垂直なトレ
    ンチ配線領域を形成することを特徴とする半導体構造。
  22. （２２）前記トレンチの底部にあって、前記配線材料領
    域と前記埋設領域との間に設けられたバリヤ金属膜を更
    に有することを特徴とする特許請求の範囲第２１項に記
    載の半導体構造。
  23. （２３）前記複数の配線材料領域が、前記配線材料領域
    の前記上面の上部と前記埋設領域の対応するものとの間
    にて信号電圧若しくは電源電圧を伝送するための極めて
    低い抵抗値を有する導電路を形成するために、ポリサイ
    ド、シリサイド、耐熱金属等、低抵抗材料から選ばれた
    ものからなることを特徴とする特許請求の範囲第２１項
    に記載の半導体構造。
  24. （２４）更に半導体基層を含み、前記埋設領域が前記半
    導体基層の内部であって、それよりも強度にドープされ
    た部分からなり、前記半導体膜が、前記半導体基層上に
    形成されたエピタキシャル膜を有することを特徴とする
    特許請求の範囲第１４項に記載の半導体構造。
  25. （２５）前記基層に対して電源電圧が供給され、かつ前
    記電源電圧が前記配線材料領域の前記上面の内の選ばれ
    たものに供給されることを特徴とする特許請求の範囲第
    ２４項に記載の半導体構造。
  26. （２６）前記基層に対して電源電圧が供給され、かつ前
    記電源電圧が、前記トレンチ配線材料領域を介して前記
    配線材料領域の前記上面の内の選ばれたものに供給され
    ることを特徴とする特許請求の範囲第９項に記載のトレ
    ンチ配線構造。
  27. （２７）更に、前記半導体膜の前記上面に隣接して形成
    されたドープされた領域を有し、同領域が前記配線材料
    領域に対して電気的接触を行なっていることを特徴とす
    る特許請求の範囲第１項若しくは第２項に記載のトレン
    チ配線構造。
  28. （２８）更に、前記半導体膜の前記上面に隣接して形成
    されたドープされた領域を有し、同領域が前記配線材料
    領域に対して電気的接触を行なっていることを特徴とす
    る特許請求の範囲第２１項若しくは第２３項に記載の半
    導体構造。
  29. （２９）前記埋設領域及び、前記上面に隣接して設けら
    れた前記ドープされた領域が、前記第１の導電形式とは
    異なる第２の導電形式を有することを特徴とする特許請
    求の範囲第２７項に記載のトレンチ配線構造。
  30. （３０）前記埋設領域及び、前記上面に隣接して設けら
    れた前記ドープされた領域が、前記第１の導電形式とは
    異なる第２の導電形式を有することを特徴とする特許請
    求の範囲第２８項に記載の半導体構造。
  31. （３１）更に、前記半導体膜の前記上面上に形成された
    ゲート酸化物上に設けられたゲート電極を有し、前記ゲ
    ート電極が、前記ゲート酸化物に開かれた埋設コンタク
    トを介して前記配線材料領域に対して電気的接触を行な
    っていることを特徴とする特許請求の範囲第１項若しく
    は第２項に記載のトレンチ配線構造。
  32. （３２）更に、前記半導体膜の前記上面上に形成された
    ゲート酸化物上に設けられたゲート電極を有し、前記ゲ
    ート電極が、前記ゲート酸化物に開かれた埋設コンタク
    トを介して前記配線材料領域に対して電気的接触を行な
    っていることを特徴とする特許請求の範囲第２１項若し
    くは第２３項に記載の半導体構造。
  33. （３３）入力端子と、出力端子と、トレンチ抵抗器から
    なる抵抗性負荷とを有するＭＯＳロジックインバータで
    あって、前記トレンチ抵抗器が、第１の導電形式を有す
    る半導体からなりかつ上面を有する半導体膜と、 前記半導体膜の前記上面に対して隔置された埋設領域と
    、 前記半導体膜の前記上面にて開口を有しかつ前記半導体
    膜及び前記埋設領域に至る概ね垂直な側壁を有するトレ
    ンチと、 少くとも前記埋設領域よりも上側の前記トレンチの前記
    垂直側壁の部分を覆う絶縁材料膜と、前記トレンチ内に
    あって、前記半導体膜の上面に隣接する上面と、前記埋
    設領域と接触する底面とを有する配線材料領域と、 スイッチングトランジスタと有し、 前記配線材料領域が、その上面と前記埋設領域との間に
    垂直トレンチ配線領域を形成しており、前記スイッチン
    グトランジスタが、１つの電源に接続されたソース拡散
    領域、前記開口を通して抵抗性負荷としての前記トレン
    チ抵抗器の前記上面及び前記出力端子に接続されたドレ
    イン拡散領域及び前記入力端子に接続されたゲートを有
    しており、 第２の電源が、前記埋設構造に向けて、前記トレンチ抵
    抗器の前記底面を経て、前記トレンチ抵抗器の埋設端に
    加えられることを特徴とするＭＯＳロジックインバータ
    。
  34. （３４）前記配線材料領域の電気抵抗値が１×１０＾６
    乃至１×１０＾１＾２オームであることを特徴とする特
    許請求の範囲第３３項に記載のＭＯＳロジックインバー
    タ。
  35. （３５）前記配線材料領域の電気抵抗値が５０乃至１０
    ＾４オームであることを特徴とする特許請求の範囲第３
    ３項に記載のＭＯＳロジックインバータ。
  36. （３６）２つのクロス結合されたインバータを備えるＭ
    ＯＳバイステーブルスタチック記憶要素であって、 前記インバータがそれぞれ、入力端子と、他方のインバ
    ータに接続された出力端子と、トレンチ抵抗器からなる
    抵抗性負荷とを有し、前記トレンチ抵抗器が、 第１の導電形式を有する半導体からなりかつ上面を有す
    る半導体膜と、 前記半導体膜の前記上面に対して隔置された埋設領域と
    、 前記半導体膜の前記上面にて開口を有しかつ前記半導体
    膜及び前記埋設領域に至る概ね垂直な側壁を有するトレ
    ンチと、 少くとも前記埋設領域よりも上側の前記トレンチの前記
    垂直側壁の部分を覆う絶縁材料膜と、前記トレンチ内に
    あって、前記半導体膜の上面に隣接する上面と、前記埋
    設領域と接触する底面とを有する配線材料領域と、 スイッチングトランジスタと有し、 前記配線材料領域が、その上面と前記埋設領域との間に
    垂直トレンチ配線領域を形成しており、前記スイッチン
    グトランジスタが、１つの電源に接続されたソース拡散
    領域、前記開口を通して抵抗性負荷としての前記トレン
    チ抵抗器の前記上面及び前記出力端子に接続されたドレ
    イン拡散領域及び前記入力端子に接続されたゲートを有
    しており、 第２の電源が、前記埋設構造に向けて、前記トレンチ抵
    抗器の前記底面を経て、前記トレンチ抵抗器の埋設端に
    加えられることを特徴とするＭＯＳバイステーブルスタ
    チツク記憶要素。
  37. （３７）前記トレンチ抵抗器の電気抵抗値が１×１０＾
    ６乃至１×１０＾１＾２オームであることを特徴とする
    特許請求の範囲第３６項に記載のＭＯＳバイステーブル
    スタチック記憶要素。
  38. （３８）２つのクロス結合されたインバータを各セルの
    バイステーブル記憶要素セルに備えるＭＯＳランダムア
    クセススタチックメモリセルアレイであって、 前記インバータがそれぞれ、入力端子と、他方のインバ
    ータの入力端子に接続された出力端子と、トレンチ抵抗
    器からなる高抵抗性負荷とを有し、前記トレンチ抵抗器
    が、 第１の導電形式を有する半導体からなりかつ上面を有す
    る半導体膜と、 前記半導体膜の前記上面に対して隔置された埋設領域と
    、 前記半導体膜の前記上面にて開口を有しかつ前記半導体
    膜及び前記埋設領域に至る概ね垂直な側壁を有するトレ
    ンチと、 少くとも前記埋設領域よりも上側の前記トレンチの前記
    垂直側壁の部分を覆う絶縁材料膜と、前記トレンチ内に
    あって、前記半導体膜の上面に隣接する上面と、前記埋
    設領域と接触する底面とを有する配線材料領域と、 スイッチングトランジスタと有し、 前記配線材料領域が、その上面と前記埋設領域との間に
    垂直トレンチ配線領域を形成しており、前記スイッチン
    グトランジスタが、１つの電源に接続されたソース拡散
    領域、前記開口を通して抵抗性負荷としての前記トレン
    チ抵抗器の前記上面及び前記出力端子に接続されたドレ
    イン拡散領域及び前記入力端子に接続されたゲートを有
    しており、 第２の電源が、前記埋設構造に向けて、前記トレンチ抵
    抗器の前記底面を経て、前記トレンチ抵抗器の埋設端に
    加えられることを特徴とするＭＯＳランダムアクセスス
    タチックメモリセルアレイ。
  39. （３９）隣接する複数のセルが、前記埋設領域の１つを
    共有することを特徴とする特許請求の範囲第３８項に記
    載のＭＯＳスタチックランダムアクセスメモリセルアレ
    イ。
  40. （４０）入力端子と、出力端子と、トレンチ抵抗器から
    なる抵抗性負荷とを備えるバイポーラロジックインバー
    タであって、 前記トレンチ抵抗器が、 第１の導電形式を有する半導体からなりかつ上面を有す
    る半導体膜と、 前記半導体膜の前記上面に対して隔置された第１の埋設
    領域と、 前記半導体膜の前記上面にて開口を有しかつ前記半導体
    膜及び前記第１の埋設領域に至る概ね垂直な側壁を有す
    るトレンチと、 少くとも前記第１の埋設領域よりも上側の前記トレンチ
    の前記垂直側壁の部分を覆う絶縁材料膜と、 前記トレンチ内にあって、前記半導体膜の上面に隣接す
    る上面と、前記第１の埋設領域と接触する底面とを有す
    る配線材料領域と、 スイッチングトランジスタと有し、 前記配線材料領域が、その上面と前記埋設領域との間に
    垂直トレンチ配線領域を形成しており、前記スイッチン
    グトランジスタが、１つの電源に接続されたエミッタ、
    前記インバータの前記出力端子並びに前記トレンチ抵抗
    器の第１の端部に接続されたコレクタ及び前記インバー
    タの前記入力端子に接続されたベースを有しており、 第２の電源が、前記トレンチ抵抗器の第２の端部に接続
    されていることを特徴とするバイポーラロジックインバ
    ータ。
  41. （４１）前記トレンチ抵抗器の前記第１の端部が前記配
    線材料領域の前記上面を含み、前記トレンチ抵抗器の前
    記第２の端部が前記配線材料領域の前記底面を含むこと
    を特徴とする特許請求の範囲第４０項に記載のバイポー
    ラロジックインバータ。
  42. （４２）更に、前記トランジスタの前記コレクタとして
    機能する第２の埋設領域と、前記第２の電源と前記第１
    の埋設領域との間の低抵抗配線領域を形成するべき第１
    のトレンチ配線領域と、前記第２の埋設領域と前記出力
    端子との間の低抵抗配線領域を形成するための第２のト
    レンチ配線領域とを有し、前記第１及び第２の配線領域
    がそれぞれ、 前記半導体膜の前記上面にて開口を有しかつ前記半導体
    膜及び対応する前記埋設領域に至る概ね垂直な側壁を有
    するトレンチと、 少くとも前記埋設領域よりも上側の前記トレンチの前記
    垂直側壁の部分を覆う絶縁材料膜と、前記トレンチ内に
    あって、前記半導体膜の上面に隣接する上面と、前記埋
    設領域と接触する底面とを有する配線材料領域と、 前記配線材料領域が、その上面と前記埋設領域との間に
    低抵抗垂直トレンチ配線領域を形成することを特徴とす
    る特許請求の範囲第４０項に記載のバイポーラロジック
    インバータ。
  43. （４３）前記コレクタが前記インバータの前記出力端子
    に接続されていると共に、前記第１の埋設領域を経て前
    記トレンチ抵抗器の前記底面に接続されており、前記第
    ２の電源が前記配線材料領域の前記上面に接続されてい
    ることを特徴とする特許請求の範囲第４０項に記載のイ
    ンバータ。
  44. （４４）前記コレクタが前記第１の埋設領域と一体化さ
    れており、前記第１の埋設領域がトレンチ配線領域を介
    して前記出力端子に接続されており、前記トレンチ配線
    構造が、 前記半導体膜の前記上面にて開口を有しかつ前記半導体
    膜及び対応する前記埋設領域に至る概ね垂直な側壁を有
    するトレンチと、 少くとも前記埋設領域よりも上側の前記トレンチの前記
    垂直側壁の部分を覆う絶縁材料膜と、前記トレンチ内に
    あって、前記半導体膜の上面に隣接する上面と、前記埋
    設領域と接触する底面とを有する配線材料領域と、 前記配線材料領域が、その上面と前記埋設領域との間に
    低抵抗垂直トレンチ配線領域を形成することを特徴とす
    る特許請求の範囲第４３項に記載のバイポーラロジック
    インバータ。
  45. （４５）２つのクロス接続されたバイポーラロジックイ
    ンバータを含むバイポーラバイステーブルスタチック記
    憶要素であって、前記インバータがそれぞれ、入力端子
    と、他方のインバータの入力端子に接続された出力端子
    と、トレンチ抵抗器からなる抵抗性負荷とを有し、前記
    トレンチ抵抗器が、 第１の導電形式を有する半導体からなりかつ上面を有す
    る半導体膜と、 前記半導体膜の前記上面に対して隔置された第１の埋設
    領域と、 前記半導体膜の前記上面にて開口を有しかつ前記半導体
    膜及び前記第１の埋設領域に至る概ね垂直な側壁を有す
    るトレンチと、 少くとも前記第１の埋設領域よりも上側の前記トレンチ
    の前記垂直側壁の部分を覆う絶縁材料膜と、 前記トレンチ内にあって、前記半導体膜の上面に隣接す
    る上面と、前記第１の埋設領域と接触する底面とを有す
    る配線材料領域と、 スイッチングトランジスタと有し、 前記配線材料領域が、その上面と前記埋設領域との間に
    垂直トレンチ抵抗領域を形成しており、前記スイッチン
    グトランジスタが、１つの電源に接続されたエミッタ、
    前記インバータの前記出力端子並びに前記トレンチ抵抗
    器の第１の端部に接続されたコレクタ及び前記インバー
    タの前記入力端子に接続されたベースを有しており、 第２の電源が、前記トレンチ抵抗器の第２の端部に接続
    されていることを特徴とするバイポーラバイステーブル
    スタチック記憶要素。
  46. （４６）前記インバータのそれぞれについて、前記トレ
    ンチ抵抗器の前記第１の端部が前記配線材料領域の前記
    上面を含み、前記トレンチ抵抗器の前記第２の端部が前
    記第１の埋設領域に接触する前記配線領域の前記底面を
    含むことを特徴とする特許請求の範囲第４５項に記載の
    バイポーラバイステーブルスタチック記憶要素。
  47. （４７）更に、前記トランジスタの前記コレクタとして
    機能する第２の埋設領域と、前記第２の電源と前記第１
    の埋設領域との間の低抵抗配線領域を形成するべき第１
    のトレンチ配線領域と、前記第２の埋設領域と前記出力
    端子との間の低抵抗配線領域を形成するための第２のト
    レンチ配線領域とを有し、前記第１及び第２の配線領域
    がそれぞれ、 前記半導体膜の前記上面にて開口を有しかつ前記半導体
    膜及び対応する前記埋設領域に至る概ね垂直な側壁を有
    するトレンチと、 少くとも前記埋設領域よりも上側の前記トレンチの前記
    垂直側壁の部分を覆う絶縁材料膜と、前記トレンチ内に
    あって、前記半導体膜の上面に隣接する上面と、前記埋
    設領域と接触する底面とを有する配線材料領域と、 前記配線材料領域が、その上面と前記埋設領域との間に
    低抵抗垂直トレンチ配線領域を形成することを特徴とす
    る特許請求の範囲第４６項に記載のバイポーラバイステ
    ーブルスタチック記憶要素。
  48. （４８）前記インバータのそれぞれについて、前記コレ
    クタが前記インバータの前記出力端子に接続されている
    と共に、前記第１の埋設領域を経て前記トレンチ抵抗器
    の前記底面に接続されており、前記第２の電源が前記配
    線材料領域の前記上面に接続されていることを特徴とす
    る特許請求の範囲第４５項に記載のバイポーラバイステ
    ーブルスタチック記憶要素。
  49. （４９）前記インバータのそれぞれについて、前記コレ
    クタが前記第１の埋設領域と一体化されており、前記第
    １の埋設領域がトレンチ配線領域を介して前記出力端子
    に接続されており、前記トレンチ配線構造が、 前記半導体膜の前記上面にて開口を有しかつ前記半導体
    膜及び対応する前記埋設領域に至る概ね垂直な側壁を有
    するトレンチと、 少くとも前記埋設領域よりも上側の前記トレンチの前記
    垂直側壁の部分を覆う絶縁材料膜と、前記トレンチ内に
    あって、前記半導体膜の上面に隣接する上面と、前記埋
    設領域と接触する底面とを有する配線材料領域とを有し
    、 前記配線材料領域が、その上面と前記埋設領域との間に
    低抵抗垂直トレンチ配線領域を形成することを特徴とす
    る特許請求の範囲第４８項に記載のバイポーラバイステ
    ーブルスタチック記憶要素。
  50. （５０）ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ
    、垂直ＮＰＮトランジスタ及び複数のドープされた埋設
    領域を上面に有する半導体膜に形成されたＢＩＣＭＯＳ
    構造であって、 前記ドープされた埋設領域の任意の１つが、低抵抗トレ
    ンチ配線構造により前記上面から電気的に接触し得るよ
    うにしてあり、前記トレンチ配線構造が、 前記半導体膜の前記上面にて開口を有しかつ前記半導体
    膜及び対応する前記埋設領域に至る概ね垂直な側壁を有
    するトレンチと、 少くとも前記埋設領域よりも上側の前記トレンチの前記
    垂直側壁の部分を覆う絶縁材料膜と、前記トレンチ内に
    あって、前記半導体膜の上面に隣接する上面と、前記埋
    設領域と接触する底面とを有する配線材料領域と、 前記配線材料領域が、その上面と前記埋設領域との間に
    低抵抗垂直トレンチ配線領域を形成することを特徴とす
    るＢＩＣＭＯＳ構造。
  51. （５１）前記トレンチの前記垂直側壁が、前記トレンチ
    に充填された前記配線材料領域と前記半導体膜との間の
    電気的な絶縁を行なう絶縁材料膜により覆われているこ
    とを特徴とする特許請求の範囲第５０項に記載のＢＩＣ
    ＭＯＳ構造。
  52. （５２）前記配線材料領域が、ポリサイド、シリサイド
    、耐熱金属等の低抵抗材料からなることにより、前記配
    線材料領域と前記埋設領域との間の電気抵抗を約１０オ
    ーム以下としたことを特徴とする特許請求の範囲第５０
    項若しくは第５１項に記載のＢＩＣＭＯＳ構造。
  53. （５３）前記配線材料領域が、ポリサイド、シリサイド
    、耐熱金属等の低抵抗材料からなり、前記充填材料が、
    ドープされた多結晶シリコン、ドープされていない多結
    晶シリコン、二酸化シリコンまたは窒化シリコンを含む
    ことを特徴とする特許請求の範囲第５０項若しくは第５
    １項に記載のＢＩＣＭＯＳ構造。
  54. （５４）前記配線材料領域が、前記トレンチのキャビテ
    ィを充填するのに充分な厚さをもって、しかしながら前
    記トレンチの底部の露出面には被着されるが絶縁膜によ
    り保護された他の面に対しては被着されないように、低
    圧化学蒸着により成膜されたタングステンシリサイドま
    たはタングステンを含むことを特徴とする特許請求の範
    囲第５０項若しくは第５１項に記載のＢＩＣＭＯＳ構造
    。
  55. （５５）選ばれた部分を、それを部分的に若しくは全体
    として囲繞する長く細くかつ深いトレンチ分離壁からな
    る低抵抗トレンチ配線構造により包囲することをもって
    、これら選択された部分を互いに分離してなるような集
    積回路に於て、 前記低抵抗トレンチ配線構造が、 半導体膜の上面にて開口を有しかつ前記半導体膜及び埋
    設領域に至る概ね垂直な側壁を有するトレンチと、 少くとも前記埋設領域よりも上側の前記トレンチの前記
    垂直側壁の部分を覆う絶縁材料膜と、前記トレンチ内に
    あって、前記半導体膜の上面に隣接する上面を有する配
    線材料領域とを有し、前記配線材料領域が、その上面と
    前記埋設領域との間に垂直トレンチ配線領域を形成する
    ことを特徴とする集積回路。
  56. （５６）前記トレンチの前記垂直側壁が、前記トレンチ
    に充填された前記配線材料領域と前記半導体膜との間の
    電気的な絶縁を行なう絶縁材料膜により覆われているこ
    とを特徴とする特許請求の範囲第５５項に記載の集積回
    路。
  57. （５７）前記配線材料領域が、ポリサイド、シリサイド
    、耐熱金属等の低抵抗材料からなることにより、前記配
    線材料領域と前記埋設領域との間の電気抵抗を約１０オ
    ーム以下としたことを特徴とする特許請求の範囲第５５
    項若しくは第５６項に記載の集積回路。
  58. （５８）前記配線材料領域が、ポリサイド、シリサイド
    、耐熱金属等の低抵抗材料からなり、前記充填材料が、
    ドープされた多結晶シリコン、ドープされていない多結
    晶シリコン、二酸化シリコンまたは窒化シリコンを含む
    ことをことを特徴とする特許請求の範囲第５５項若しく
    は第５６項に記載の集積回路。
  59. （５９）前記配線材料領域が、前記トレンチのキャビテ
    ィを充填するのに充分な厚さをもって、しかしながら前
    記トレンチの底部の露出面には被着されるが絶縁膜によ
    り保護された他の面に対しては被着されないように、低
    圧化学蒸着により成膜されたタングステンシリサイドま
    たはタングステンを含むことをことを特徴とする特許請
    求の範囲第５５項若しくは第５６項に記載の集積回路。
  60. （６０）前記低抵抗配線材料領域を電源電位に保持する
    ことにより、第１の導電形式を有する半導体材料の大部
    分に於いて発生した少数キャリアに対して貫通不可能な
    バリアを形成するようにしたことを特徴とする特許請求
    の範囲第５５項に記載の集積回路。
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