JP3038731B2 - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MIS（金属−絶縁物−半導体）構造の容量
素子を有して成る半導体装置に関する。
素子を有して成る半導体装置に関する。
本発明は、MIS構造の容量素子を有する半導体装置に
おいて、容量素子を、フィールド絶縁膜の開口に臨む不
純物領域上に誘電体層を介して電極を形成したMIS形成
部と電極取出し部を有して形成し、さらに半導体基体と
逆導電型で半導体基体より不純物濃度が低い半導体層内
に形成されたMIS形成部の不純物領域と電極取出し部の
電極取出し領域とを接続する高濃度不純物領域を該不純
物領域及び電極取出し領域間の接続部のみに形成するよ
うに構成することにより、寄生抵抗を増加させることな
く、半導体基体との寄生容量を低減し、MIS容量素子の
より高精度化を可能にしたものである。
おいて、容量素子を、フィールド絶縁膜の開口に臨む不
純物領域上に誘電体層を介して電極を形成したMIS形成
部と電極取出し部を有して形成し、さらに半導体基体と
逆導電型で半導体基体より不純物濃度が低い半導体層内
に形成されたMIS形成部の不純物領域と電極取出し部の
電極取出し領域とを接続する高濃度不純物領域を該不純
物領域及び電極取出し領域間の接続部のみに形成するよ
うに構成することにより、寄生抵抗を増加させることな
く、半導体基体との寄生容量を低減し、MIS容量素子の
より高精度化を可能にしたものである。
〔従来の技術〕 モノシリック型ICにおいて、容量素子を形成する場
合、半導体基体の不純物領域例えばエミッタ領域と同時
形成の不純物拡散領域上に誘電体層を介して金属電極を
形成して成る所謂MIS構造の容量素子（以下MIS容量素子
０略称する）が多く採用されている。
合、半導体基体の不純物領域例えばエミッタ領域と同時
形成の不純物拡散領域上に誘電体層を介して金属電極を
形成して成る所謂MIS構造の容量素子（以下MIS容量素子
０略称する）が多く採用されている。
このMIS容量素子は、通常は第７図に示すように例え
ばＰ形の半導体基体（１）上に成長したＮ形のエピタキ
シャル層（３）をP+素子分離領域（２）で島領域とし
て、この島領域（３）内の表面にN+拡散領域（４）を形
成した後、基体表面に形成した例えばAsSG等の層間絶縁
膜（10）にN+拡散領域（４）が所定面積で臨む開口
（５）を形成し、この開口（５）に例えば窒化シリコン
（SiN）膜による誘電体層（６）を介して一方のAl電極
（７）を形成すると共に、N+拡散領域（４）の他部が臨
む開口（８）を通して他方のAl電極（９）を形成して構
成される。（12）はN+拡散領域（４），誘電体層（６）
及びAl電極（７）からなる容量を形成するMIS形成部で
あり、（13）はN+拡散領域（４）の他部とAl電極（９）
からなる電極取出し部であり、容量値はMIS形成部（1
2）の開口（５）の面積で決定される。
ばＰ形の半導体基体（１）上に成長したＮ形のエピタキ
シャル層（３）をP+素子分離領域（２）で島領域とし
て、この島領域（３）内の表面にN+拡散領域（４）を形
成した後、基体表面に形成した例えばAsSG等の層間絶縁
膜（10）にN+拡散領域（４）が所定面積で臨む開口
（５）を形成し、この開口（５）に例えば窒化シリコン
（SiN）膜による誘電体層（６）を介して一方のAl電極
（７）を形成すると共に、N+拡散領域（４）の他部が臨
む開口（８）を通して他方のAl電極（９）を形成して構
成される。（12）はN+拡散領域（４），誘電体層（６）
及びAl電極（７）からなる容量を形成するMIS形成部で
あり、（13）はN+拡散領域（４）の他部とAl電極（９）
からなる電極取出し部であり、容量値はMIS形成部（1
2）の開口（５）の面積で決定される。
ところで、上述のMIS容量素子（11）は、MIS形成部
（12）の開口（５）を所謂ウエットエッチングを用いて
形成するが、ウエットエッチングの制御性が悪いために
開口（５）の面積精度が得にくいこと、及び開口（５）
の周辺部において層間絶縁膜（10）を挟んでN+拡散領域
（４）とAl電極（７）の重なる部分での寄生容量Cpが無
視できないこと等によって容量値の精度が得にくいとい
う欠点があった。
（12）の開口（５）を所謂ウエットエッチングを用いて
形成するが、ウエットエッチングの制御性が悪いために
開口（５）の面積精度が得にくいこと、及び開口（５）
の周辺部において層間絶縁膜（10）を挟んでN+拡散領域
（４）とAl電極（７）の重なる部分での寄生容量Cpが無
視できないこと等によって容量値の精度が得にくいとい
う欠点があった。
一方、この点を改善するものとして、本出願人は、先
に第６図に示すような選択酸化（LOCOS）によるフィー
ルド絶縁膜の開口面積によって容量値を決定する構造の
MIS容量素子（21）を提案した。このMIS容量素子（21）
は、Ｐ形の半導体基体（22）上にN+埋込み層（23）を介
してＮ形のエピタキシャル層（24）を形成し、之をP+素
子分離領域（25）によって島領域とし、次いで基体表面
に選択酸化によるフィールド絶縁膜（26）を形成し、そ
の第１開口（27）に臨むＮ形島領域（24）に例えばイオ
ン注入によりN+拡散領域（28）を形成し、このN+拡散領
域（28）上に例えば窒化シリコン（SiN）による誘電体
層（29）を介して一方のAl電極（30）を被着形成してMI
S形成部（37）を形成し、またフィールド絶縁膜（26）
の第２開口（32）に臨んで形成したN+電極取出し領域
（33）に他方のAl電極（31）を被着形成して電極取出し
部（38）を形成して構成される。
に第６図に示すような選択酸化（LOCOS）によるフィー
ルド絶縁膜の開口面積によって容量値を決定する構造の
MIS容量素子（21）を提案した。このMIS容量素子（21）
は、Ｐ形の半導体基体（22）上にN+埋込み層（23）を介
してＮ形のエピタキシャル層（24）を形成し、之をP+素
子分離領域（25）によって島領域とし、次いで基体表面
に選択酸化によるフィールド絶縁膜（26）を形成し、そ
の第１開口（27）に臨むＮ形島領域（24）に例えばイオ
ン注入によりN+拡散領域（28）を形成し、このN+拡散領
域（28）上に例えば窒化シリコン（SiN）による誘電体
層（29）を介して一方のAl電極（30）を被着形成してMI
S形成部（37）を形成し、またフィールド絶縁膜（26）
の第２開口（32）に臨んで形成したN+電極取出し領域
（33）に他方のAl電極（31）を被着形成して電極取出し
部（38）を形成して構成される。
N+拡散領域（28）及びN+電極取出し領域（33）は、夫
々開口（27）及び（32）を通してイオン注入で形成した
N+プラグイン領域（34）及び（35）を介して夫々N+埋込
み層（23）に達しており、MIS形成部（37）のN+拡散領
域（28）がN+埋込み層（23）を通じて他方のAl電極（3
1）に導通される。
々開口（27）及び（32）を通してイオン注入で形成した
N+プラグイン領域（34）及び（35）を介して夫々N+埋込
み層（23）に達しており、MIS形成部（37）のN+拡散領
域（28）がN+埋込み層（23）を通じて他方のAl電極（3
1）に導通される。
誘電体層（29）はフィールド絶縁膜（26）上にも延在
し、この上に例えばAsSG膜による層間絶縁膜（36）が形
成される。また、Al電極（30）及び（31）は層間絶縁膜
（36）上に跨るように形成される。
し、この上に例えばAsSG膜による層間絶縁膜（36）が形
成される。また、Al電極（30）及び（31）は層間絶縁膜
（36）上に跨るように形成される。
かかる構成のMIS容量素子（21）によれば、フィール
ド絶縁膜（26）の開口（27）即ち選択酸化によるバーズ
ビークでMIS形成部（37）の面積が決定されるため、第
７図の従来のMIS容量素子（11）に比較して精度の向上
が期待できる。
ド絶縁膜（26）の開口（27）即ち選択酸化によるバーズ
ビークでMIS形成部（37）の面積が決定されるため、第
７図の従来のMIS容量素子（11）に比較して精度の向上
が期待できる。
しかし乍ら、その反面、MIS形成部（37）のN+拡散領
域（28）から電極取出し部（38）までの間の寄生抵抗を
低減するために、N+プラグイン領域（34）及び（35）間
の全面にわたってN+埋込み層（23）が形成されるので、
Ｐ形半導体基体（22）とN+埋込み層（23）間での寄生容
量（即ち接合容量）が大きくなるという問題があった。
域（28）から電極取出し部（38）までの間の寄生抵抗を
低減するために、N+プラグイン領域（34）及び（35）間
の全面にわたってN+埋込み層（23）が形成されるので、
Ｐ形半導体基体（22）とN+埋込み層（23）間での寄生容
量（即ち接合容量）が大きくなるという問題があった。
本発明は、上述の点に鑑み、寄生抵抗を増すことな
く、半導体基体との寄生容量を低減してより高精度のMI
S容量素子を有した半導体装置を提供するものである。
く、半導体基体との寄生容量を低減してより高精度のMI
S容量素子を有した半導体装置を提供するものである。
本発明は、第１導電型（ｐ）の半導体基体（81）上
に、MIS構造の容量素子を有する半導体装置において、
その容量素子（87）を、フィールド絶縁膜（42）の開口
（43）に臨む不純物領域（45）上に誘電体層（49）を介
して電極（51）が形成されたMIS形成部（91）と、電極
取出し部（92）とを有し、MIS形成部（91）の不純物領
域（45）（46）と電極取出し部（92）の電極取出し領域
（47）（48）は半導体基体（81）と逆導電型（ｎ）であ
りかつ半導体基体（81）より不純物濃度が低い半導体層
（85A）内に形成され、MIS形成部（91）の不純物領域
（45）（46）と電極取出し部（92）の電極取出し領域
（47）（48）とを接続する高濃度不純物領域（82）（又
は（80））を不純物領域（46）及び電極取出し領域（4
8）間の接続部のみに形成するようにして、構成する。
に、MIS構造の容量素子を有する半導体装置において、
その容量素子（87）を、フィールド絶縁膜（42）の開口
（43）に臨む不純物領域（45）上に誘電体層（49）を介
して電極（51）が形成されたMIS形成部（91）と、電極
取出し部（92）とを有し、MIS形成部（91）の不純物領
域（45）（46）と電極取出し部（92）の電極取出し領域
（47）（48）は半導体基体（81）と逆導電型（ｎ）であ
りかつ半導体基体（81）より不純物濃度が低い半導体層
（85A）内に形成され、MIS形成部（91）の不純物領域
（45）（46）と電極取出し部（92）の電極取出し領域
（47）（48）とを接続する高濃度不純物領域（82）（又
は（80））を不純物領域（46）及び電極取出し領域（4
8）間の接続部のみに形成するようにして、構成する。
高濃度不純物領域としては、高濃度埋込み層（82）、
或はフィールド絶縁膜直下に形成するチャンネルストッ
プ領域（80）等を用いることができる。
或はフィールド絶縁膜直下に形成するチャンネルストッ
プ領域（80）等を用いることができる。
上述の本発明に係るMIS容量素子（87）においては、
フィールド絶縁膜（42）の開口（43）の面積によって容
量値が決定されるので、精度の良い容量素子が得られ
る。そして、特に高濃度不純物領域（82）又は（80））
をそれぞれ半導体基体（81）と逆導電型（ｎ）で半導体
基体（81）より不純物濃度が低い半導体層（85A）内に
形成された不純物領域（46）及び電極取出し領域（48）
間の接続部のみに形成することにより、不純物領域（4
5）（46）及び電極取出し領域（47）（48）間における
寄生抵抗を増すことなく、半導体基体との寄生容量が低
減され、より高精度のMIS容量素子が得られる。
フィールド絶縁膜（42）の開口（43）の面積によって容
量値が決定されるので、精度の良い容量素子が得られ
る。そして、特に高濃度不純物領域（82）又は（80））
をそれぞれ半導体基体（81）と逆導電型（ｎ）で半導体
基体（81）より不純物濃度が低い半導体層（85A）内に
形成された不純物領域（46）及び電極取出し領域（48）
間の接続部のみに形成することにより、不純物領域（4
5）（46）及び電極取出し領域（47）（48）間における
寄生抵抗を増すことなく、半導体基体との寄生容量が低
減され、より高精度のMIS容量素子が得られる。
〔実施例〕 以下、図面を参照して本発明による半導体装置の実施
例を説明する。
例を説明する。
第１図は本発明の半導体装置をMIS容量素子、及びBi
−CMOS（バイポーラトランジスタ素子とCMOSトランジス
タ素子）を同一半導体基体上に形成してなる半導体装置
に適用した場合であり、第２図はそのMIS容量素子の部
分を拡大して示す。
−CMOS（バイポーラトランジスタ素子とCMOSトランジス
タ素子）を同一半導体基体上に形成してなる半導体装置
に適用した場合であり、第２図はそのMIS容量素子の部
分を拡大して示す。
同図において、（81）はＰ形の半導体基体を示し、そ
の表面のMIS容量素子、バイポーラトランジスタ素子、
ＰチャンネルMOSトランジスタ素子が形成される部分に
夫々N+埋込み層（82），（83），（84）が形成され、そ
の上部にＮ形のエピタキシャル層（85）が形成され、さ
らにこのＮ形エピタキシャル層（85）をいくつかの島領
域（85A），（85B），（85C）に分離するようにP+素子
分離領域（86）が形成される。
の表面のMIS容量素子、バイポーラトランジスタ素子、
ＰチャンネルMOSトランジスタ素子が形成される部分に
夫々N+埋込み層（82），（83），（84）が形成され、そ
の上部にＮ形のエピタキシャル層（85）が形成され、さ
らにこのＮ形エピタキシャル層（85）をいくつかの島領
域（85A），（85B），（85C）に分離するようにP+素子
分離領域（86）が形成される。
このような半導体基体（81）のMIS容量素子（87）の
形成領域においては、選択酸化により形成したフィール
ド絶縁膜（42）の第１の開口即ちMIS形成部（91）に対
応した開口（43）に臨む島領域（85A）に例えばイオン
注入によるN+拡散領域（45）が形成されると共に、この
N+拡散領域（45）の下部にN+埋込み層（82）に接続する
N+プラグイン領域（46）が例えばイオン注入により形成
される。また、電極取出し部（92）に対応する第２の開
口（44）に臨む島領域（85A）に例えばイオン注入によ
るN+電極取出し領域（47）が形成されると共に、N+電極
取出し領域（47）の下部にN+埋込み層（82）に接続する
N+プラグイン領域（48）が例えばイオン注入により形成
される。そして電極取出し部（91）を除いてフィールド
絶縁膜（42）及び第１の開口（43）上に例えば窒化シリ
コン膜（SiN）からなる誘電体層（49）が形成され、さ
らにフィールド絶縁膜（42）に対応する誘電体層（49）
上に例えばAsSG膜による層間絶縁膜（50）が形成され
る。層間絶縁膜（50）はリフローさせることによりテー
パを有して形成される。
形成領域においては、選択酸化により形成したフィール
ド絶縁膜（42）の第１の開口即ちMIS形成部（91）に対
応した開口（43）に臨む島領域（85A）に例えばイオン
注入によるN+拡散領域（45）が形成されると共に、この
N+拡散領域（45）の下部にN+埋込み層（82）に接続する
N+プラグイン領域（46）が例えばイオン注入により形成
される。また、電極取出し部（92）に対応する第２の開
口（44）に臨む島領域（85A）に例えばイオン注入によ
るN+電極取出し領域（47）が形成されると共に、N+電極
取出し領域（47）の下部にN+埋込み層（82）に接続する
N+プラグイン領域（48）が例えばイオン注入により形成
される。そして電極取出し部（91）を除いてフィールド
絶縁膜（42）及び第１の開口（43）上に例えば窒化シリ
コン膜（SiN）からなる誘電体層（49）が形成され、さ
らにフィールド絶縁膜（42）に対応する誘電体層（49）
上に例えばAsSG膜による層間絶縁膜（50）が形成され
る。層間絶縁膜（50）はリフローさせることによりテー
パを有して形成される。
ここで、層間絶縁膜（50）の開口幅W2はその下のフィ
ールド絶縁膜（42）の第１の開口（43）の開口幅W1より
大に選定される。そして、第１の開口（43）の誘電体層
（49）上に一方のAl電極（51）を形成すると同時に第２
の開口（44）に臨むN+電極取出し領域（47）に他方のAl
電極（52）が形成される。
ールド絶縁膜（42）の第１の開口（43）の開口幅W1より
大に選定される。そして、第１の開口（43）の誘電体層
（49）上に一方のAl電極（51）を形成すると同時に第２
の開口（44）に臨むN+電極取出し領域（47）に他方のAl
電極（52）が形成される。
しかして、本例においては、特にN+埋込み層（82）が
両N+プラグイン領域（46）及び（48）間の接続部のみ、
即ち、両プラグイン領域（46）及び（48）間と、プラグ
イン領域（46）及び（48）の接続部（46a）及び（48a）
とのみに形成される。このようにしてMIS形成部（91）
におけるフィールド絶縁膜（42）の第１の開口（43）の
面積で容量値が決定されるMIS容量素子（87）が形成さ
れる。
両N+プラグイン領域（46）及び（48）間の接続部のみ、
即ち、両プラグイン領域（46）及び（48）間と、プラグ
イン領域（46）及び（48）の接続部（46a）及び（48a）
とのみに形成される。このようにしてMIS形成部（91）
におけるフィールド絶縁膜（42）の第１の開口（43）の
面積で容量値が決定されるMIS容量素子（87）が形成さ
れる。
一方、バイポーラトランジスタ素子（88）の形成領域
において。N+埋込み層（83）に対応するＮ形エピタキシ
ャル層による島領域（85B）にＰ形のベース領域（54）
が形成されると共に、このベース領域（54）の表面にＮ
形のエミッタ領域（55）及びP+ベース取出し領域（56）
が形成される。島領域（85B）の他部に表面に臨むN+コ
レクタ取出し領域（57）及びその下部にN+埋込み層（8
3）に達するN+プラグイン領域（58）が形成される。そ
してフィールド絶縁膜（42）の各開口を介してエミッタ
領域（55）、ベース取出し領域（56）及びコレクタ取出
し領域（57）にオーミック接続するエミッタAl電極（5
9），ベースAl電極（60）及びコレクタAl電極（61）が
形成され、ここにエミッタ領域（55），ベース領域（5
4）及びコレクタ領域（62）からなるNPNバイポーラトラ
ンジスタ素子（88）が構成される。
において。N+埋込み層（83）に対応するＮ形エピタキシ
ャル層による島領域（85B）にＰ形のベース領域（54）
が形成されると共に、このベース領域（54）の表面にＮ
形のエミッタ領域（55）及びP+ベース取出し領域（56）
が形成される。島領域（85B）の他部に表面に臨むN+コ
レクタ取出し領域（57）及びその下部にN+埋込み層（8
3）に達するN+プラグイン領域（58）が形成される。そ
してフィールド絶縁膜（42）の各開口を介してエミッタ
領域（55）、ベース取出し領域（56）及びコレクタ取出
し領域（57）にオーミック接続するエミッタAl電極（5
9），ベースAl電極（60）及びコレクタAl電極（61）が
形成され、ここにエミッタ領域（55），ベース領域（5
4）及びコレクタ領域（62）からなるNPNバイポーラトラ
ンジスタ素子（88）が構成される。
また、ＰチャンネルMOSトランジスタ素子（89）及び
ＮチャンネルMOSトランジスタ素子（90）からなるCMOS
トランジスタの形成領域においては、N+埋込み層（84）
に対応するＮ型エピタキシャル層による島領域（85C）
にＰ形のソース領域（63）及びドレイン領域（64）が形
成され、両領域（63）及び（64）間の表面上にゲート絶
縁膜（65）を介して例えば多結晶シリコンによるゲート
電極（66）が形成される。そしてソース領域（63）及び
ドレイン領域（64）にオーミック接続するソースAl電極
（67）及びドレインAl電極（68）が形成されて、ここに
ＰチャンネルMOSトランジスタ素子（89）が構成され
る。なお、ＰチャンネルMOSトランジスタ素子（89）の
フィールド絶縁膜（42）直下にはＰチャンネルストップ
領域（69）が形成される。さらに、ＰチャンネルMOSト
ランジスタ素子（89）の島領域（85C）と分離したＰ形
ウエル領域（71）にＮ形のソース領域（72）及びドレイ
ン領域（73）が形成され、両領域（72）及び（73）間の
表面上にゲート絶縁膜（74）を介して例えば多結晶シリ
コンによるゲート電極（75）が形成される。としてソー
ス領域（72）及びドレイン領域（73）にオーミック接続
するソースAl電極（76）及びドレインAl電極（77）が形
成され、ここにＮチャンネルMOSトランジスタ素子（9
0）が構成される。なお。ＮチャンネルMOSトランジスタ
素子（90）のフィールド絶縁膜（42）直下にはＮチャン
ネルストップ領域（78）が形成される。
ＮチャンネルMOSトランジスタ素子（90）からなるCMOS
トランジスタの形成領域においては、N+埋込み層（84）
に対応するＮ型エピタキシャル層による島領域（85C）
にＰ形のソース領域（63）及びドレイン領域（64）が形
成され、両領域（63）及び（64）間の表面上にゲート絶
縁膜（65）を介して例えば多結晶シリコンによるゲート
電極（66）が形成される。そしてソース領域（63）及び
ドレイン領域（64）にオーミック接続するソースAl電極
（67）及びドレインAl電極（68）が形成されて、ここに
ＰチャンネルMOSトランジスタ素子（89）が構成され
る。なお、ＰチャンネルMOSトランジスタ素子（89）の
フィールド絶縁膜（42）直下にはＰチャンネルストップ
領域（69）が形成される。さらに、ＰチャンネルMOSト
ランジスタ素子（89）の島領域（85C）と分離したＰ形
ウエル領域（71）にＮ形のソース領域（72）及びドレイ
ン領域（73）が形成され、両領域（72）及び（73）間の
表面上にゲート絶縁膜（74）を介して例えば多結晶シリ
コンによるゲート電極（75）が形成される。としてソー
ス領域（72）及びドレイン領域（73）にオーミック接続
するソースAl電極（76）及びドレインAl電極（77）が形
成され、ここにＮチャンネルMOSトランジスタ素子（9
0）が構成される。なお。ＮチャンネルMOSトランジスタ
素子（90）のフィールド絶縁膜（42）直下にはＮチャン
ネルストップ領域（78）が形成される。
尚、MIS容量素子（87）におけるN+プラグイン領域（4
6），（48）は、バイポーラトランジスタ素子（88）のN
+プラグ領域（58）と同時に形成され、N+拡散領域（4
5）及びN+電極取出し領域（47）は、バイポーラトラン
ジスタ素子（88）のN+エミッタ領域（55）,N+コレクタ
取出し領域（57）,NチャンネルMOSトランジスタ素子（9
0）のN+ソース領域（72）及びN+ドレイン領域（73）と
同時に形成される。
6），（48）は、バイポーラトランジスタ素子（88）のN
+プラグ領域（58）と同時に形成され、N+拡散領域（4
5）及びN+電極取出し領域（47）は、バイポーラトラン
ジスタ素子（88）のN+エミッタ領域（55）,N+コレクタ
取出し領域（57）,NチャンネルMOSトランジスタ素子（9
0）のN+ソース領域（72）及びN+ドレイン領域（73）と
同時に形成される。
かかる構成の半導体装置特にこのMIS容量素子（87）
によれば、開口面積が精度よく得られる選択酸化による
フィールド絶縁膜（42）の開口（43）を利用し、この開
口（43）に臨むN+拡散領域（45）上に誘電体層（49）を
介してAl電極（51）を形成するので、容量値を正確に決
めることができる。
によれば、開口面積が精度よく得られる選択酸化による
フィールド絶縁膜（42）の開口（43）を利用し、この開
口（43）に臨むN+拡散領域（45）上に誘電体層（49）を
介してAl電極（51）を形成するので、容量値を正確に決
めることができる。
また、フィールド絶縁膜（42）上には誘電体層（49）
を介してリフロー膜であるAsSG等の層間絶縁膜（50）が
設けられ、Al電極（51）がこの層間絶縁膜（50）上に跨
って形成されるので、開口（43）の周辺でフィールド絶
縁膜（42）及び層間絶縁膜（50）を挟むN+拡散領域（4
5）とAl電極（51）間での寄生容量は無視し得る程低減
される。
を介してリフロー膜であるAsSG等の層間絶縁膜（50）が
設けられ、Al電極（51）がこの層間絶縁膜（50）上に跨
って形成されるので、開口（43）の周辺でフィールド絶
縁膜（42）及び層間絶縁膜（50）を挟むN+拡散領域（4
5）とAl電極（51）間での寄生容量は無視し得る程低減
される。
さらに、MIS形成部（91）のN+プラグイン領域（46）
と電極取出し部（92）のN+プラグイン領域（48）とを接
続するN+埋込み層（82）が、両プラグイン領域（46）及
び（48）ではその接続部（46a）及び（48a）のみに形成
されるので、寄生抵抗を増すことなく、Ｐ形半導体基体
（81）とN+埋込み層（82）間での寄生容量（所謂接合容
量）を低減することができる。即ち、第５図ＡはN+埋込
み層（82）の大きさを変化させたときの寄生容量（曲線
Ｉ）と寄生抵抗（曲線II）の変化を示すグラフである。
なお、N+埋込み層（82）の大きさ（b/a）は第５図Ｂに
示すMIS形成部（12）のN+プラグイン領域（46）の長さ
をａ、N+プラグイン領域（46）とN+埋込み層（82）が接
触する長さをｂとしたときの比で表す。第５図Ａのグラ
フによれば、N+埋込み層（82）を大きくすると寄生容量
はそれに比例して大きくなるが、寄生抵抗はN+埋込み層
（32）がN+プラグイン領域（46）の接続部のみにあれ
ば、N+プラグイン領域（46）の全面にわたって入れた場
合と同じ位まで下げられる。このことはN+埋込み層（8
2）を接続部のみに形成することにより寄生抵抗を増す
ことなしに、寄生容量を低減できることを示している。
従って、高精度のMIS容量素子を実現することができ
る。
と電極取出し部（92）のN+プラグイン領域（48）とを接
続するN+埋込み層（82）が、両プラグイン領域（46）及
び（48）ではその接続部（46a）及び（48a）のみに形成
されるので、寄生抵抗を増すことなく、Ｐ形半導体基体
（81）とN+埋込み層（82）間での寄生容量（所謂接合容
量）を低減することができる。即ち、第５図ＡはN+埋込
み層（82）の大きさを変化させたときの寄生容量（曲線
Ｉ）と寄生抵抗（曲線II）の変化を示すグラフである。
なお、N+埋込み層（82）の大きさ（b/a）は第５図Ｂに
示すMIS形成部（12）のN+プラグイン領域（46）の長さ
をａ、N+プラグイン領域（46）とN+埋込み層（82）が接
触する長さをｂとしたときの比で表す。第５図Ａのグラ
フによれば、N+埋込み層（82）を大きくすると寄生容量
はそれに比例して大きくなるが、寄生抵抗はN+埋込み層
（32）がN+プラグイン領域（46）の接続部のみにあれ
ば、N+プラグイン領域（46）の全面にわたって入れた場
合と同じ位まで下げられる。このことはN+埋込み層（8
2）を接続部のみに形成することにより寄生抵抗を増す
ことなしに、寄生容量を低減できることを示している。
従って、高精度のMIS容量素子を実現することができ
る。
第３図及び第４図は本発明の他の例を示す。本例はBi
−CMOSへの応用に適したものであり、同図中、第１図及
び第２図との対応する部分には同一符号を付して重複説
明を省略する。
−CMOSへの応用に適したものであり、同図中、第１図及
び第２図との対応する部分には同一符号を付して重複説
明を省略する。
本例では特にMIS容量素子（87）におけるMIS形成部
（91）のN+プラグイン領域（46）と電極取出し部（92）
のN+プラグイン領域（48）を接続する高濃度不純物領域
として、第２図のN+埋込み層（82）に代えて、N+拡散領
域（49）とN+電極取出し領域（47）間のフィールド絶縁
膜（42）直下に、CMOSトランジスタにおけるチャンネル
ストップ領域の形成と同時に形成したN+領域（80）を用
いるようになす。即ち、このN+領域（80）はＰチャンネ
ルMOSトランジスタ素子（89）でのＰチャンネルストッ
プ領域（69）と同時に形成される。その他の構成は第１
図及び第２図と同様である。
（91）のN+プラグイン領域（46）と電極取出し部（92）
のN+プラグイン領域（48）を接続する高濃度不純物領域
として、第２図のN+埋込み層（82）に代えて、N+拡散領
域（49）とN+電極取出し領域（47）間のフィールド絶縁
膜（42）直下に、CMOSトランジスタにおけるチャンネル
ストップ領域の形成と同時に形成したN+領域（80）を用
いるようになす。即ち、このN+領域（80）はＰチャンネ
ルMOSトランジスタ素子（89）でのＰチャンネルストッ
プ領域（69）と同時に形成される。その他の構成は第１
図及び第２図と同様である。
かかる構成のMIS容量素子においても上例と同様に寄
生抵抗を増すことなく、Ｐ形半導体基体（81）との間の
寄生容量を低減することができ、高精度のMIS容量素子
を実現できる。
生抵抗を増すことなく、Ｐ形半導体基体（81）との間の
寄生容量を低減することができ、高精度のMIS容量素子
を実現できる。
本発明によれば、フィールド絶縁膜の開口に臨む不純
物領域上に誘電体層を介して一方の電極を形成してMIS
容量素子を形成している。選択酸化によるフィールド絶
縁膜の開口面積は精度よく得られるので、容量値を正確
に決定することができる。そして、MIS形成部での不純
物領域と電極取出し部での電極取出し領域を接続する高
濃度不純物領域を、それぞれ半導体基体と逆導電型で半
導体基体より不純物濃度が低い半導体層内に形成された
不純物領域及び電極取出し領域間の接続部のみに形成す
るので、寄生抵抗を上げることなく基体との間の寄生容
量を低減することができる。従って、高精度のMIS容量
素子を実現することができる。
物領域上に誘電体層を介して一方の電極を形成してMIS
容量素子を形成している。選択酸化によるフィールド絶
縁膜の開口面積は精度よく得られるので、容量値を正確
に決定することができる。そして、MIS形成部での不純
物領域と電極取出し部での電極取出し領域を接続する高
濃度不純物領域を、それぞれ半導体基体と逆導電型で半
導体基体より不純物濃度が低い半導体層内に形成された
不純物領域及び電極取出し領域間の接続部のみに形成す
るので、寄生抵抗を上げることなく基体との間の寄生容
量を低減することができる。従って、高精度のMIS容量
素子を実現することができる。
第１図は本発明による半導体装置の一例を示す断面図、
第２図はそのMIS容量素子の拡大断面図、第３図は本発
明による半導体装置の他の例を示す断面図、第４図はそ
のMIS容量素子の拡大断面図、第５図Ａは本発明の説明
に供するN+埋め込み層の大きさの変化に対する寄生容量
及び寄生抵抗の変化を示すグラフ、第５図Ｂはその測定
試料の略図、第６図は比較のためのMIS容量素子の断面
図、第７図は従来のMIS容量素子の断面図である。 （42）はフィール絶縁膜、（43）（44）は開口、（45）
はN+拡散領域、（46）（48）はN+プラグイン領域、（4
7）はN+電極取出し領域、（49）は誘電体層、（50）は
層間絶縁膜、（51）（52）はAl電極、（91）はMIS形成
部、（92）は電極取出し部である。
第２図はそのMIS容量素子の拡大断面図、第３図は本発
明による半導体装置の他の例を示す断面図、第４図はそ
のMIS容量素子の拡大断面図、第５図Ａは本発明の説明
に供するN+埋め込み層の大きさの変化に対する寄生容量
及び寄生抵抗の変化を示すグラフ、第５図Ｂはその測定
試料の略図、第６図は比較のためのMIS容量素子の断面
図、第７図は従来のMIS容量素子の断面図である。 （42）はフィール絶縁膜、（43）（44）は開口、（45）
はN+拡散領域、（46）（48）はN+プラグイン領域、（4
7）はN+電極取出し領域、（49）は誘電体層、（50）は
層間絶縁膜、（51）（52）はAl電極、（91）はMIS形成
部、（92）は電極取出し部である。
Claims (1)
- 【請求項１】第１導電型の半導体基体上に、MIS構造の
容量素子を有する半導体装置において、 上記容量素子は、フィールド絶縁膜の開口に臨む不純物
領域上に誘電体層を介して電極が形成されたMIS形成部
と、電極取出し部とを有し、 上記MIS形成部の上記不純物領域と上記電極取出し部の
電極取出し領域は、上記半導体基体と逆導電型でありか
つ上記半導体基体より不純物濃度が低い半導体層内に形
成され、上記MIS形成部の上記不純物領域と上記電極取
出し部の電極取出し領域とを接続する高濃度不純物領域
が、該不純物領域及び電極取出し領域間の接続部のみに
形成されて成ることを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272341A JP3038731B2 (ja) | 1989-10-19 | 1989-10-19 | 半導体装置 |
| DE69026675T DE69026675T2 (de) | 1989-10-19 | 1990-10-18 | MIS-Kapazitätselement |
| EP90120002A EP0423791B1 (en) | 1989-10-19 | 1990-10-18 | MIS capacitive element |
| US07/599,869 US5055905A (en) | 1989-10-19 | 1990-10-19 | Semiconductor device |
| KR1019900016648A KR100221440B1 (ko) | 1989-10-19 | 1990-10-19 | 용량성 소자를 갖는 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272341A JP3038731B2 (ja) | 1989-10-19 | 1989-10-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03133170A JPH03133170A (ja) | 1991-06-06 |
| JP3038731B2 true JP3038731B2 (ja) | 2000-05-08 |
Family
ID=17512539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1272341A Expired - Fee Related JP3038731B2 (ja) | 1989-10-19 | 1989-10-19 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5055905A (ja) |
| EP (1) | EP0423791B1 (ja) |
| JP (1) | JP3038731B2 (ja) |
| KR (1) | KR100221440B1 (ja) |
| DE (1) | DE69026675T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04352467A (ja) * | 1991-05-30 | 1992-12-07 | Toshiba Corp | Ｍｏｓ型半導体集積回路装置 |
| KR940018967A (ko) * | 1993-01-30 | 1994-08-19 | 오가 노리오 | 반도체장치 및 그 제조방법 |
| US5377072A (en) * | 1994-01-10 | 1994-12-27 | Motorola Inc. | Single metal-plate bypass capacitor |
| US5608258A (en) * | 1995-03-16 | 1997-03-04 | Zilog, Inc. | MOS precision capacitor with low voltage coefficient |
| JPH1012825A (ja) * | 1996-06-26 | 1998-01-16 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2000021972A (ja) * | 1998-07-03 | 2000-01-21 | Fujitsu Ltd | 半導体装置 |
| JP2000101045A (ja) * | 1998-07-23 | 2000-04-07 | Mitsubishi Electric Corp | 半導体装置 |
| EP1560269A1 (en) * | 2004-01-30 | 2005-08-03 | Alcatel | MOS capacitor in an integrated semiconductor circuit |
| JP2005259953A (ja) * | 2004-03-11 | 2005-09-22 | Toshiba Corp | 半導体装置 |
| KR20050030940A (ko) * | 2005-03-09 | 2005-03-31 | 손은일 | 다층 알루미늄 라미네이트 튜브용 시트 및 그 제조 방법 |
| JP2013149710A (ja) * | 2012-01-18 | 2013-08-01 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4686557A (en) * | 1980-09-19 | 1987-08-11 | Siemens Aktiengesellschaft | Semiconductor element and method for producing the same |
| US4887135A (en) * | 1982-02-09 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Dual level polysilicon single transistor-capacitor memory array |
| US4805071A (en) * | 1987-11-30 | 1989-02-14 | Texas Instruments Incorporated | High voltage capacitor for integrated circuits |
| US4933739A (en) * | 1988-04-26 | 1990-06-12 | Eliyahou Harari | Trench resistor structures for compact semiconductor memory and logic devices |
-
1989
- 1989-10-19 JP JP1272341A patent/JP3038731B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-18 EP EP90120002A patent/EP0423791B1/en not_active Expired - Lifetime
- 1990-10-18 DE DE69026675T patent/DE69026675T2/de not_active Expired - Fee Related
- 1990-10-19 KR KR1019900016648A patent/KR100221440B1/ko not_active IP Right Cessation
- 1990-10-19 US US07/599,869 patent/US5055905A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03133170A (ja) | 1991-06-06 |
| DE69026675T2 (de) | 1996-11-28 |
| DE69026675D1 (de) | 1996-05-30 |
| US5055905A (en) | 1991-10-08 |
| EP0423791A1 (en) | 1991-04-24 |
| KR910008844A (ko) | 1991-05-31 |
| KR100221440B1 (ko) | 1999-09-15 |
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|---|---|---|---|
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