JPS59104156A - 多層キヤパシタ - Google Patents
多層キヤパシタInfo
- Publication number
- JPS59104156A JPS59104156A JP57214334A JP21433482A JPS59104156A JP S59104156 A JPS59104156 A JP S59104156A JP 57214334 A JP57214334 A JP 57214334A JP 21433482 A JP21433482 A JP 21433482A JP S59104156 A JPS59104156 A JP S59104156A
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- JP
- Japan
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- capacitor
- electrode
- substrate
- film
- oxide film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＬＳＩ特にダイナミックＲＡＭ等のメモリー
に使用される多層キヤ・母シタに関する。
に使用される多層キヤ・母シタに関する。
従来、ＭＯ８ＬＳＩの素子としてのキセノ４シタは、一
般にＳｉ基板と多結晶シリコン層間に熱酸化膜を挾んだ
構造のものが広く使用されてきた。これをダイナミック
ＲＡＭ （ｄ−ＲＡＭ）に用いた場合について第１図及
び第２図を参照して説明する。
般にＳｉ基板と多結晶シリコン層間に熱酸化膜を挾んだ
構造のものが広く使用されてきた。これをダイナミック
ＲＡＭ （ｄ−ＲＡＭ）に用いた場合について第１図及
び第２図を参照して説明する。
図中の１は、例えばフィールド酸化膜２′ｃ分離された
複数の島領域を有するＰ型のＳｉ基板である。前記島領
域表面には、ビットｉｌｉ！１ｌ（ＢＬ）としてのＮ拡
散層３が設けられている。前記Ｎ＋拡散層３を除く島領
域上の大部分には、熱酸化膜４１を介して多結晶シリコ
ンからなるキャノやシタ電極５が設けられている。なお
、該電極５の一端部は前記フィールド酸化膜２上に延在
している。こうした基板１、熱酸化膜４１及びキャパシ
タ電極５により第２図に示す如くキセノ４シタ６が形成
される。また４、前記島領域上にはダート酸化膜４２を
介して多結晶シリコンからなるワード線電極７が設けら
れており、かつ該ｆ−ト電極７の一端部は前記キャノヤ
シタ電極５表面の酸化膜８上にオーパラ、ノされている
。このワード線電極７等を含む全面にはＣＶＤ−８ｉＯ
２膜９が堆積されておセ、かつ前記耐拡散層３、ワード
線電極７及びキャパシタ電極５に対応するｃｖＤ−ｓｔ
ｏ。
複数の島領域を有するＰ型のＳｉ基板である。前記島領
域表面には、ビットｉｌｉ！１ｌ（ＢＬ）としてのＮ拡
散層３が設けられている。前記Ｎ＋拡散層３を除く島領
域上の大部分には、熱酸化膜４１を介して多結晶シリコ
ンからなるキャノやシタ電極５が設けられている。なお
、該電極５の一端部は前記フィールド酸化膜２上に延在
している。こうした基板１、熱酸化膜４１及びキャパシ
タ電極５により第２図に示す如くキセノ４シタ６が形成
される。また４、前記島領域上にはダート酸化膜４２を
介して多結晶シリコンからなるワード線電極７が設けら
れており、かつ該ｆ−ト電極７の一端部は前記キャノヤ
シタ電極５表面の酸化膜８上にオーパラ、ノされている
。このワード線電極７等を含む全面にはＣＶＤ−８ｉＯ
２膜９が堆積されておセ、かつ前記耐拡散層３、ワード
線電極７及びキャパシタ電極５に対応するｃｖＤ−ｓｔ
ｏ。
膜９、酸化膜８部分には夫々コンタクトホール１０１〜
１０３が開口されている。更に、前記ＣＶＤ−８ｉＯ□
膜９上には前記耐拡散層３、ワード線電極？及びキャパ
シタ電極５と夫々コンタクトホール１０１〜１０３を介
して接続した取出し電極１１１〜１１３が設けられてい
る。これら取り出し電極１１１〜１１３を含む全面には
保護膜１２が設けられている。
１０３が開口されている。更に、前記ＣＶＤ−８ｉＯ□
膜９上には前記耐拡散層３、ワード線電極？及びキャパ
シタ電極５と夫々コンタクトホール１０１〜１０３を介
して接続した取出し電極１１１〜１１３が設けられてい
る。これら取り出し電極１１１〜１１３を含む全面には
保護膜１２が設けられている。
前述した構造のｄ−ＲＡＭは同第２図に示す回路構成と
なる。こうしたｄ−Ｒ，ＡＭにおいて、書き込みは、例
えばビット線を”１″の状態でビット線とキャパシタ電
極５を導通した後キャパシタ６に”１″の電荷を供給し
、しかる後ピッＨａとキヤ・母シタ電極５間を断線する
ことによシ行う。
なる。こうしたｄ−Ｒ，ＡＭにおいて、書き込みは、例
えばビット線を”１″の状態でビット線とキャパシタ電
極５を導通した後キャパシタ６に”１″の電荷を供給し
、しかる後ピッＨａとキヤ・母シタ電極５間を断線する
ことによシ行う。
また、読み取りは、例えばビット線を“０”の状態でビ
ット線とキャパシタ電極５とを導通した後、キャノ４シ
タ６が”１＃の電荷の場合は“０″の電荷に変えて読み
とり、“０″の電荷の場合はそのまま読みとる。烏乙ワ
ード線は、ビット線とキャパシタの０Ｎ１０ＦＦをコン
トロールする。） 〔背景技術の問題点〕 しかしながら、前述した構造のｄ−ＲＡＭにおいては、
キャパシタ６０片４Ｊ１１＋の電極として８１基板１を
用いているため、キャパシタ６の容量は平面的なキャパ
シタ電極５の面積でほぼ決定される。しかるに、今後Ｌ
ＳＩの集積度を上げるためには、キャパシタ電極５の面
積が小さくなることは避られす、キャパシタ量は必然的
に小さくなっていく。こうしたキャパシタ量の小さいｄ
−ＲＡＭにおいて、α線が基板１の深いところに入射し
た場合、キャリアが発生し、このうち少数キャリアがキ
ャパシタ電極５下の基板１表面に達すると、キャパシタ
量が小さいため基板１表面の電荷が中和され、キャパシ
タ量が大巾に変動して誤作動が生じる、いわゆるソフト
エラーを招く。
ット線とキャパシタ電極５とを導通した後、キャノ４シ
タ６が”１＃の電荷の場合は“０″の電荷に変えて読み
とり、“０″の電荷の場合はそのまま読みとる。烏乙ワ
ード線は、ビット線とキャパシタの０Ｎ１０ＦＦをコン
トロールする。） 〔背景技術の問題点〕 しかしながら、前述した構造のｄ−ＲＡＭにおいては、
キャパシタ６０片４Ｊ１１＋の電極として８１基板１を
用いているため、キャパシタ６の容量は平面的なキャパ
シタ電極５の面積でほぼ決定される。しかるに、今後Ｌ
ＳＩの集積度を上げるためには、キャパシタ電極５の面
積が小さくなることは避られす、キャパシタ量は必然的
に小さくなっていく。こうしたキャパシタ量の小さいｄ
−ＲＡＭにおいて、α線が基板１の深いところに入射し
た場合、キャリアが発生し、このうち少数キャリアがキ
ャパシタ電極５下の基板１表面に達すると、キャパシタ
量が小さいため基板１表面の電荷が中和され、キャパシ
タ量が大巾に変動して誤作動が生じる、いわゆるソフト
エラーを招く。
本発明は上記事情に鑑みてなされたもので、従来と同じ
平面的にキャパシタ′ｌ！極の面積で大きな容量を得る
ことのできる多層キャノそシタを提供することを目的と
するものである。
平面的にキャパシタ′ｌ！極の面積で大きな容量を得る
ことのできる多層キャノそシタを提供することを目的と
するものである。
本発明は、半導体基板上に導電体膜と絶縁膜とを交互に
積層するとともに、前記各導電体膜間を夫々並列に接続
することによって、平面的なキャパシタ電極の面積を増
大するとと々く大きな容量を得ることを図った。
積層するとともに、前記各導電体膜間を夫々並列に接続
することによって、平面的なキャパシタ電極の面積を増
大するとと々く大きな容量を得ることを図った。
以下、本発明をｄ−ＲＡＭに適用した例について、第３
図（ａ）〜（ｄ）及び第４図の製造方法を併記して説明
する。
図（ａ）〜（ｄ）及び第４図の製造方法を併記して説明
する。
〔１〕まず、Ｐ型のｓｉ基板２ノ上に例えばＬＯＣＯ８
法でフィールド酸化膜２２を形成した後、同基板１の素
子領域に熱酸化膜２３１を形成した。つづいて、全面に
厚さ約０．５μｍの多結晶シ５− リコン層を形成した後、全面にリンを拡散し、写真蝕刻
法によυパターニングして開孔部２４を有する導電体膜
としての多結晶シリコンから表る第１のキャパシタ電極
２５を形成した（第３図（ａ）図示）。ここで、基板２
ノ、熱酸化膜２３１及び第１のキャパシタ電極２５によ
シ第１のキヤ／ＩＰシタが形成される。次いで、熱酸化
処理を施して前記第１のキャパシタ電極２５の周囲に厚
さ１００ＯＸの第１の酸化膜２６を形成した。この後、
写真蝕刻法によりυト１孔部２４から露出する基板２１
上の熱酸化膜２３１のみを除去した（第３図（ｂ）図示
）。
法でフィールド酸化膜２２を形成した後、同基板１の素
子領域に熱酸化膜２３１を形成した。つづいて、全面に
厚さ約０．５μｍの多結晶シ５− リコン層を形成した後、全面にリンを拡散し、写真蝕刻
法によυパターニングして開孔部２４を有する導電体膜
としての多結晶シリコンから表る第１のキャパシタ電極
２５を形成した（第３図（ａ）図示）。ここで、基板２
ノ、熱酸化膜２３１及び第１のキャパシタ電極２５によ
シ第１のキヤ／ＩＰシタが形成される。次いで、熱酸化
処理を施して前記第１のキャパシタ電極２５の周囲に厚
さ１００ＯＸの第１の酸化膜２６を形成した。この後、
写真蝕刻法によりυト１孔部２４から露出する基板２１
上の熱酸化膜２３１のみを除去した（第３図（ｂ）図示
）。
〔１１〕次に、全面に厚さ０．５μｍの多結晶シリコン
層を形成した後、全面にリンを拡散し、写真蝕刻法によ
りパターニングして一部が前記開孔部２４を通って基板
１に接続する導電体膜としての多結晶シリコンからなる
第２のキャパシタ電極２７を形成した。ここで、第２め
キャパシタ電極２７、第１の酸化膜２６及び第１のキャ
パシタ電極２５により第２のキャパシタが形成６− され、かつこの第２のキャノヤシタと前記第１のキャパ
シタとによ多並列接続された２層構造の多層キヤ・やシ
タが構成される。つづいて、前記第２のキャパシタ電極
２７の周囲に厚さ約１０００Ｘの第２の酸化膜２８を形
成した。次いで、露出する基板２ノ上の熱酸化膜２３．
を除去した後、熱酸化処理を再度施して基板２１上にダ
ート酸化膜となる熱酸化膜２３２を形成した。
層を形成した後、全面にリンを拡散し、写真蝕刻法によ
りパターニングして一部が前記開孔部２４を通って基板
１に接続する導電体膜としての多結晶シリコンからなる
第２のキャパシタ電極２７を形成した。ここで、第２め
キャパシタ電極２７、第１の酸化膜２６及び第１のキャ
パシタ電極２５により第２のキャパシタが形成６− され、かつこの第２のキャノヤシタと前記第１のキャパ
シタとによ多並列接続された２層構造の多層キヤ・やシ
タが構成される。つづいて、前記第２のキャパシタ電極
２７の周囲に厚さ約１０００Ｘの第２の酸化膜２８を形
成した。次いで、露出する基板２ノ上の熱酸化膜２３．
を除去した後、熱酸化処理を再度施して基板２１上にダ
ート酸化膜となる熱酸化膜２３２を形成した。
更に、全面に多結晶シリコン層を形成した後、写真蝕刻
法によｐ ／４１ターニングして熱酸化膜２３！の一部
から第１．第２の酸化膜２６゜２８の一部に亘る領域上
に多結晶シリコンからなるワード線電極２９を形成した
（第３図（ｃ）図示）。
法によｐ ／４１ターニングして熱酸化膜２３！の一部
から第１．第２の酸化膜２６゜２８の一部に亘る領域上
に多結晶シリコンからなるワード線電極２９を形成した
（第３図（ｃ）図示）。
Ｃ１１Ｄ次に、露出する熱酸化膜２３２を除去した後、
露出する基板２１表面にリン拡散を行なってビット線と
なる耐拡散層３０を形成した。
露出する基板２１表面にリン拡散を行なってビット線と
なる耐拡散層３０を形成した。
以下、常法によシ、全面にＣＶＤ−酸化膜３１を形成し
た後、前記耐拡散層３０、ワード線電極２９、第１の多
結晶シリコンノやターン２５の夫夫の一部に対応するＣ
ＶＤ−酸化膜３１、第１の熱酸化膜２６部分に第１〜第
３のコンタクト部３２、〜３２３を形成し、しかる後こ
れらコンタクト部３２％〜３２３にＡｔからなる取出し
電極３ｓ１〜３３３を形成し、更に全面に保護膜３４を
形成することによりｄ−ＲＡＭを製造した（第３図（ａ
）及び第４図図示）。なお、第４図は第３図（ｄ）の平
面図である。
た後、前記耐拡散層３０、ワード線電極２９、第１の多
結晶シリコンノやターン２５の夫夫の一部に対応するＣ
ＶＤ−酸化膜３１、第１の熱酸化膜２６部分に第１〜第
３のコンタクト部３２、〜３２３を形成し、しかる後こ
れらコンタクト部３２％〜３２３にＡｔからなる取出し
電極３ｓ１〜３３３を形成し、更に全面に保護膜３４を
形成することによりｄ−ＲＡＭを製造した（第３図（ａ
）及び第４図図示）。なお、第４図は第３図（ｄ）の平
面図である。
しかして、前述の如く製造されるｄ−ＲＡＭにおいては
、第１のキャパシタの電極２５と基板２１とが熱酸化膜
２３１を介して第１のキャパシタを形成するとともに、
同基板２１に接続する第２のキャパシタ電極２１と第１
のキャパシタ電極２５とが第１の酸化膜２６を介して第
２のキャパシタを形成し、これら第１．第２のキャノシ
タが互いに並列な２層からなる多層キヤノンタとなって
いるため、その容量は従来の１層構造のそれと比べ同じ
セル面積で約２倍となる。事実、キャパシタ電極の層数
と容量との関係は、第５図に示す如く比例特性を示して
いる。
、第１のキャパシタの電極２５と基板２１とが熱酸化膜
２３１を介して第１のキャパシタを形成するとともに、
同基板２１に接続する第２のキャパシタ電極２１と第１
のキャパシタ電極２５とが第１の酸化膜２６を介して第
２のキャパシタを形成し、これら第１．第２のキャノシ
タが互いに並列な２層からなる多層キヤノンタとなって
いるため、その容量は従来の１層構造のそれと比べ同じ
セル面積で約２倍となる。事実、キャパシタ電極の層数
と容量との関係は、第５図に示す如く比例特性を示して
いる。
このようなことから、従来と比ベソフトエラーの発生を
著しく押えることができる。
著しく押えることができる。
々お、上記実施例ではｄ−ＲＡＭの多層キャノ４シタが
２層からなる場合について述べたが、これに限らない。
２層からなる場合について述べたが、これに限らない。
例えば、第６図に示す如く多結晶シリコンからなる第３
のキャパシタ電極４１が第１の酸化膜２６の開孔部４２
を通って第１のキヤ・ぐシタ電極２５に接続し、かつ多
結晶シリコンからなる第４のキヤ・臂シタ電極４３が第
３のキャパシタ電極４１の開孔部４４を通って第２のキ
ヤ・平シタ電極２７に接続した４層からなる多層キャパ
シタを設けた構造のものでもよい。
のキャパシタ電極４１が第１の酸化膜２６の開孔部４２
を通って第１のキヤ・ぐシタ電極２５に接続し、かつ多
結晶シリコンからなる第４のキヤ・臂シタ電極４３が第
３のキャパシタ電極４１の開孔部４４を通って第２のキ
ヤ・平シタ電極２７に接続した４層からなる多層キャパ
シタを設けた構造のものでもよい。
なお、図中の４５．４６は第３．第４のキャパシタ電極
４１．４３の周囲の第３．第４の酸化膜を夫々示す。
４１．４３の周囲の第３．第４の酸化膜を夫々示す。
こうした構造のｄ−ＲＡＭによれば、第３図（ａ）及び
第４図図示のそれと比べ一部ソフトエラーの発生を押え
ることができる。
第４図図示のそれと比べ一部ソフトエラーの発生を押え
ることができる。
上記実施例では、導電体膜の材料として多結晶シリコン
を用いたが、これに限らない。例えば、９− Ｍｏ 、ＴＩ 、 Ｗ ＊ Ａｔもしくはこれらと８１
との化合物を用いてもよい。
を用いたが、これに限らない。例えば、９− Ｍｏ 、ＴＩ 、 Ｗ ＊ Ａｔもしくはこれらと８１
との化合物を用いてもよい。
上記実施例では、第２多結晶シリコンパターンが基板に
接続している場合、即ち基板を一つ゛の電極とする場合
について述べたが、これに限らず、基板上方に単に容量
を形成する場合についても適用することができる。
接続している場合、即ち基板を一つ゛の電極とする場合
について述べたが、これに限らず、基板上方に単に容量
を形成する場合についても適用することができる。
上記実施例では、多層キャｉ４シタをｄ −ＲＡＭに適
用した場合について述べたが、これに限らず、他のＬＳ
Ｉに用いてもよい。
用した場合について述べたが、これに限らず、他のＬＳ
Ｉに用いてもよい。
以上詳述した如く本発明によれば、従来と同じ平面的な
キャパシタ電極の面積で大きな容量を得ることのでき、
もって素子の高密度化を達成し得る多層キャパシタを提
供できるものである。
キャパシタ電極の面積で大きな容量を得ることのでき、
もって素子の高密度化を達成し得る多層キャパシタを提
供できるものである。
第１図は従来のキャｉ４シタを用いたダイナミックＲＡ
Ｍの断面図、第２図は第１図図示のダイナミックＲＡＭ
の回路図、第３図（ａ）〜（ｄ）は本発明−１〇− の多層キャパシタを用いたダイナミックＲＡＭの製造工
程を示す断面図、第４図は第３図（ｄ）の平面図、第５
図は寥４ｆｌｉ雰ｆ↓官−ノーシ′の層数と容量との関
係を示す特性図、第６図は本発明の多層キヤｉ４シタを
用いた他のダイナミックＲＡＭの断面図である。 ２１・・・Ｐ型８１基板、２２・・・フィールド酸化膜
、２３１ｒ２３２・・・熱酸化膜、２４．４２・・・開
孔部、２５．２７．４１．４３・・・キャパシタ電極、
２６．２１Ｊ、４５．４６・・・酸化膜、２９・・・ワ
ード線電極、３０・・・耐拡散層（ビット線）、３１・
・・ＣＶＤ−酸化膜、３２１〜３２３・・・コンタクト
部、３３１〜３３３・・・取出し電極、３４・・・保護
膜。 出願人代理人 弁理士 鈴 江 武 彦第１図
Ｍの断面図、第２図は第１図図示のダイナミックＲＡＭ
の回路図、第３図（ａ）〜（ｄ）は本発明−１〇− の多層キャパシタを用いたダイナミックＲＡＭの製造工
程を示す断面図、第４図は第３図（ｄ）の平面図、第５
図は寥４ｆｌｉ雰ｆ↓官−ノーシ′の層数と容量との関
係を示す特性図、第６図は本発明の多層キヤｉ４シタを
用いた他のダイナミックＲＡＭの断面図である。 ２１・・・Ｐ型８１基板、２２・・・フィールド酸化膜
、２３１ｒ２３２・・・熱酸化膜、２４．４２・・・開
孔部、２５．２７．４１．４３・・・キャパシタ電極、
２６．２１Ｊ、４５．４６・・・酸化膜、２９・・・ワ
ード線電極、３０・・・耐拡散層（ビット線）、３１・
・・ＣＶＤ−酸化膜、３２１〜３２３・・・コンタクト
部、３３１〜３３３・・・取出し電極、３４・・・保護
膜。 出願人代理人 弁理士 鈴 江 武 彦第１図
Claims (3)
- （１）半導体基板上に導電体膜と絶縁膜とを又互に積層
するとともに、前記各導電体膜間を夫夫並列に接続した
ことを特徴とする多層キヤ・ぐシタ。 - （２）導電体膜の材料として、多結晶シリコン、あるい
はＭｏ 、 Ｔｉ 、 Ｗ 、 Ａ７もしくはこれらと
Ｓｔとの化合物を用いることを特徴とする特許請求の範
囲第１項記載の多層キャパシタ。 - （３）導電体膜の少なくとも一つの電極が半導体基板で
あることを特徴とする特許請求の範囲第１項記載の多層
キャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214334A JPS59104156A (ja) | 1982-12-07 | 1982-12-07 | 多層キヤパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214334A JPS59104156A (ja) | 1982-12-07 | 1982-12-07 | 多層キヤパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59104156A true JPS59104156A (ja) | 1984-06-15 |
Family
ID=16654031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57214334A Pending JPS59104156A (ja) | 1982-12-07 | 1982-12-07 | 多層キヤパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104156A (ja) |
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| JPS61208255A (ja) * | 1985-03-13 | 1986-09-16 | Toshiba Corp | 半導体記憶装置 |
| EP0194682A2 (en) * | 1985-03-13 | 1986-09-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPS61245560A (ja) * | 1985-04-23 | 1986-10-31 | Agency Of Ind Science & Technol | 半導体集積回路用キヤバシタ |
| EP0234741A2 (en) * | 1986-01-30 | 1987-09-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| EP0295709A2 (en) * | 1987-06-17 | 1988-12-21 | Fujitsu Limited | Dynamic random access memory device and method of producing the same |
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-
1982
- 1982-12-07 JP JP57214334A patent/JPS59104156A/ja active Pending
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