JPH01179449A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、微細であってかつ蓄積容量が大きな半導体記
憶装置に関する。特に高集積化に好適なダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）の積層容量型セルに
関する。

〔従来の技術〕

ＤＲＡＭ　（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅ
ｓｓ　Ｍｅｍｏｒｙ）は、３年で４倍という集積度向上
を実現してきており、既にメガビットメモリの量産が始
まっている。この高集積化は、素子寸法を微細化するこ
とで達成されてきた。しかし、微細化に伴う蓄積容量の
減少のために、信号対雑音（ＳＮ）比の低下や、α線の
入射による信号反転等の常客が顕在化し、信頼性の維持
が課題となっている。

このため、蓄積容量を増加させることができるメモリセ
ルとして、特公昭６１−５５５２８号に記載されている
ように、蓄積容量部の一部をスイッチ用トランジスタや
素子間分離酸化膜上に積み上げた、積層容量型セル（Ｓ
　Ｔ　Ｃ：　Ｓ　ＴａｃｋｅｄＣａｐａｃｉｔｏｒ）が
、従来の平面型キャパシタに代わるものとして期待され
るようになってきた。

従来のＳＴＣセルの平面レイアウト図を第２図に示す。

ここで、（２，１）がスイッチ用トランジスタのチャネ
ル領域や不純物拡散層が作られるアクティブ領域であり
、（２，２）がスイッチ用トランジスタのゲート電極と
なるワード線、（２，３）が。

ビット線（２，８）と基板の拡散層を接触させるための
コンタクト孔、（２，４）がビット線と拡散層を接続さ
せるパッドとなる導体層、（２，５）が、蓄積容量下部
電極（２，６）と拡散層を接続させるためのコンタクト
孔、（２，７）がプレート電極、（２，８）がビット線
である。

このＳＴＣセルは、（２，６）の蓄積容量部をワード線
の上にまで延在そせることかできるため。

基板表面のみを蓄積容量部として利用する平面型セルに
比べて、はるかに大きな蓄積容量が実現でき、メガビッ
トＤＲＡＭに用いられる微小なセル面積でも、回路動作
上充分な蓄積容量を確保することが可能となる。一方、
従来の平面型セルでは、これと同じ大きさのセル面積で
は、絶縁膜を薄くしても、容量の達成はむずかしい。

〔発明が解決しようとする課題〕

しかし、このＳＴＣセルにも下記で説明するような様々
な間層がある。これを、第４図の断面構造を用いて詳細
に説明する。このＳＴＣセルは、次のような工程を経て
作製される。まず、単結晶半導体基板（４，１）上に、
各々の素子を電気的に分離するための比較的厚い酸化膜
（４，２）を、公知の熱酸化法を用いて成長させる。膜
厚は１００〜１１０００ｎ程度である。次に、スイッチ
用トランジスタのゲート絶縁膜（４，３）を。

これも公知の熱酸化法を用いて成長させる。膜厚は素子
寸法の微細化とともに薄くなり、１０〜５０ｎｍのもの
が使われている。ワード線（４，４）として不純物を含
む多結晶シリコンを堆積させ、それを、公知のホトリソ
グラフ法やドライエッチ法を用いて加工する。らさに、
この加工したワード線をマスクとして、基板（４，１）
と導電型の違う不純物を公知のイオン打ち込み法で導入
し、不純物拡散ＷＪ（４，５）を形成する。

不純物拡散層を活性化させるために熱処理が必要なのは
言うまでもない。次に、電荷蓄積容量部（４，７）を形
成するために、基板内の不純物拡散層に接触するように
、同じ導電型の多結晶シリコン（４，７）を公知のＣＶ
　Ｄ　（ＣｈｅｍｉｃａｌＶ　ａｐｏｒ　Ｄ　ｅｐｏｓ
ｉｔｉｏｎ’）法を用いて堆積する。この多結晶シリコ
ン（４，７）は、第２図の平面図からも明らかなように
、ワード線（４，４）や、素子間分離膜（４，２）上に
も形成されるため、蓄積容量部の面積が増加し、その結
果、大きな蓄積容量を確保することができる。

また、この際、多結晶シリコンは、ビット線（４，Ｉ　
Ｌ）と不純物拡散層とのコンタクト孔（第２図の２．３
）が形成される場所にも同時に形成される。このため、
ワード線間の間隔が小さくても、この多結晶シリコン層
（第２図の２６４）を介することによって、ビット線（
４，１１）とワード線（４，４）の電気的ショートの危
険なく、拡散層との接続が行なえる。なお、ここで（４
，６）（４，１０）は層間絶縁膜である。

しかし、従来構造のＳＴＣセルでは、プレート電極（４
，９）の加工時に、パッド導体層（２，４）を露出させ
なければならない。これは、この場所を通してビット線
（４，１１）とパッド導体層が接触しなければならない
からである。このため、プレート電極の加工に際して、
パッド導体層が削られないようにするため、パッド導体
層の表面にも形成される非常に薄いキャパシタ絶縁膜（
４，８）で、プレートのドライエツチング加工を止める
という高度な技術が必要となる。

このような製造上の問題に加えて、このセル構造ではセ
ル面積を小さくするのは難かしいという本質的な問題が
ある。これは、プレート電極（４，９）とパッド導体層
（２，４）とが接触しないようにするため、充分な間隔
を確保しておかなければならない点に起因している。こ
のパッド導体層（２，４）を削除することも可能である
が、その場合は、ビット線（４，１１）とワード線（４
，４）の短絡を防ぐためにワード線の間隔を広げなけれ
ばならず、同様にセル面積の縮少は粟かしくなる。

以上のように、従来のＳＴＣ構造ではセル面積の縮少自
体が難しく、４メガビット以上の超高集積ＤＲＡＭでは
、この従来ＳＴＣでは対応できない。

これらの問題を解決するＳＴＣ構造として、実開昭５５
−１７８８９４号に述べられているものがある。第３図
が、そこに述べられているＳＴＣセルの平面レイアウト
図を示したものである。簡単化するために、メモリ部コ
ンタクト孔（３，４）の上に配置される蓄積容量下部電
極や、プレート電極は省略しである。

この構造の特徴は、アクティブ領域（３，１）において
、メモリ部コンタクト孔（３，４）が開口する部分の上
には、ビット線（３，５）が配置されないようにしであ
る点である。もちろん、ビット線（３，５）はコンタク
ト孔（３，３）を通して、基板の不純物拡散層と接触し
ている。そして、蓄積容量部はビット線の形成後に作る
ようにする。

こうすると、プレート電極の形成に際して、第２図、第
４図に示したような、ビット線コンタクト部を露出させ
る必要がない。

すなわち、プレート電極はメモリセル部を被うだけで良
い。

このようなセル構造によって、セル面積を小さくしなが
らも、蓄積容量下部電極の面積がプレート電極の加工に
制限されなくなるため、大きな蓄積容量を実現できる。

しかし、この構造においても、平行に配置されたビット
線（３，５）とアクティブ領域（３，１）が、重さなら
ないようにしただけでは、ビット線間の距離を縮めるの
は非常に困難である。第３図に示すレイアウトでは、ビ
ット線間隔が広くなり。

セル面積の縮少には限界がある０本発明の目的は、メガ
ビット以上の超高集積ＤＲＡＭに用いられる。

さらに微細なＳＴＣ構造を提供することにある。

（８題を解決するための手段〕 第１図は、本発明のメモリセルの平面図を示したもので
ある。本発明では、直交するワード線（１，２）とビッ
ト線（１，４）に対して、アクティブ領域（ｔ、Ｈの主
要部分はどちらとも平行にならないようになっている。

本発明では、最も稠密にアクティブ領域を配置するため
、ワード線とビット線に対して４５度になるように配置
し、かつ、メモリ部コンタクト孔（１，５）が開口する
部分のみを、ビット線に対して平行に配置した。

しかも、ひとつのアクティブ領域に最隣接する４つのア
クティブ領域とは、その主要部分が直交するようにした
。なお、この第１図に示した平面レイアウト図を単位と
し、これを多数回繰り返し配置することで、メモリアレ
ーが構成される。

第５図は、本発明のＳＴＣ構造の断面図を示したもので
ある。本発明では、アクティブ領域がワード線・ビット
線に対して斜めに配置されているため、その断面図とし
ては、一対のメモリ部コンタクト孔（１，５）の中心を
結ぶ線で切ったものを用いる。

本発明でのアクティブ領域は、単に斜めになっているだ
けであり、その形成方法は従来となんら変わる所はない
。

第１図に示した本発明では、ワード線はアクティブ領域
に対して傾いているが、そのゲート長は最短距離で決ま
る。

なお、このワード線は、（５，６）に示した層間絶縁膜
によって、自己整合的に他の導体層から絶縁されるよう
にする。なお、この断面図ではソース・ドレインは単純
な不純物拡散層構造となっているが、公知の電界緩和型
のソース・ドレイン拡散層構造にすることも可能である
。

次に、ビット線（５，７）を形成し、これも、ワード線
（５，４）と同様に、絶縁膜（５，８）を用いて自己整
合的に絶縁する。第５図の断面図では、第４図のパッド
導体層（２，４）と同じ形状でビット線（５，７）が存
在する。

このように、ワード線とビット線で格子を作ると、第１
図の平面レイアウト図から明らかなように、ワード線と
ビット線の作る谷間に、アクティブ領域（１，１）の一
対の拡散層が、表面を表わすようになる。この上に、蓄
積容量部の下部電極（１，６と５．９）を形成する。さ
らに、この下部電極を加工した後、キャパシタ絶縁膜（
５，１０）を作り、その主に、プレート電極（５，１１
）を作る。当然のことながら、プレート電極はメモリア
レー上では、第２図、第４図で示したような加工は行う
必要がない。なお、（５，１２）はプレート電極（５，
１１）上の層間絶縁膜であり、この上にＡＱなどが配線
されるが、ここでは省略しである。

〔作用〕

このようなアクティブ領域形状と配列にすることで、第
３図に示した従来構造で問題となるビット線（３，５）
間のレイアウト上の干渉がなくなり、ビット線ピッチを
大巾に縮少できる。すなわち、従来構造では、メモリ部
コンタクト孔（３，４）の片側だけをビット線（３，５
）が通っているが、本発明の第１図では、メモリ部コン
タクト孔（１，５）は２本のビット線（１，４）に囲ま
れている。

また、前述したように、ワード線（１，２）とビット線
（１，４）の両方を、自己整合的に他の導体層と絶縁す
ることにより、ワード線ピッチが縮まるだけでなく、蓄
積容量部（１，６と５．９）が基板と接触するメモリ部
コンタクト孔（１，５）は、自己整合的に開口できるよ
うになる。

上記メモリセルの構成により、４メガビット以上の超高
集積ＤＲＡＭを実現できる微小面積のメモリセルが第１
図に示したように構成できる。

しかも、蓄積容量下部電極（１，６と５．９）は、第２
図の従来型ＳＴＣ構造と違って、上層にくるプレート電
極（１，７と５．１１）の加工に面積的な制限を受けな
いため、最小加ニスペースで、均等に配置することがで
きる。また、本発明のＳＴＣ構造では、ビット線は電位
が固定されたビット線や、蓄積容量部の導体層によって
完全に被わ九るため、ビット線間の線間容量が大巾に減
少し、メモリのアレー雑音が従来構造に比べて減少する
という効果もある。

〔実施例〕

実施例１゜ 以下、本発明の第１の実施例を第６図（ａ）〜（ｉ）ま
でを用いて説明する。

まず、第６図（ａ）に示したように、第１導電型の単結
晶半導体基板（６，１）上に、各々の素子を電気的に分
離する素子間分離膜（６，２）と、ゲート絶縁膜（６，
３）を公知の熱酸化法を用いて成長させる。素子間分離
膜は２Ｏ０〜１１０００ｎの範囲で、また、ゲート絶縁
膜は１０〜２Ｏｎｍの範囲で成長させた。なお、メガビ
ットレベルのＤＲＡＭでは、アクティブ領域の幅と素子
間分離領域の幅が各々サブミクロンメータとなるため、
いわゆる、バーズビークの延びを抑える改良ＬＯＣＯ３
法を用いている。この表面に、第６図（ｂ）に示したよ
うにワード線（６，４）を形成する。本実施例では、ワ
ード線の材料として不純物を含む多結晶シリコンを用い
たが、多結晶シリコンとシリサイドの積層膜であるポリ
サイドや。

タングステン等に代表される高融点金属を用いることも
できる。このワード線は、自己整合的に層間絶縁膜（６
，５）で被われるようにする。すなわち、ワード線とな
る多結晶シリコンを加工する際、この上に堆積させた絶
縁膜をマスクとして加工し、露出した側壁は、さらにそ
の上に堆積させた絶縁膜を異方性ドライエッチした時に
残る側壁絶縁膜で被うという方法である。

このワード線をマスクにルで、基板とは導電型の異なる
不純物をイオン打ち込みし、不純物拡散層（６，６）を
形成する。そして、不純物を活性化させるために、８０
０〜１０００℃での熱処理を行う、なお、この断面では
従来のシングルドレイン構造になっているが、公知の電
界緩和型ドレイン構造を用いても良い。

また１本実施例では、不純物拡散層は、イオン打込み法
を用いて形成したが、下記に述べるビット線（６，８）
や、蓄積容量部（６，１１）から、不純物を柱させると
いう方法も行った。この方法を用いるとイオン打込み法
で問題となる欠陥の発生がまったく無く、リーク電流の
少ない接合が実現でき、メモリの記憶保持特性が向上す
る。

次に、第６図（ｃ）のように、表面全体に公知のＣＶＤ
法を用いて絶縁膜（６，７）を堆積させ、ビット線が基
板の拡散層と接触する部分のみ、公知のホトリソグラフ
法とドライエッチ法を用いて開口する（第１図の１．３
）。この絶縁膜（６，７）は、次の工程でビット線を加
工する際の下地となり、基板表面が露出したり、素子間
分離膜（６，２）が削られるのを防ぐ役割がある。膜厚
はビット線加工時の下地との選択比で決まるが、本実施
例では２Ｏ〜１１００ｎとした。

次に、第６図（ｄ）に示したように、ビット線（６，８
）を形成する。このビット線は、（６，９）の絶縁膜と
一緒に加工する。本発明では、このビット線の形成後に
、高温熱処理を必要とする蓄積容量部を作るため、ビッ
ト線材料としてはその熱処理に耐えるものを用いる。ま
た、抵抗が低いことも必要条件である。そこで、本実施
例では、ポリサイドやタングステンを用いた。この上に
、さらに絶縁膜を堆積させ、公知のドライエッチ法を用
いることにより、第６図（ｄ）で露出した、ビット線の
側壁を被う（第６図（ｅ））−ここまで行うと、第１図
のメモリ部コンタクト孔（１，５）を開口する領域は、
互いに絶縁されたワード線とビット線に囲まれるように
なる。このアクティブ領域上の薄い酸化膜を除去するこ
とによって、蓄積容量部と接触する拡散層を露出させる
ことができる。なお、本実施例では、第６図（ｆ）に示
したように、蓄積容量部を加工する際の下地となる１０
〜１１００ｎ程度の絶縁膜６．１０を堆積させ、その拡
散層領域のみを露出させた。このように、ワード線とビ
ット線を自己整合的に絶縁することにより、それに囲ま
れるメモリ部コンタクト領域も、自己整合的に形成でき
るのが１本発明の特徴のひとつである。

次に、第６図（ｇ）のように、不純物拡散層と同じ導電
型の蓄積容量の下部電極（６，１１）を形成し、この表
面にキャパシタ絶縁膜（６，１２）を３〜１０ｎｍ程度
形成する。本実施例では、下部電極として不純物を含む
多結晶シリコンを用いたが、タングステンのような金属
でも良い、また。

キャパシタ絶縁膜としては、多結晶シリコン表面に成長
させた熱酸化膜や、酸化膜と窒化膜の積層膜、または、
Ｔａ２ＯＢなどの高誘電率絶縁膜を使うことができる。

この上に、第６図（ｈ）のように、プレート電極（６，
１３）を堆積させて、メモリセルの蓄積容量部を完成さ
せる。このプレート電極をメモリセル上で加工する必要
がないのも、本発明の特徴のひとつである。このプレー
トの材料としては、多結晶シリコンやタングステンなど
を使う。

最後に、第６図（ｉ）のように層間絶縁膜（６，１４）
を形成し、その上にＡＱ配線（６，１５）を作りメモリ
セルを完成する。

実施例２゜ 第７図は、本発明の第２の実施例を示したものである。

この構造の特徴は、アクティブ領域内に形成した不純物
拡散層の上にのみ、選択的に導体層（７，７）を成長さ
せたものである。前述したように、本発明の特徴のひと
つは、ワード線とビット線を自己整合的に絶縁した点に
ある。このため、第１図のコンタクト孔（１，３）や、
メモリ部コンタクト孔（１，５）の実質的な大きさは、
側壁絶縁膜の膜厚によって決まり、広い意味での自己整
合プロセスでコンタクト孔が開口できる。

しかし、メ、モリ部コンタクト孔のように、そのくぼみ
が深くなるものについては、ビット線の加工の際に、下
層のワード線が露出する危険性がある。

そこで、本実施例のように、拡散層領域をもちあげるこ
とによって、コンタクト孔を開口する際の加工が容易に
なる。

この選択成長部は、第６図（ｂ）に示したワード線（６
，４）の加工が終了した後に行う。本実施例では公知の
ＣＶＤ法を用いて、多結晶シリコンを成長させた。

ここで（７，１）は半導体基板、（７，２）は素子間分
離膜、（７，３）はゲート絶縁膜、（７，４）はワード
線、（７，５）、（７，８）、（７，１０）。

（７，１１）は層間絶縁膜、（７，６）は不純物拡散層
、（７，７）は選択成長部、（７，９）はビット線、（
７，１２）は蓄積容量下部電極、（７，１３）はキャパ
シタ絶縁膜、（７，１４）はプレート電極である。

実施例３゜ 第８図（ａ）、（ｂ）は１本発明の第３の実施例を示た
工程図である。本発明では、蓄積容量部がメモリセルの
最上部に配置されるため、プレート電極は、メモリセル
上では加工する必要がなくなる。このため、蓄積容量部
の形状がプレート電極の加工に影響を及ぼすことはない
。この特徴を生かし、蓄積容量部を大きくできるように
したのが本実施例である。そこで、第８図（ａ）のよう
に、蓄積容量部（８，９）の表面に絶縁膜（８，１０）
を形成し、−緒に加工する。次に、この表面に、再び導
体層を堆積し、これを異方性ドライエッチすると、第８
図（ｂ）に示したように側壁に残る（８．１１）。この
側壁の分だけ容量の増加が実現できる。この実施例によ
って、実施例１の構造に比べて、２Ｏ〜３０％の容量増
加が実現できる。

ここで、（８，１）は半導体基板、（８，２）は素子間
分離膜、（８，３）はゲート絶縁膜、（８，４）はワー
ド線、（８，５）、（８，８）は層間絶縁膜、（８，６
）は不純物拡散層、（８，７）はビット線、（８，９）
は蓄積容量下部電極、（８，１０）は絶縁膜、（８，１
１）は下部電極側壁部、（８，１２）はキャパシタ絶縁
膜（８，１３）はプレート電極である。

実施例４゜ 第９図は１本発明の第４の実施例を示したものである。

本実施例では、ビット線（９，７）と他の導体層との線
間容量を小さくするために、ビット線（９，７）の形成
後に、全体を導体層（９，９）で被り、その導体層をあ
る電位に固定しようとするものである。この導体層（９
，９）の形成も。

ワード線やビット線の形成方法と同じように、メモリ部
コンタクト孔の開口時に、自己整合的に絶縁されるよう
にする。これによって、余分なマスクを追加することな
く、中間導体層の形成が行える。

ここで、（９，１）は半導体基板、（９，２）は素子間
分離膜、（９，３）はゲート酸化膜、（９，４）はゲー
ト電極、（９，５）、（９，８）。

（９，１０）、（９，１１）は層間絶縁膜、（９，６）
は不純物拡散層、（９，７）はビット線、（９，９）は
中間導体層、（９，１２）は蓄積容量下部電極。

（９，１３）はキャパシタ絶縁膜、（９，１４）はプレ
ート電極である。

実施例５゜ 第１０図は、本発明の第５の実施例を示したものである
。本実施例では、蓄積容量をさらに増加させるために、
蓄積容量下部電極（１０，９）の側面にくぼみを設けた
ものである。これを作るためには、まず、下部電極の下
地となる導電層を堆積させた後に、絶縁膜を堆積させ、
下地層の上にのみコンタクト孔を開口する。そして、上
層となる導体層を堆積させて、中間に存在する絶縁膜層
ともに第１０図のように加工した後、２層の導体層では
さまれた絶縁膜のみを除去する。これによって、中間に
くぼみが形成される。その後、キャパシタ絶縁膜（１０
，１０）とプレート電極（ｔ　ｏ、ｔ　Ｂを形成するが
、Ｃ：ＶＤ法を用いることにより、狭いすき間もうめる
ことができる。

ここで、（１０，１）は半導体基板、（１０，２）は素
子間分離膜、（１０，３）はゲート絶縁膜、（１０，４
）はワード線、　（１０，５）、（１０，８）は層間絶
縁膜、（１０，９）は蓄積容量下部電極、（１０，１０
）はキャパシタ絶縁膜、（１０，１１）はプレート電極
である。

〔発明の効果〕

本発明によれば、１６メガビツトレベルのＤＲＡＭで必
要とされる微少なメモリセルを、従来のホトリソグラフ
法や、ドライエッチ法を用いて、容易に作製することが
可能となる。しかも、従来構造のＳＴＣと比べて、プレ
ート電極の加工に、蓄積容量が影響されないため、！＆
も稠密に蓄積容量部を配置することができる。この結果
、微少なセル面積でも充分な容量を確保できるようにな
る。また、第２の実施例を用いると、２Ｏ〜３０％増し
の容量を達成することができ、この容量値は、α線によ
るソフトエラーや１回路雑音等を考慮しても、充分余裕
のある値となる。

本発明の第２の特徴は、蓄積容量部がビット線の上に形
成されるため、蓄積容量やプレート電極が、シールド線
としての役割もはたす点である。

このため、ビット線の線間容量が減少し、メモリアレー
雑音が大巾に減少する。さらには、この構造を実現する
ためのマスク枚数は従来構造のものとほとんど変わらな
いのも、大きな特徴である。

以上、本発明を用いることによって、メガ−数十メガビ
ットレベルのＤＲＡＭで必要とされる面積と、容量値を
満足するメモリセルが実現可能となる。

【図面の簡単な説明】

第１図は本発明のメモリセルの平面図、第２図は従来型
ＳＴＣセルの第１の平面図、第３図は従来型ＳＴＣセル
の第２の平面図、第４図は第２図に示したＳＴＣセルの
断面図、第５図は本発明のメモリセルの断面図、第６図
は本発明の第１の実施例の工程図、第７図は本発明の第
２の実施例の断面図、第８図は本発明の第３の実施例を
示す工程図、第９図は本発明の第４の実施例を示す断面
図、第１０図は本発明の第５の実施例を示す断面図であ
る。 １．１・・・アクティブ領域、１．２・・・ワード線。 １．３・・・コンタクト孔、１．４・・・ビット線、１
．５・・・メモリ部コンタクト孔、１．６・・・蓄積容
量下部電極、１．７・・・プレート電極、５．１・・・
半導体基板、５．２・・・素子間分離膜、５．３・・・
ゲート絶縁膜、５．４・・・ワーード線、 ５．６，５．８，５．１２・・・層間絶縁膜、５．５・
・・不純物拡散層、５．７・・・ビット線、５．９・・
・蓄積容量下部電極、５．１０・・・キャパシタ絶縁膜
、５．１１・・・プレート電極。 昂２図 λ２ 第５回 第４把 第５回 ｒ！；　　ＳＪ　　　　　　　　　　　　　　　ＪＴ／
第Δ躬 第４区 第ｇ図 箇　に　図 第　７２ 第２図 笛　タ　回

Claims (1)

1. 【特許請求の範囲】 １、ひとつのスイッチ用トランジスタと、ひとつの電荷
   蓄積キャパシタを最小単位とする半導体記憶装置におい
   て、該スイッチ用トランジスタのチャネル領域とソース
   ・ドレイン領域が形成されるアクティブ領域の主要部分
   が、該スイッチ用トランジスタを形成するワード線の主
   要部分および情報の書き込みと読み出しを行うためのビ
   ット線の主要部分のどちらに対しても平行とならないよ
   うに配置されたことを特徴とする半導体記憶装置。 ２、上記アクティブ領域の主要部分は、それと最隣接す
   る４つのアクティブ領域の主要部分と、平行にならない
   ように繰り返して配置されたことを特徴とする特許請求
   の範囲第１項記載の半導体記憶装置。 ３、上記ワード線と上記ビット線は、それぞれの導体層
   の上に堆積させた絶縁膜と、加工の際に露出する導体層
   の側壁を被う絶縁膜によって、自己整合的に、その上層
   の導体層と電気的に絶縁されることを特徴とする特許請
   求の範囲第１項記載の半導体記憶装置。 ４、上記ビット線として、不純物を含む低抵抗多結晶シ
   リコンとシリサイドの積層膜、もしくは、高融点金属の
   窒化物と高融点金属の積層膜を用いることを特徴とする
   特許請求の範囲第１項記載の半導体記憶装置。 ５、上記アクティブ領域において、ワード線とビット線
   のどちらにも被われていない部分に、蓄積容量部の下部
   電極と基板との接触部分を設けることを特徴とする特許
   請求の範囲第１項記載の半導体記憶装置。 ６、蓄積容量下部電極とプレート電極である上部電極に
   よってビット線が被れ、ビット線間が上記両電極によっ
   て電気的にシールドされることにより、ビット線間のカ
   ップリング容量による雑音を低減することを特徴とする
   特許請求の範囲第１項記載の半導体記憶装置。 ７、ビット線と蓄積容量下部電極との間に他の導電層を
   挿入し、ビット線と蓄積容量下部電極との間のカップリ
   ング容量による雑音を低減することを特徴とする特許請
   求の範囲第１項記載の半導体記憶装置。 ８、キャパシタ絶縁膜がＳｉＯ＿２とＳｉ＿３Ｎ＿４か
   らなる多層膜であり、プレート電極が不純物を含む多結
   晶シコンであることを特徴とする特許請求の範囲第１項
   記載の半導体記憶装置。 ９、キャパシタ絶縁膜として、Ｔａ＿２Ｏ＿５に代表さ
   れる高誘電率絶縁膜を用いた多層膜からなり、プレート
   電極がタングステンに代表される高融点金属からなるこ
   とを特徴とする特許請求の範囲第１項記載の半導体記憶
   装置。