JPH02244759A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH02244759A JPH02244759A JP1063916A JP6391689A JPH02244759A JP H02244759 A JPH02244759 A JP H02244759A JP 1063916 A JP1063916 A JP 1063916A JP 6391689 A JP6391689 A JP 6391689A JP H02244759 A JPH02244759 A JP H02244759A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
製造中の事故が少なく、且つ、寄生容量が少ない半導体
記憶装置及びその製造方法に関し、この種の半導体記憶
装置に於ける構成及び製造プロセスに僅かな改変を施す
のみで、ビット線に於ける剥離の問題及び寄生容量増加
の問題を解消することを目的とし、 転送トランジスタ及び電荷蓄積キャパシタからなるメモ
リ・セルと、該メモリ・セルに於ける転送トランジスタ
の、不純物導入領域にコンタクトし且つ表面が高融点金
属シリサイドからなっていて前記電荷蓄積キャパシタの
蓄積電極よりも下層に形成されたビット線と、該ビット
線及び咳！荷蓄積キャパシタに於ける蓄積電極の間を絶
縁する二酸化シリコンからなる緩衝絶縁膜並びにその上
の窒化シリコンからなるエツチング保護膜とを備えるよ
う構成するか、或いは、前記緩衝絶縁膜を熱酸化法で形
成するよう構成する。
記憶装置及びその製造方法に関し、この種の半導体記憶
装置に於ける構成及び製造プロセスに僅かな改変を施す
のみで、ビット線に於ける剥離の問題及び寄生容量増加
の問題を解消することを目的とし、 転送トランジスタ及び電荷蓄積キャパシタからなるメモ
リ・セルと、該メモリ・セルに於ける転送トランジスタ
の、不純物導入領域にコンタクトし且つ表面が高融点金
属シリサイドからなっていて前記電荷蓄積キャパシタの
蓄積電極よりも下層に形成されたビット線と、該ビット
線及び咳！荷蓄積キャパシタに於ける蓄積電極の間を絶
縁する二酸化シリコンからなる緩衝絶縁膜並びにその上
の窒化シリコンからなるエツチング保護膜とを備えるよ
う構成するか、或いは、前記緩衝絶縁膜を熱酸化法で形
成するよう構成する。
本発明は、製造中の事故が少なく、且つ、寄生容量が少
ない半導体記憶装置及びその製造方法に関する。
ない半導体記憶装置及びその製造方法に関する。
第４図は本発明者らが開発した半導体記憶装置の要部平
面図を表している。
面図を表している。
図に於いて、４．及び４、はワード線、？ＡＩ□。
？Ａ＋ｚ、７Ａ□、７Ａ、はビット線コンタクト窓、７
Ｂｌｌ、 ７ Ｂ＋ｚ、 ７ Ｂｌｌ、 ７８
ｔｇは蓄積電極コンタクト窓、８□、８□、８□、８．
は蓄積電極、１２Ｉ及び１２．はビット線、２３３．．
２３．、は活性領域をそれぞれ示している。また、活性
領域２３．１及び２３４．に於いては、ビット線コンタ
クト窓７Ａ＊＋或いは７Ａ！２．が設けられている側は
ソース領域、そして、蓄積電極コンタクト窓７Ｂｔ＋或
いは７８ｚｇが設けられている側はドレイン領域である
ことは云うまでもない。
Ｂｌｌ、 ７ Ｂ＋ｚ、 ７ Ｂｌｌ、 ７８
ｔｇは蓄積電極コンタクト窓、８□、８□、８□、８．
は蓄積電極、１２Ｉ及び１２．はビット線、２３３．．
２３．、は活性領域をそれぞれ示している。また、活性
領域２３．１及び２３４．に於いては、ビット線コンタ
クト窓７Ａ＊＋或いは７Ａ！２．が設けられている側は
ソース領域、そして、蓄積電極コンタクト窓７Ｂｔ＋或
いは７８ｚｇが設けられている側はドレイン領域である
ことは云うまでもない。
第５図乃至第１５図は本発明一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図を表し
、以下、これ等の図を参照しつつ説明する。尚、第４図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持゛つものとする。また、第５図乃至第１５図
は、第４図に於ける略−メモリ・セル分をｘ方向に切断
して表したものに相当する。
程要所に於ける半導体記憶装置の要部切断側面図を表し
、以下、これ等の図を参照しつつ説明する。尚、第４図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持゛つものとする。また、第５図乃至第１５図
は、第４図に於ける略−メモリ・セル分をｘ方向に切断
して表したものに相当する。
第５図参照
例えば、Ｓｉ３Ｎ４膜など耐酸化性マスクを用いた選択
的熱酸化（例えば、１ｏｃａｌ 。
的熱酸化（例えば、１ｏｃａｌ 。
ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ：ＬＯＣ
Ｏ５）法を適用することに依り、ｐ型シリコン半導体基
板１にＳ ｔｏｚからなる厚さ例えば３０００ （人〕
程度のフィールド絶縁膜２を形成する。
Ｏ５）法を適用することに依り、ｐ型シリコン半導体基
板１にＳ ｔｏｚからなる厚さ例えば３０００ （人〕
程度のフィールド絶縁膜２を形成する。
前記耐酸化性マスクを除去してｐ型シリコン半導体基板
１に於ける活性領域を表出させる。
１に於ける活性領域を表出させる。
＋５）−３
同じく熱酸化法を適用することに依り、５ｉ０２からな
る厚さ例えば１５０ 〔人〕程度のゲート絶縁膜３を形
成する。
る厚さ例えば１５０ 〔人〕程度のゲート絶縁膜３を形
成する。
化学気相堆積（ｅｈｅｒｎｉｃａｌ ｖａｐ。
ｒ ｄｅｐｏｓｔｔｉｏｎ：ＣＶＤ）法を通用するこ
とに依り、厚さ例えば２０００ （人〕程度の多結晶シ
リコン膜を形成する。
とに依り、厚さ例えば２０００ （人〕程度の多結晶シ
リコン膜を形成する。
ソース・ガスをＰＯＣｌ３とする熱拡散（ｔｈｅｒｍａ
ｌ ｄｉｆｆｕｓｉｏｒｈ）法を適用することに依り
、多結晶シリコン膜にＰをドーピングする。
ｌ ｄｉｆｆｕｓｉｏｒｈ）法を適用することに依り
、多結晶シリコン膜にＰをドーピングする。
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＣｅ、十〇ｚとする
反応性イオン・エツチング（ｒｅａｃｔｉｖｅ ｉｏ
ｎ ｅｔｃｈｉｎｇ：Ｒ，ｉＥ）法を適用することに
依り、前記多結晶シリコン膜のバターニングを行ってワ
ード線であるゲート電極４＋、４ｔなどを形成する。
ロセス並びにエツチング・ガスをＣＣｅ、十〇ｚとする
反応性イオン・エツチング（ｒｅａｃｔｉｖｅ ｉｏ
ｎ ｅｔｃｈｉｎｇ：Ｒ，ｉＥ）法を適用することに
依り、前記多結晶シリコン膜のバターニングを行ってワ
ード線であるゲート電極４＋、４ｔなどを形成する。
＋５１−フ
イオン注入法を適用することに依り、ゲート電極４１及
び４□をマスクとしてＡｓイオンの打ち込みを行い、ま
た、活性化の為の熱処理を行ってビット線コンタクト領
域であるｎ１型ソース領域５及び蓄積電極コンタクト領
域であるｎ′″型ドレイン領域６を形成する。尚、この
場合に於けるＡｓイオンのドーズ量は例えば１×ｌ Ｑ
１０（ｅｍａ−”）程度として良い。
び４□をマスクとしてＡｓイオンの打ち込みを行い、ま
た、活性化の為の熱処理を行ってビット線コンタクト領
域であるｎ１型ソース領域５及び蓄積電極コンタクト領
域であるｎ′″型ドレイン領域６を形成する。尚、この
場合に於けるＡｓイオンのドーズ量は例えば１×ｌ Ｑ
１０（ｅｍａ−”）程度として良い。
第６図参照
＋６ｌ−１
ＣＶＤ法を適用することに依り、５ｉ０２からなる厚さ
例えば１０００ （人〕程度の眉間絶縁膜７を形成する
。尚、この層間絶縁膜７にはＳｉ３Ｎ４を用いても良い
。
例えば１０００ （人〕程度の眉間絶縁膜７を形成する
。尚、この層間絶縁膜７にはＳｉ３Ｎ４を用いても良い
。
ｆ６）−２
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエツチング・ガスをＣＨＦ、＋０！とするＲ
ＩＥ法を適用することに依り、眉間絶縁膜７の選択的エ
ツチングを行ってビット線コンタクト窓７Ａを形成する
。
ロセス及びエツチング・ガスをＣＨＦ、＋０！とするＲ
ＩＥ法を適用することに依り、眉間絶縁膜７の選択的エ
ツチングを行ってビット線コンタクト窓７Ａを形成する
。
第７図参照
ＣＶＤ法を適用することに依り、厚さ例えば５００ （
人］程度の多結晶シリコン膜を形成する。
人］程度の多結晶シリコン膜を形成する。
ｆ７）−２
前記多結晶シリコン膜を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を１ Ｘ １０１６（
ｃｍ−”） 、加速エネルギを５０〔ＫｅＶ）としてＡ
ｓイオンの打ち込みを行う。
を適用することに依り、ドーズ量を１ Ｘ １０１６（
ｃｍ−”） 、加速エネルギを５０〔ＫｅＶ）としてＡ
ｓイオンの打ち込みを行う。
（７Ｎ−３
ＣＶＤ法を適用することに依り、厚さ例えば１０００
（人〕程度のタングステン・シリサイド（ＷＳ ｉ
ｔ ） ｍを形成する。
（人〕程度のタングステン・シリサイド（ＷＳ ｉ
ｔ ） ｍを形成する。
＋７１−４
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＣＸ４＋Ｏ２とする
ＲＵＥ法を適用することに依り、前記多結晶シリコン膜
及びＷＳｉ、膜のバターニングを行ってビットｉ１２を
形成する。
ロセス並びにエツチング・ガスをＣＣＸ４＋Ｏ２とする
ＲＵＥ法を適用することに依り、前記多結晶シリコン膜
及びＷＳｉ、膜のバターニングを行ってビットｉ１２を
形成する。
第８図参照
ｆ８）−１
ＣＶＤ法を適用することに依り、Ｓ ｉ ３ Ｎ ４か
らなる厚さ例えば１ｏｏｏ ｃ人〕程度のエツチング保
ｉ！膜１３を形成する。
らなる厚さ例えば１ｏｏｏ ｃ人〕程度のエツチング保
ｉ！膜１３を形成する。
第９図参照
ＣＶＤ法を適用することに依り、Ｓ ｉ Ｏ２膜１４及
び多結晶シリコン膜１５を形成する。尚、この場合、両
者とも厚さは約１０００ （人〕程度で良い。
び多結晶シリコン膜１５を形成する。尚、この場合、両
者とも厚さは約１０００ （人〕程度で良い。
＋（Ｊ −２
多結晶シリコン膜１５を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を４ Ｘ ｌ ０１５
（Ｇｉｌｌ−”） 、加速エネルギを５０ 〔ＫｅＶ）
としてＡｓイオンの打ち込みを行う。
を適用することに依り、ドーズ量を４ Ｘ ｌ ０１５
（Ｇｉｌｌ−”） 、加速エネルギを５０ 〔ＫｅＶ）
としてＡｓイオンの打ち込みを行う。
＋９ｌ −３
ＣＶＤ法を適用することに依り、５ｉ０２膜１６及び多
結晶シリコン膜１７を形成する。尚、この場合も、両者
の厚さは約１０００ Ｃ人〕程度で良い。
結晶シリコン膜１７を形成する。尚、この場合も、両者
の厚さは約１０００ Ｃ人〕程度で良い。
＋９１４
多結晶シリコン膜１７を導電性化する為、イオン注入法
を通用することに依り、ドーズ量を４ Ｘ Ｉ Ｑ１５
（ｃｍ−”） 、加速エネルギを５０（ＫｅＶ〕として
Ａｓイオンの打ち込みを行う。
を通用することに依り、ドーズ量を４ Ｘ Ｉ Ｑ１５
（ｃｍ−”） 、加速エネルギを５０（ＫｅＶ〕として
Ａｓイオンの打ち込みを行う。
（Ｑ） −５
ＣＶＤ法を通用することに依り、Ｓ ｉ Ｃ） ２膜１
８を形成する。尚、５ｉ０２膜１８の厚さは約１ｏｏｏ
ｃ人〕程度とする。
８を形成する。尚、５ｉ０２膜１８の厚さは約１ｏｏｏ
ｃ人〕程度とする。
第１０図参照
Ｏ，１，−１
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びＲＩＥ法を通用することに依り、Ｓ ｉ Ｏ
２膜１８などの選択的エツチングを行って、表面からｎ
１型ドレイン領域６の表面に達する蓄積電極コンタクト
窓７Ｂを形成する。
ロセス及びＲＩＥ法を通用することに依り、Ｓ ｉ Ｏ
２膜１８などの選択的エツチングを行って、表面からｎ
１型ドレイン領域６の表面に達する蓄積電極コンタクト
窓７Ｂを形成する。
この場合、エツチング・ガスは、
Ｓ ｉ Ｏ２に対しＣＨＦ、＋Ｑ□
多結晶シリコンに対しＣＣｌ４＋□ｚ
Ｓｉ３Ｎ４に対しＣＨＦ３ ＋Ｑ。
をそれぞれ用いると良い。
第１１図参照
卸−１
ＣＶＤ法を適用することに依り、多結晶シリコン膜１９
を形成する。尚、このの場合も、多結晶シリコン膜の厚
さは約１ｏｏｏ ｃ人〕程度で良い。
を形成する。尚、このの場合も、多結晶シリコン膜の厚
さは約１ｏｏｏ ｃ人〕程度で良い。
多結晶シリコン膜１９を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を４Ｘ１０＋５（ｃｍ
−１〕、加速エネルギを５０（ＫｓＶ）としてＡｓイオ
ンの打ち込みを行う。
を適用することに依り、ドーズ量を４Ｘ１０＋５（ｃｍ
−１〕、加速エネルギを５０（ＫｓＶ）としてＡｓイオ
ンの打ち込みを行う。
第１２図参照
一１
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＣｊ’ｎ＋Ｏ＊（多
結晶シリコンに対して）やＣＨＦ ｓ、 ＋ Ｏｔ
（Ｓ ｉ Ｏ２に対して）とするＲＩＥ法を適用するこ
とに依り、多結晶シリコン膜１９．５ｉｏ２膜１８、多
結晶シリコン膜１７．５ｉｏ２膜１６、多結晶シリコン
膜１５のパタニングを行って蓄積電極パターンを形成す
る。
ロセス並びにエツチング・ガスをＣＣｊ’ｎ＋Ｏ＊（多
結晶シリコンに対して）やＣＨＦ ｓ、 ＋ Ｏｔ
（Ｓ ｉ Ｏ２に対して）とするＲＩＥ法を適用するこ
とに依り、多結晶シリコン膜１９．５ｉｏ２膜１８、多
結晶シリコン膜１７．５ｉｏ２膜１６、多結晶シリコン
膜１５のパタニングを行って蓄積電極パターンを形成す
る。
第１３図参照
０ト１
フン酸、例えば、）ｌ’Ｆ ：Ｉ４＝ ｏ＝ｉ ： １
０をエッチャントとする浸漬法を適用することに依り、
Ｓ ｔ Ｏ２膜１８，１６．１４を除去する。
０をエッチャントとする浸漬法を適用することに依り、
Ｓ ｔ Ｏ２膜１８，１６．１４を除去する。
図から明らかなように、この工程に経ると多結晶シリコ
ンからなる樹枝状多層蓄積電極が完成される。
ンからなる樹枝状多層蓄積電極が完成される。
第１４図参照
ａ荀−１
熱酸化法を適用することに依り、多結晶シリコン膜１９
，１７．１５の各表面に５ｉ０２からなる厚さ例えば１
００ 〔人〕程度の誘電体膜２０を形成する。
，１７．１５の各表面に５ｉ０２からなる厚さ例えば１
００ 〔人〕程度の誘電体膜２０を形成する。
この工程は、前記手段に代えて、ＣＶＤ法を適用するこ
とに依り、厚さ例えば１００ 〔人〕程度のＳ ｔ ３
Ｎ ４からなる誘電体膜を形成するようにしても良い
。
とに依り、厚さ例えば１００ 〔人〕程度のＳ ｔ ３
Ｎ ４からなる誘電体膜を形成するようにしても良い
。
第１５図参照
ＣＶＤ法を適用することに依り、多結晶シリコンからな
る厚さ例えばｉｏ、ｏｏｃ人〕人皮程度向電極（セル・
プレート）２１を形成する。
る厚さ例えばｉｏ、ｏｏｃ人〕人皮程度向電極（セル・
プレート）２１を形成する。
Ｓ−２
ソース・ガスをＰＯＣｌ、とする熱拡散法を適用するこ
とに依り、対向電極２１にＰをドーピングする。
とに依り、対向電極２１にＰをドーピングする。
エツチング・ガスをＣＣｌ４ ＋ＱｔとするＲＩＥ法
を適用することに依り、対向電極２１のバターニングを
行う。
を適用することに依り、対向電極２１のバターニングを
行う。
Ｑ’ｆ４
図示されていないが、この後、パンシベーション膜、ボ
ンディング・パッド、ワード線を低抵抗化する為の裏打
ち配線、その配線などを形成して完成する。
ンディング・パッド、ワード線を低抵抗化する為の裏打
ち配線、その配線などを形成して完成する。
このようにして製造された半導体記憶装置は、樹枝状多
層スタックド・キャパシタからなる大容量の電荷蓄積キ
ャパシタを有していることから、微細化した場合にも充
分に大きな情報信号が得られ、そのＳ／Ｎは良好であり
、そして、α線など放射線に対する耐性も大きい。また
、樹枝状多層スタックド・キャパシタを採用しているの
で、その分、段差は大きくなるが、ビット線は工程の初
期段階で形成されてしまうので、その影響を受けないな
ど、多くの優れた資質をもっている。
層スタックド・キャパシタからなる大容量の電荷蓄積キ
ャパシタを有していることから、微細化した場合にも充
分に大きな情報信号が得られ、そのＳ／Ｎは良好であり
、そして、α線など放射線に対する耐性も大きい。また
、樹枝状多層スタックド・キャパシタを採用しているの
で、その分、段差は大きくなるが、ビット線は工程の初
期段階で形成されてしまうので、その影響を受けないな
ど、多くの優れた資質をもっている。
第５図乃至第１５図について説明した工程を経て得られ
る半導体記憶装置に於いて、そのビット線１２は多結晶
シリコン膜とＷＳｉ２膜の二層構造になっていて、また
、その表面はＳｉ３Ｎ、からなるエツチング保護膜１３
で覆われている。
る半導体記憶装置に於いて、そのビット線１２は多結晶
シリコン膜とＷＳｉ２膜の二層構造になっていて、また
、その表面はＳｉ３Ｎ、からなるエツチング保護膜１３
で覆われている。
さて、ビット線１２に於けるｗｓｉ２膜は多結晶シリコ
ン膜の抵抗値を低下させる為に是非とも必要なものであ
り、そして、材質的には、後の工程の面から、高い温度
に耐える必要があるので、現状では好適なものと言える
。
ン膜の抵抗値を低下させる為に是非とも必要なものであ
り、そして、材質的には、後の工程の面から、高い温度
に耐える必要があるので、現状では好適なものと言える
。
然しながら、ＷＳｉ２とＳｉ３Ｎ４とは、大変に馴染み
が悪く、双方とも強いテンシル（ｔｅｎｓｉｌｅ）スト
レスを有しているので、プロセス中にＷＳｉ２膜が多結
晶シリコン膜から剥離したり、或いは、Ｓｉ３Ｎ４から
なるエツチング保護膜１３が剥離するなどの事故が発生
し易く、そして、Ｓ ｉ ３ Ｎ ４は誘電率が大きい
ので、その分、ピッ［１２の寄生容量は増大し、処理ス
ピードに影響を与える旨の欠点もある。尚、Ｓ ｉ ３
Ｎ ４からなるエツチング保護膜１３は、第１３図及
び前記工程αｍ−１で説明したように、フッ酸をエッチ
ャントとする浸漬法を適用する際の保護を行うものであ
るから必須である。
が悪く、双方とも強いテンシル（ｔｅｎｓｉｌｅ）スト
レスを有しているので、プロセス中にＷＳｉ２膜が多結
晶シリコン膜から剥離したり、或いは、Ｓｉ３Ｎ４から
なるエツチング保護膜１３が剥離するなどの事故が発生
し易く、そして、Ｓ ｉ ３ Ｎ ４は誘電率が大きい
ので、その分、ピッ［１２の寄生容量は増大し、処理ス
ピードに影響を与える旨の欠点もある。尚、Ｓ ｉ ３
Ｎ ４からなるエツチング保護膜１３は、第１３図及
び前記工程αｍ−１で説明したように、フッ酸をエッチ
ャントとする浸漬法を適用する際の保護を行うものであ
るから必須である。
本発明は、この種の半導体記憶装置に於ける構成及び製
造プロセスに僅かな改変を施すのみで、ビット線に於け
る剥離の問題及び寄生容量増加の問題を解消しようとす
る。
造プロセスに僅かな改変を施すのみで、ビット線に於け
る剥離の問題及び寄生容量増加の問題を解消しようとす
る。
〔課題を解決するための手段］
本発明に依る半導体記憶装置及びその製造方法に於いて
は、転送トランジスタ及び電荷蓄積キャパシタからなる
メモリ・セルと、Ｓ亥メモリ・セルに於ける転送トラン
ジスタの不純物導入領域（例えばｎ＋型ソース領域５）
にコンタクトし且つ表面が高融点金属シリサイドからな
っていて前記電荷蓄積キャパシタの蓄積電極（例えば多
結晶シリコン膜１５，１７．１９からなる樹枝状多層蓄
積電極）よりも下層に形成されたビット線（例えばビッ
ト線１２）と、該ビット線及び該電荷蓄積キャパシタに
於ける蓄積電極の間を絶縁する二酸化シリコンからなる
緩衝絶縁膜（例えば緩衝絶縁膜２２）並びにその上の窒
化シリコンからなる工、ノヂング保護膜（例えばエツチ
ング保護膜１３）とを備えるよう構成するか、或いは、
前記緩衝絶縁膜を熱酸化法で形成するよう構成する。
は、転送トランジスタ及び電荷蓄積キャパシタからなる
メモリ・セルと、Ｓ亥メモリ・セルに於ける転送トラン
ジスタの不純物導入領域（例えばｎ＋型ソース領域５）
にコンタクトし且つ表面が高融点金属シリサイドからな
っていて前記電荷蓄積キャパシタの蓄積電極（例えば多
結晶シリコン膜１５，１７．１９からなる樹枝状多層蓄
積電極）よりも下層に形成されたビット線（例えばビッ
ト線１２）と、該ビット線及び該電荷蓄積キャパシタに
於ける蓄積電極の間を絶縁する二酸化シリコンからなる
緩衝絶縁膜（例えば緩衝絶縁膜２２）並びにその上の窒
化シリコンからなる工、ノヂング保護膜（例えばエツチ
ング保護膜１３）とを備えるよう構成するか、或いは、
前記緩衝絶縁膜を熱酸化法で形成するよう構成する。
前記手段を採ることに依り、表面がＷＳｉ２からなるビ
ット線とＳｉ３Ｎ４からなるエツチング保護膜との間に
はＳ ｔ０２からなる緩衝絶縁膜が介挿されるので、ビ
ット線とエツチング保護膜との間のストレスは緩和され
る。また、５ｉ０２とｗｓ ｉ ２とは馴染みが良くて
密着力は大であり、そして、５ｉ０２とＳｉ３Ｎ、との
密着力は、ＷＳｉ２とＳ ｉ ３ Ｎ ４との密着力に
比較すると逼かに大きいことから、全体の密着力は向上
し、剥離は発生しない。特に、５ｉ０２からなる緩衝絶
縁膜を熱酸化で形成した場合には、Ｗ Ｓ ｉ ２と５
ｉ０２との間は共有結合になるので、密着力は飛躍的に
向上する。更にまた、５ｈｏ２の誘電率は約４程度であ
って、３ ｉ ３ Ｎ ４の約７程度に比較すると小さ
いことから、ビット線の寄生容量は低減され、処理スピ
ードは向上する。
ット線とＳｉ３Ｎ４からなるエツチング保護膜との間に
はＳ ｔ０２からなる緩衝絶縁膜が介挿されるので、ビ
ット線とエツチング保護膜との間のストレスは緩和され
る。また、５ｉ０２とｗｓ ｉ ２とは馴染みが良くて
密着力は大であり、そして、５ｉ０２とＳｉ３Ｎ、との
密着力は、ＷＳｉ２とＳ ｉ ３ Ｎ ４との密着力に
比較すると逼かに大きいことから、全体の密着力は向上
し、剥離は発生しない。特に、５ｉ０２からなる緩衝絶
縁膜を熱酸化で形成した場合には、Ｗ Ｓ ｉ ２と５
ｉ０２との間は共有結合になるので、密着力は飛躍的に
向上する。更にまた、５ｈｏ２の誘電率は約４程度であ
って、３ ｉ ３ Ｎ ４の約７程度に比較すると小さ
いことから、ビット線の寄生容量は低減され、処理スピ
ードは向上する。
第１図は本発明一実施例を解説する為の工程要所に於け
る半導体記憶装置の要部切断側面図を表し、以下、この
図を参照しつつ説明する。尚、第４図乃至第１５図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとし、また、ビット線１２を形成するまで
の工程は従東技術に依った場合と変わりないので省略す
る。
る半導体記憶装置の要部切断側面図を表し、以下、この
図を参照しつつ説明する。尚、第４図乃至第１５図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとし、また、ビット線１２を形成するまで
の工程は従東技術に依った場合と変わりないので省略す
る。
第１図参照
ＣＶＤ法を適用することに依り、Ｓ ｉ０２からなる厚
さ例えば５００ 〔人〕程度の緩衝絶縁膜２２を形成す
る。
さ例えば５００ 〔人〕程度の緩衝絶縁膜２２を形成す
る。
ＣＶＤ法を適用することに依り、Ｓ ｉ ３ Ｎ ４か
らなる厚さ例えば５００ （人〕程度のエツチング保
護１１１１３を形成する。
らなる厚さ例えば５００ （人〕程度のエツチング保
護１１１１３を形成する。
このように、表面にＷＳｉ２膜を有するビット線１２及
びＳ ｉ ３ Ｎ ４からなるエツチング保護膜１３の
間にＳ ｉ ０２からなる緩衝絶縁膜２２を介挿したこ
とで、ビット線１２とエツチング保護膜１３との間のス
トレスは緩和される。
びＳ ｉ ３ Ｎ ４からなるエツチング保護膜１３の
間にＳ ｉ ０２からなる緩衝絶縁膜２２を介挿したこ
とで、ビット線１２とエツチング保護膜１３との間のス
トレスは緩和される。
また、一般に、５ｉ０２とＷ Ｓ ｉ ２とは馴染みが
良くて密着力は大であり、そして、５ｉ０２とＳｉ３Ｎ
４との密着力は、ＷＳｉ２とＳ ｉ ３ Ｎ ４との密
着力に比較すると蟲かに大きい。
良くて密着力は大であり、そして、５ｉ０２とＳｉ３Ｎ
４との密着力は、ＷＳｉ２とＳ ｉ ３ Ｎ ４との密
着力に比較すると蟲かに大きい。
更にまた、Ｓ ＋ ０２の誘電率は約４程度であって、
Ｓｉ３Ｎ４の約７程度に比較すると小さい。
Ｓｉ３Ｎ４の約７程度に比較すると小さい。
第２図は本発明に於ける他の実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図を表し、
以下、この図を参照しつつ説明する。尚、第１図及び第
４図乃至第１５図に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとし、また、ビット
綿１２を形成するまでの工程は従来技術に依った場合と
変わりないので省略する。
要所に於ける半導体記憶装置の要部切断側面図を表し、
以下、この図を参照しつつ説明する。尚、第１図及び第
４図乃至第１５図に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとし、また、ビット
綿１２を形成するまでの工程は従来技術に依った場合と
変わりないので省略する。
第２図参照
温度例えば８５０（ｔ’ｌの乾性酸化雰囲気中で熱酸化
を行うことに依り、ビット線１２の表面に厚さ例えば１
００ 〔人〕程度の５ｉ０２からなる緩衝絶縁膜２３を
形成する。
を行うことに依り、ビット線１２の表面に厚さ例えば１
００ 〔人〕程度の５ｉ０２からなる緩衝絶縁膜２３を
形成する。
ｆ２］−２
ＣＶＤ法を適用することに依り、Ｓ ｒ ３ Ｎ ４か
らなる厚さ例えば９００〔人〕程度のエツチング保護膜
１３を形成する。
らなる厚さ例えば９００〔人〕程度のエツチング保護膜
１３を形成する。
この場合の緩衝絶縁膜２３が第１図に見られる緩衝絶縁
膜２２と同じ効果を奏することは云うまでもない。
膜２２と同じ効果を奏することは云うまでもない。
第３図は本発明に於ける他の実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図を表し、
以下、この図を参照しつつ説明する。尚、第１図及び第
２図及び第４図乃至第１５図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとし、ま
た、ビットｘ１２を形成するまでの工程は従来技術に依
った場合と変わりないので省略する。
要所に於ける半導体記憶装置の要部切断側面図を表し、
以下、この図を参照しつつ説明する。尚、第１図及び第
２図及び第４図乃至第１５図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとし、ま
た、ビットｘ１２を形成するまでの工程は従来技術に依
った場合と変わりないので省略する。
第３図参照
温度例えば８５０（’Ｃ）の乾性酸化雰囲気中で熱酸化
を行うことに依り、ビット線１２の表面に厚さ例えば１
００〔人〕程度のＳ ｉ Ｏ２からなる緩衝絶縁膜２３
を形成する。
を行うことに依り、ビット線１２の表面に厚さ例えば１
００〔人〕程度のＳ ｉ Ｏ２からなる緩衝絶縁膜２３
を形成する。
ＣＶＤ法を適用することに依り、Ｓ ｉ ０２からなる
厚さ例えば５００ 〔人〕程度の緩衝絶縁膜２２を形成
する。
厚さ例えば５００ 〔人〕程度の緩衝絶縁膜２２を形成
する。
３ｉ３
ＣＶＤ法を適用することに依り、Ｓｉ３Ｎ４からなる厚
さ例えば４００〔人〕程度のエツチング保護膜１３を形
成する。
さ例えば４００〔人〕程度のエツチング保護膜１３を形
成する。
この実施例は、熱酸化で形成される緩衝絶縁膜２３の厚
さが目的を達成する上で不足」−る際に適用して有効で
ある。
さが目的を達成する上で不足」−る際に適用して有効で
ある。
本発明に依る半導体記憶装置及びその製造方法に於いて
は、表面がＷＳｉ２からなるビット線とＳ ｉ ３ Ｎ
４からなるエツチング保護膜との間には５ｉ０２から
なる緩衝絶縁膜が介挿されている。
は、表面がＷＳｉ２からなるビット線とＳ ｉ ３ Ｎ
４からなるエツチング保護膜との間には５ｉ０２から
なる緩衝絶縁膜が介挿されている。
前記の構成を採ることに依り、ビット線とエツチング保
護膜との間のストレスは緩和される。また、５ｉｏ２と
Ｗ Ｓ ｉ ２とは馴染みが良くて密着力は大であり、
そして、ｓ ｉ、 ｏ ２とＳｉ３Ｎ、との密着力は、
Ｗ Ｓ ｉ ２とＳｉ３Ｎ４との密着力に比較すると温
かに大きいことから、全体の密着力は向上し、剥離は発
生しない。特に、Ｓ ｉ０２からなる緩衝絶縁膜を熱酸
化で形成した場合には、Ｗ’ Ｓ ｉ ２とＳｉｎｇと
の間は共有結合になるので、密着力は飛躍的に向上する
。更にまた。５ｉｏ２の誘電率は約４程度であって、Ｓ
ｉ ３ Ｎ ４の約７程度に比較すると小さいことか
ら、ビットｋｍの寄生容量は低減され、処理スピードは
向上する。
護膜との間のストレスは緩和される。また、５ｉｏ２と
Ｗ Ｓ ｉ ２とは馴染みが良くて密着力は大であり、
そして、ｓ ｉ、 ｏ ２とＳｉ３Ｎ、との密着力は、
Ｗ Ｓ ｉ ２とＳｉ３Ｎ４との密着力に比較すると温
かに大きいことから、全体の密着力は向上し、剥離は発
生しない。特に、Ｓ ｉ０２からなる緩衝絶縁膜を熱酸
化で形成した場合には、Ｗ’ Ｓ ｉ ２とＳｉｎｇと
の間は共有結合になるので、密着力は飛躍的に向上する
。更にまた。５ｉｏ２の誘電率は約４程度であって、Ｓ
ｉ ３ Ｎ ４の約７程度に比較すると小さいことか
ら、ビットｋｍの寄生容量は低減され、処理スピードは
向上する。
第１図乃至第３図は本発明に於けるそれぞれ異なる実施
例を説明する為の工程要所に於ける半導体記憶装置の要
部切断側面図、第４図は従来の半導体記憶装置を説明す
る為の要部平面図、第５図乃至第１５図は本発明一実施
例を説明する為の工程要所に於ける半導体記憶装置の要
部切断側面図をそれぞれ表している。 図に於いて、ｌはｐ型シリコン半導体基板、２はフィー
ルド絶縁膜、３はゲート絶縁膜、４Ｉ及び４オはゲート
電極、５はｎ＋＋ソース領域、６はｎ＋型トドレイン領
域７は層間絶縁膜、７Ａはビット線コンタクト窓、７Ｂ
は蓄積電極コンタクト窓、１２は多結晶シリコン膜とＷ
Ｓ ｉ ２膜からなるビー／ ｈ線、１３はエツチン
グ保護膜、１４はＳ ｉＯ２膜、１５は多結晶シリコン
膜、１６はＳｉＯ２膜、１７は多結晶シリコン膜、１８
は５ｔ０２膜、１９は多結晶シリコン膜、２０は誘電体
膜、２１は対向電極（セル・プレート）、２２及び２３
は緩衝絶縁膜を示している。 特許出願人 富士通株式会社 代理人弁理士 拍 谷 昭 司
例を説明する為の工程要所に於ける半導体記憶装置の要
部切断側面図、第４図は従来の半導体記憶装置を説明す
る為の要部平面図、第５図乃至第１５図は本発明一実施
例を説明する為の工程要所に於ける半導体記憶装置の要
部切断側面図をそれぞれ表している。 図に於いて、ｌはｐ型シリコン半導体基板、２はフィー
ルド絶縁膜、３はゲート絶縁膜、４Ｉ及び４オはゲート
電極、５はｎ＋＋ソース領域、６はｎ＋型トドレイン領
域７は層間絶縁膜、７Ａはビット線コンタクト窓、７Ｂ
は蓄積電極コンタクト窓、１２は多結晶シリコン膜とＷ
Ｓ ｉ ２膜からなるビー／ ｈ線、１３はエツチン
グ保護膜、１４はＳ ｉＯ２膜、１５は多結晶シリコン
膜、１６はＳｉＯ２膜、１７は多結晶シリコン膜、１８
は５ｔ０２膜、１９は多結晶シリコン膜、２０は誘電体
膜、２１は対向電極（セル・プレート）、２２及び２３
は緩衝絶縁膜を示している。 特許出願人 富士通株式会社 代理人弁理士 拍 谷 昭 司
Claims (2)
- （１）転送トランジスタ及び電荷蓄積キャパシタからな
るメモリ・セルと、 該メモリ・セルに於ける転送トランジスタの不純物導入
領域にコンタクトし且つ表面が高融点金属シリサイドか
らなっていて前記電荷蓄積キャパシタの蓄積電極よりも
下層に形成されたビット線と、 該ビット線及び該電荷蓄積キャパシタに於ける蓄積電極
の間を絶縁する二酸化シリコンからなる緩衝絶縁膜並び
にその上の窒化シリコンからなるエッチング保護膜と を備えてなることを特徴とする半導体記憶装置。 - （２）メモリ・セルに於ける転送トランジスタの一方の
不純物導入領域にコンタクトし表面が高融点金属シリサ
イドであるビット線を形成する工程と、 次いで、熱酸化を行って該ビット線を覆う二酸化シリコ
ンからなる緩衝絶縁膜を形成する工程と、 次いで、該緩衝絶縁膜を覆う窒化シリコンからなるエッ
チング保護膜を形成する工程と、その後、前記メモリ・
セルに於ける転送トランジスタの他方の不純物領域にコ
ンタクトする電荷蓄積キャパシタを形成する工程と が含まれてなることを特徴とする半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063916A JP2520721B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063916A JP2520721B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244759A true JPH02244759A (ja) | 1990-09-28 |
| JP2520721B2 JP2520721B2 (ja) | 1996-07-31 |
Family
ID=13243146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063916A Expired - Fee Related JP2520721B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2520721B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5385859A (en) * | 1992-07-23 | 1995-01-31 | Nec Corporation | Method for fabricating a semiconductor device having a capacitor with a conductive plug structure in a stacked memory cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179449A (ja) * | 1988-01-08 | 1989-07-17 | Hitachi Ltd | 半導体記憶装置 |
-
1989
- 1989-03-17 JP JP1063916A patent/JP2520721B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179449A (ja) * | 1988-01-08 | 1989-07-17 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5385859A (en) * | 1992-07-23 | 1995-01-31 | Nec Corporation | Method for fabricating a semiconductor device having a capacitor with a conductive plug structure in a stacked memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2520721B2 (ja) | 1996-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |