JP2564972B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置及びその製造方法に関する
ものである。
ものである。
ダイナミック・ランダム・アクセス・メモリ（以下、
DRAMと略す）は過去10年以上にわたってほぼ３年ごとに
４倍の高集積化を達成してきた。この傾向は現在の４メ
ガビットレベルに至っても弱まる様子はなく、今後も継
続すると見られる。しかしながら、高集積化はメモリセ
ルの微細化に大きく依存するものであり、微細化に伴う
容量の減少のために、ソフトエラー等の問題が生じてき
ている。このため、容量を一定値以上確保すべく、半導
体基板を溝型にエッチングした溝型（トレンチ型）キャ
パシタ、或いは半導体基板上に積み上げられた積層型
（スタック型）キャパシタ等の新構造を有するメモリセ
ルが開発されている。
DRAMと略す）は過去10年以上にわたってほぼ３年ごとに
４倍の高集積化を達成してきた。この傾向は現在の４メ
ガビットレベルに至っても弱まる様子はなく、今後も継
続すると見られる。しかしながら、高集積化はメモリセ
ルの微細化に大きく依存するものであり、微細化に伴う
容量の減少のために、ソフトエラー等の問題が生じてき
ている。このため、容量を一定値以上確保すべく、半導
体基板を溝型にエッチングした溝型（トレンチ型）キャ
パシタ、或いは半導体基板上に積み上げられた積層型
（スタック型）キャパシタ等の新構造を有するメモリセ
ルが開発されている。
第５図は例えば特公昭60−2784号公報に示された積層
型キャパシタを備えたDRAMのメモリセルを示す平面図で
あり、第６図は第５図に示したものの等価回路図であ
る。第５図において、ワード線WL00,WL01とビット線BL
00との交差点にメモリセルC00,C01が設けられ、ワード
線WL02,WL03とビット線▲▼との交差点にメモ
リセルC02,C03が設けられる。各メモリセルのキャパシ
タは下部電極E00と共に上部電極E01及びこれらの電極間
の酸化膜（第５図には図示せず）より構成されている。
なお、CHはビット線BL00,▲▼を半導体基板の
不純物拡散領域に接続させるためのコンタクトホールで
ある。第６図において、SAはメモリセルからの信号を検
出し増幅するセンスアンプである。
型キャパシタを備えたDRAMのメモリセルを示す平面図で
あり、第６図は第５図に示したものの等価回路図であ
る。第５図において、ワード線WL00,WL01とビット線BL
00との交差点にメモリセルC00,C01が設けられ、ワード
線WL02,WL03とビット線▲▼との交差点にメモ
リセルC02,C03が設けられる。各メモリセルのキャパシ
タは下部電極E00と共に上部電極E01及びこれらの電極間
の酸化膜（第５図には図示せず）より構成されている。
なお、CHはビット線BL00,▲▼を半導体基板の
不純物拡散領域に接続させるためのコンタクトホールで
ある。第６図において、SAはメモリセルからの信号を検
出し増幅するセンスアンプである。
第７図は第５図のVII−VII線に沿う断面図である。図
において、（31）はＰ型シリコン半導体基板、（32）は
このＰ型シリコン半導体基板（31）の一主面に形成され
た素子分離領域としてのフィールド酸化膜、（33）はこ
のフィールド酸化膜（32）により分離された島状領域に
形成されたn+型ドレイン領域、（34）はこのn+型ドレイ
ン領域（33）と同様に前記フィールド酸化膜（32）によ
り分離された島状領域に形成されたn+型ソース領域、
（35）は前記n+型ドレイン領域（33）と前記n+型ソース
領域（34）との間に形成されたチャネル領域、（36）は
このチャネル領域（35）上に形成されたゲート酸化膜、
（37）はこのゲート酸化膜（36）上に前記チャネル領域
（35）と直交方向に形成されたポリシリコン層から成る
ゲート電極（ワード線WL01）、（38）はこのゲート電極
（37）表面に形成された層間酸化膜、（39）は前記フィ
ールド酸化膜（32）上に形成されたポリシリコン層から
成るワード線WL02（40）はこのワード線WL02（39）表面
に形成された層間酸化膜、（41）は前記n+型ソース領域
（34）及び前記フィールド酸化膜（32）に接し、前記ゲ
ート電極（37）の表面に前記層間酸化膜（38）を介し対
向して形成され、かつ、前記ワード線WL02（39）の表面
に前記層間酸化膜（40）を介して対向して形成されたポ
リシリコン層から成るキャパシタ下部電極E00、（42）
はこのキャパシタ下部電極E00（41）の表面に形成され
た層間酸化膜、（43）は前記キャパシタ下部電極E00（4
1）の表面に前記層間酸化膜（42）を介して対向して形
成されたポリシリコン層から成るキャパシタ上部電極
（プレート電極）E01、（44）は前記Ｐ型シリコン半導
体基板（31）の一主面上全面に形成されたPSG膜、（4
5）は前記n+型ドレイン領域（33）の表面に開口された
コンタクトホールCH、（46）はこのコンタクトホールCH
（５）を介して前記n+型ドレイン領域（33）と接続さ
れ、前記チャネル領域（35）と並行方向に形成されたア
ルミニウム金属から成るビット線BL00、（47）は前記Ｐ
型シリコン半導体基板（31）ないし前記ビット線BL
00（46）より構成されたメモリセルC01である。
において、（31）はＰ型シリコン半導体基板、（32）は
このＰ型シリコン半導体基板（31）の一主面に形成され
た素子分離領域としてのフィールド酸化膜、（33）はこ
のフィールド酸化膜（32）により分離された島状領域に
形成されたn+型ドレイン領域、（34）はこのn+型ドレイ
ン領域（33）と同様に前記フィールド酸化膜（32）によ
り分離された島状領域に形成されたn+型ソース領域、
（35）は前記n+型ドレイン領域（33）と前記n+型ソース
領域（34）との間に形成されたチャネル領域、（36）は
このチャネル領域（35）上に形成されたゲート酸化膜、
（37）はこのゲート酸化膜（36）上に前記チャネル領域
（35）と直交方向に形成されたポリシリコン層から成る
ゲート電極（ワード線WL01）、（38）はこのゲート電極
（37）表面に形成された層間酸化膜、（39）は前記フィ
ールド酸化膜（32）上に形成されたポリシリコン層から
成るワード線WL02（40）はこのワード線WL02（39）表面
に形成された層間酸化膜、（41）は前記n+型ソース領域
（34）及び前記フィールド酸化膜（32）に接し、前記ゲ
ート電極（37）の表面に前記層間酸化膜（38）を介し対
向して形成され、かつ、前記ワード線WL02（39）の表面
に前記層間酸化膜（40）を介して対向して形成されたポ
リシリコン層から成るキャパシタ下部電極E00、（42）
はこのキャパシタ下部電極E00（41）の表面に形成され
た層間酸化膜、（43）は前記キャパシタ下部電極E00（4
1）の表面に前記層間酸化膜（42）を介して対向して形
成されたポリシリコン層から成るキャパシタ上部電極
（プレート電極）E01、（44）は前記Ｐ型シリコン半導
体基板（31）の一主面上全面に形成されたPSG膜、（4
5）は前記n+型ドレイン領域（33）の表面に開口された
コンタクトホールCH、（46）はこのコンタクトホールCH
（５）を介して前記n+型ドレイン領域（33）と接続さ
れ、前記チャネル領域（35）と並行方向に形成されたア
ルミニウム金属から成るビット線BL00、（47）は前記Ｐ
型シリコン半導体基板（31）ないし前記ビット線BL
00（46）より構成されたメモリセルC01である。
従来のメモリセルC01（47）は上記のように構成さ
れ、キャパシタ下部電極E00（41）とキャパシタ上部電
極E01（43）の一部がゲート電極（37）上及びワード線W
L02（39）上にまで湾曲して延在されているので、キャ
パシタの面積を大きくとれ、容量を確保することができ
る。
れ、キャパシタ下部電極E00（41）とキャパシタ上部電
極E01（43）の一部がゲート電極（37）上及びワード線W
L02（39）上にまで湾曲して延在されているので、キャ
パシタの面積を大きくとれ、容量を確保することができ
る。
上記のような従来のメモリセルC01（47）では、キャ
パシタ下部電極E00（41）及びキャパシタ上部電極E
01（43）をＰ型シリコン半導体基板（31）の一主面に積
み上げるので、Ｐ型シリコン半導体基板（31）の一主面
からの段差は厳しくなり、コンタクトホールCH（45）の
縦横比（アスペクト比）は増大する。このアクスペクト
比の増大はビット線BL00（46）の被覆性を悪化させ、コ
ンタクトホールCH（45）内部で断線を起こし、信頼性を
低下させるという問題点があった。
パシタ下部電極E00（41）及びキャパシタ上部電極E
01（43）をＰ型シリコン半導体基板（31）の一主面に積
み上げるので、Ｐ型シリコン半導体基板（31）の一主面
からの段差は厳しくなり、コンタクトホールCH（45）の
縦横比（アスペクト比）は増大する。このアクスペクト
比の増大はビット線BL00（46）の被覆性を悪化させ、コ
ンタクトホールCH（45）内部で断線を起こし、信頼性を
低下させるという問題点があった。
また、アスペクト比の高いコンタクトホールCH（45）
を形成するには非常に精度の高い写真製版工程が必要で
あり、製造上技術的な困難を伴うという問題点があっ
た。
を形成するには非常に精度の高い写真製版工程が必要で
あり、製造上技術的な困難を伴うという問題点があっ
た。
さらに、上記のような従来のメモリセルC01（47）で
は、高集積化に向けてゲート電極（ワード線WL01）（3
7）も微細化されるので、ゲート電極（ワード線WL01）
（37）の抵抗が増加し信号の遅延を考慮しなければなら
ない。このため、信号を遅延させずにより一層の高速化
を計る必要があった。
は、高集積化に向けてゲート電極（ワード線WL01）（3
7）も微細化されるので、ゲート電極（ワード線WL01）
（37）の抵抗が増加し信号の遅延を考慮しなければなら
ない。このため、信号を遅延させずにより一層の高速化
を計る必要があった。
またさらに、微細化を進める上でより一層容量を確保
する必要があった。
する必要があった。
この発明は上記のような問題点を解決するためになさ
れたもので、特にビット線の断線に起因する信頼性の低
下を抑制できる半導体記憶装置を得るとともに、製造技
術の容易な半導体記憶装置の製造方法を提供することを
目的としている。
れたもので、特にビット線の断線に起因する信頼性の低
下を抑制できる半導体記憶装置を得るとともに、製造技
術の容易な半導体記憶装置の製造方法を提供することを
目的としている。
この発明に係る半導体記憶装置は、第１導電型の半導
体基板の一主面に形成された素子分離絶縁膜、この絶縁
膜により互いに分離された第１および第２の素子形成領
域内の各々にチャネル領域を介して対向するように形成
された１対の第２導電型の不純物拡散領域、素子分離絶
縁膜の表面上に形成されたビット線をなす第１の部分
と、この第１の部分の側面の一部と第１の素子形成領域
内における不純物拡散領域の一方とが接続されるように
素子分離絶縁膜の表面上および第１の素子形成領域上に
形成された第２の部分と、第１の部分の側面の一部と第
２の素子形成領域内における不純物拡散領域の一方とが
接続されるように素子分離絶縁膜の表面上および第２の
素子形成領域上に形成された第３の部分とを有し、第２
の部分と第３の部分とが第１の部分を介して接続される
導電層、および、一方の電極が第１および第２の素子形
成領域内のそれぞれ前記不純物拡散領域の他方と電気的
に接続された第１および第２のキャパシタを備えたもの
である。
体基板の一主面に形成された素子分離絶縁膜、この絶縁
膜により互いに分離された第１および第２の素子形成領
域内の各々にチャネル領域を介して対向するように形成
された１対の第２導電型の不純物拡散領域、素子分離絶
縁膜の表面上に形成されたビット線をなす第１の部分
と、この第１の部分の側面の一部と第１の素子形成領域
内における不純物拡散領域の一方とが接続されるように
素子分離絶縁膜の表面上および第１の素子形成領域上に
形成された第２の部分と、第１の部分の側面の一部と第
２の素子形成領域内における不純物拡散領域の一方とが
接続されるように素子分離絶縁膜の表面上および第２の
素子形成領域上に形成された第３の部分とを有し、第２
の部分と第３の部分とが第１の部分を介して接続される
導電層、および、一方の電極が第１および第２の素子形
成領域内のそれぞれ前記不純物拡散領域の他方と電気的
に接続された第１および第２のキャパシタを備えたもの
である。
またこの発明に係る半導体記憶装置は、素子分離絶縁
膜の表面上に形成されたビット線をなす第１の部分と、
この第１の部分の側面の一部と第１の素子形成領域内に
おける不純物拡散領域の一方とが接続されるように素子
分離絶縁膜の表面上および第１の素子形成領域上に形成
された第２の部分と、第１の部分の側面の一部と第２の
素子形成領域内における不純物拡散領域の一方とが接続
されるように素子分離絶縁膜の表面上および第２の素子
形成領域上に形成された第３の部分とを有し、第２の部
分と第３の部分とが第１の部分を介して接続される第１
の導電層、第１の素子形成領域内における不純物拡散領
域の他方に接続して形成された第４の部分と、この第４
の部分から延在して素子分離絶縁膜の表面上に形成され
た第５の部分とを有し、キャパシタを構成する電極が第
５の部分と電気的に接続される第２の導電層、および、
第２の素子形成領域内における不純物拡散領域の他方に
接続して形成された第６の部分と、この第６の部分から
延在して素子分離絶縁膜の表面上に形成された第７の部
分とを有し、キャパシタを構成する電極が第７の部分と
電気的に接続される第３の導電層を備えたものである。
膜の表面上に形成されたビット線をなす第１の部分と、
この第１の部分の側面の一部と第１の素子形成領域内に
おける不純物拡散領域の一方とが接続されるように素子
分離絶縁膜の表面上および第１の素子形成領域上に形成
された第２の部分と、第１の部分の側面の一部と第２の
素子形成領域内における不純物拡散領域の一方とが接続
されるように素子分離絶縁膜の表面上および第２の素子
形成領域上に形成された第３の部分とを有し、第２の部
分と第３の部分とが第１の部分を介して接続される第１
の導電層、第１の素子形成領域内における不純物拡散領
域の他方に接続して形成された第４の部分と、この第４
の部分から延在して素子分離絶縁膜の表面上に形成され
た第５の部分とを有し、キャパシタを構成する電極が第
５の部分と電気的に接続される第２の導電層、および、
第２の素子形成領域内における不純物拡散領域の他方に
接続して形成された第６の部分と、この第６の部分から
延在して素子分離絶縁膜の表面上に形成された第７の部
分とを有し、キャパシタを構成する電極が第７の部分と
電気的に接続される第３の導電層を備えたものである。
さらにこの発明の半導体記憶装置の製造方法は、第１
導電型の半導体基板の一主面に第１および第２の素子形
成領域を互いに分離するように絶縁膜を形成する工程、
この絶縁膜の表面上に形成されるビット線をなす第１の
部分と、この第１の部分の側面の一部から延在しその端
部が前記第１の素子形成領域内に位置する第２の部分
と、第１の部分の側面の一部から延在しその端部が第２
の素子形成領域内に位置する第３の部分と、第１の素子
形成領域内で第２の部分と一定の間隔を有して対向する
第４の部分と、この第４の部分から延在し絶縁膜の表面
と対向する第５の部分と、第２の素子形成領域内で第３
の部分と一定の間隔を有して対向する第６の部分と、こ
の第６の部分から延在し絶縁膜の表面と対向する第７の
部分とで構成される導電層を、第１および第２の素子形
成領域上、並びに絶縁膜の表面上に形成する工程、第２
の部分および第４の部分にそれぞれ接続し、電界効果ト
ランジスタのソース・ドレイン領域をなす互いに対向す
る１対の第２導電型の不純物拡散領域を第１の素子分離
領域内の半導体基板に、第３の部分および第６の部分そ
れぞれに接続し、電界効果トランジスタのソース・ドレ
イン領域をなすように互いに対向する１対の第２導電型
の不純物拡散領域を第２の素子分離領域内の半導体基板
にそれぞれ形成する工程、および、互いに異なるキャパ
シタの電極である第１の電極層および第２の電極層を、
それぞれ第５の部分および第７の部分と接続するように
導電層上に形成する工程を含んだものである。
導電型の半導体基板の一主面に第１および第２の素子形
成領域を互いに分離するように絶縁膜を形成する工程、
この絶縁膜の表面上に形成されるビット線をなす第１の
部分と、この第１の部分の側面の一部から延在しその端
部が前記第１の素子形成領域内に位置する第２の部分
と、第１の部分の側面の一部から延在しその端部が第２
の素子形成領域内に位置する第３の部分と、第１の素子
形成領域内で第２の部分と一定の間隔を有して対向する
第４の部分と、この第４の部分から延在し絶縁膜の表面
と対向する第５の部分と、第２の素子形成領域内で第３
の部分と一定の間隔を有して対向する第６の部分と、こ
の第６の部分から延在し絶縁膜の表面と対向する第７の
部分とで構成される導電層を、第１および第２の素子形
成領域上、並びに絶縁膜の表面上に形成する工程、第２
の部分および第４の部分にそれぞれ接続し、電界効果ト
ランジスタのソース・ドレイン領域をなす互いに対向す
る１対の第２導電型の不純物拡散領域を第１の素子分離
領域内の半導体基板に、第３の部分および第６の部分そ
れぞれに接続し、電界効果トランジスタのソース・ドレ
イン領域をなすように互いに対向する１対の第２導電型
の不純物拡散領域を第２の素子分離領域内の半導体基板
にそれぞれ形成する工程、および、互いに異なるキャパ
シタの電極である第１の電極層および第２の電極層を、
それぞれ第５の部分および第７の部分と接続するように
導電層上に形成する工程を含んだものである。
この発明による半導体記憶装置においては、コンタク
トホールを介することなく第１および第２の素子形成領
域内のそれぞれ不純物拡散領域の一方が同一のビット線
に接続することができ、アスペクト比の増大によるビッ
ト線の断線が抑止される。
トホールを介することなく第１および第２の素子形成領
域内のそれぞれ不純物拡散領域の一方が同一のビット線
に接続することができ、アスペクト比の増大によるビッ
ト線の断線が抑止される。
またこの発明による半導体記憶装置の製造方法におい
ては、コンタクトホールを介さずに第１の素子形成領域
と第２の素子形成領域とを接続する導電層を形成するた
め、精度の高い写真製版工程を施すことなく第１および
第２の素子形成領域のそれぞれ不純物拡散領域を同一ビ
ット線に接続することができる。
ては、コンタクトホールを介さずに第１の素子形成領域
と第２の素子形成領域とを接続する導電層を形成するた
め、精度の高い写真製版工程を施すことなく第１および
第２の素子形成領域のそれぞれ不純物拡散領域を同一ビ
ット線に接続することができる。
第１図はこの発明の一実施例を示す平面図である。図
において、ワード線WL1とビット線▲▼,BL0との
交差点にメモリセルC0,C1が設けられ、ワード線WL2とビ
ット線BL0,▲▼との交差点にメモリセルC2,C3が
設けられ、ワード線WL0とビット線▲▼との交差
点にメモリセルC4が設けられ、ワード線WL3とビット線
▲▼との交差点にメモリセルC5が設けられる。各
メモリセルのキャパシタは下部電極E0と上部電極E1及び
これらの電極間の酸化膜（第１図には図示せず）より構
成されている。なお、CH0はワード線WL0〜WL3をゲート
電極に接続させるためのコンタクトホール、CH1は下部
電極E0を導電層D0に接続させるためのコンタクトホール
である。
において、ワード線WL1とビット線▲▼,BL0との
交差点にメモリセルC0,C1が設けられ、ワード線WL2とビ
ット線BL0,▲▼との交差点にメモリセルC2,C3が
設けられ、ワード線WL0とビット線▲▼との交差
点にメモリセルC4が設けられ、ワード線WL3とビット線
▲▼との交差点にメモリセルC5が設けられる。各
メモリセルのキャパシタは下部電極E0と上部電極E1及び
これらの電極間の酸化膜（第１図には図示せず）より構
成されている。なお、CH0はワード線WL0〜WL3をゲート
電極に接続させるためのコンタクトホール、CH1は下部
電極E0を導電層D0に接続させるためのコンタクトホール
である。
第２図は第１図のII−II線に沿う断面図であり、第３
図は第１図のIII−IIIに沿う断面図である。第２図にお
いて、（１）は濃度１×1015cm-3、比抵抗10Ω・cmのＰ
型シリコン半導体基板、（２）はこのＰ型シリコン半導
体基板（１）の一主面に形成された素子分離領域として
のフィールド酸化膜、（３）はこのフィールド酸化膜
（２）により分離された島状領域に、砒素を加速電圧50
KeV、ドーズ量４×1015cm-2の条件でイオン注入を行な
い形成された濃度１×1020cm-3のn+型ドレイン領域、
（４）はこのn+型ドレイン領域（３）と同様に、前記フ
ィールド酸化膜（２）により分離された島状領域に、砒
素を加速電圧50KeV、ドーズ量４×1015cm-2の条件でイ
オン注入を行ない形成された濃度１×1020cm-3のn+型ソ
ース領域、（５）は前記n+型ドレイン領域（３）と前記
n+型ソース領域（４）との間に形成されたチャネル領
域、（６）はこのチャネル領域（５）上に形成されたゲ
ート酸化膜、（７）は前記n+型ドレイン領域（３）に一
部が接して電気的に接続され、かつ、前記フィールド酸
化膜（２）の表面上に対向し、前記チャネル領域（５）
と直交方向に形成されたポリシリコン層から成る導電層
（ビット線BL0）、（８）は前記n+型ソース領域（４）
に一端が接して電気的に接続され、前記フィールド酸化
膜（２）の表面に対向して形成されたポリシリコン層か
ら成る導電層D0、（９）は前記フィールド酸化膜（２）
の表面に対向し、前記チャネル領域（５）と直交方向に
形成されたポリシリコン層から成る導電層（ビット線▲
▼）、（10）はこのビット線▲▼（９）と
同様に前記フィールド酸化膜（２）の表面に対向し、前
記チャネル領域（５）と直交方向に形成されたポリシリ
コン層からなる導電層（ビット線▲▼）、（11）
は前記n+型ドレイン領域（３）上に前記ビット線BL
0（７）を介し、或いは前記n+型ソース領域（４）上に
前記導電層D0（８）を介して形成され、前記チャネル領
域（５）と直交方向では前記フィールド酸化膜（２）の
表面に対向して形成された層間酸化膜、（12）は前記n+
型ドレイン領域（３）に接し、前記ビット線BL0（７）
及び前記層間酸化膜（11）の側面に形成された、或いは
前記n+型ソース領域（４）に接し、前記導電層D0（８）
及び前記層間酸化膜（11）の側面に形成された酸化膜側
壁、（13）は前記フィールド酸化膜（２）に接し、前記
導電層D0（８）、前記ビット線▲▼（９）或いは
前記ビット線▲▼（10）の側面に形成された酸化
膜側壁、（14）は前記フィールド酸化膜（２）により分
離された島状領域において、底面が前記ゲート酸化膜
（６）に接し、前記チャネル領域（５）と並行方向にあ
る側面が前記層間酸化膜（11）及び前記酸化膜側壁（1
2）に接して形成され、前記チャネル領域（５）と直交
方向にある前記フィールド酸化膜（２）において、底面
が前記層間酸化膜（11）に接して形成されたリンの添加
されたポリシリコン層から成るゲート電極、（15）はこ
のゲート電極（14）の表面に対向して形成された層間酸
化膜、（16）は前記ビット線BL0（７）、前記導電層D0
（８）、前記ビット線▲▼（９）及び前記ビット
線▲▼（10）の表面に形成されたチタンシリサイ
ド膜、（17）は前記導電層D0（８）の表面に形成された
チタンシリサイド膜（16）の表面に開口されたコンタク
トホールCH1、（18）は前記導電層D0（８）上の一部及
び前記ゲート電極（14）上の一部を除く前記Ｐ型シリコ
ン半導体基板（１）の一主面上全面に形成された層間酸
化膜、（19）は前記導電層D0（８）上の前記チタンシリ
サイド膜（16）に接し、前記層間酸化膜（11）、前記ゲ
ート電極（14）及び前記層間酸化膜（15）の側面に形成
された酸化膜側壁、（20）は前記コンタクトホールCH1
（17）を介して前記チタンシリサイド膜（16）と接続さ
れ、前記ビット線BL0（７）上にまで延在して形成され
たポリシリコン層から成るキャパシタ下部電極E0、（2
1）はこのキャパシタ下部電極E0（20）の表面に形成さ
れた誘電膜、（22）は前記キャパシタ下部電極E0（20）
の表面に前記誘電膜（21）を介して対向して形成された
ポリシリコン層から成るキャパシタ上部電極（プレート
電極）E1、（23）は前記Ｐ型シリコン半導体基板（１）
の一主面上全面に形成されたBPSG膜、（24）は前記Ｐ型
シリコン半導体基板（１）ないし前記ビット線▲
▼（９）と前記層間酸化膜（11）ないし前記BPSG膜（2
3）より構成されたメモリセルC1、（25）は前記Ｐ型シ
リコン半導体基板（１）ないし前記導電層D0（８）と前
記ビット線▲▼（10）ないし前記BPSG膜（23）よ
り構成されメモリセルC2である。第３図において、（2
6）は前記ゲート電極（14）の表面に開口されたコンタ
クトホールCH0、（27）はこのコンタクトホールCH0（2
6）を介して前記ゲート電極（14）と接続され、前記チ
ャネル領域（５）と並行方向に形成されたアルミニウム
金属から成るワード線WL1である。
図は第１図のIII−IIIに沿う断面図である。第２図にお
いて、（１）は濃度１×1015cm-3、比抵抗10Ω・cmのＰ
型シリコン半導体基板、（２）はこのＰ型シリコン半導
体基板（１）の一主面に形成された素子分離領域として
のフィールド酸化膜、（３）はこのフィールド酸化膜
（２）により分離された島状領域に、砒素を加速電圧50
KeV、ドーズ量４×1015cm-2の条件でイオン注入を行な
い形成された濃度１×1020cm-3のn+型ドレイン領域、
（４）はこのn+型ドレイン領域（３）と同様に、前記フ
ィールド酸化膜（２）により分離された島状領域に、砒
素を加速電圧50KeV、ドーズ量４×1015cm-2の条件でイ
オン注入を行ない形成された濃度１×1020cm-3のn+型ソ
ース領域、（５）は前記n+型ドレイン領域（３）と前記
n+型ソース領域（４）との間に形成されたチャネル領
域、（６）はこのチャネル領域（５）上に形成されたゲ
ート酸化膜、（７）は前記n+型ドレイン領域（３）に一
部が接して電気的に接続され、かつ、前記フィールド酸
化膜（２）の表面上に対向し、前記チャネル領域（５）
と直交方向に形成されたポリシリコン層から成る導電層
（ビット線BL0）、（８）は前記n+型ソース領域（４）
に一端が接して電気的に接続され、前記フィールド酸化
膜（２）の表面に対向して形成されたポリシリコン層か
ら成る導電層D0、（９）は前記フィールド酸化膜（２）
の表面に対向し、前記チャネル領域（５）と直交方向に
形成されたポリシリコン層から成る導電層（ビット線▲
▼）、（10）はこのビット線▲▼（９）と
同様に前記フィールド酸化膜（２）の表面に対向し、前
記チャネル領域（５）と直交方向に形成されたポリシリ
コン層からなる導電層（ビット線▲▼）、（11）
は前記n+型ドレイン領域（３）上に前記ビット線BL
0（７）を介し、或いは前記n+型ソース領域（４）上に
前記導電層D0（８）を介して形成され、前記チャネル領
域（５）と直交方向では前記フィールド酸化膜（２）の
表面に対向して形成された層間酸化膜、（12）は前記n+
型ドレイン領域（３）に接し、前記ビット線BL0（７）
及び前記層間酸化膜（11）の側面に形成された、或いは
前記n+型ソース領域（４）に接し、前記導電層D0（８）
及び前記層間酸化膜（11）の側面に形成された酸化膜側
壁、（13）は前記フィールド酸化膜（２）に接し、前記
導電層D0（８）、前記ビット線▲▼（９）或いは
前記ビット線▲▼（10）の側面に形成された酸化
膜側壁、（14）は前記フィールド酸化膜（２）により分
離された島状領域において、底面が前記ゲート酸化膜
（６）に接し、前記チャネル領域（５）と並行方向にあ
る側面が前記層間酸化膜（11）及び前記酸化膜側壁（1
2）に接して形成され、前記チャネル領域（５）と直交
方向にある前記フィールド酸化膜（２）において、底面
が前記層間酸化膜（11）に接して形成されたリンの添加
されたポリシリコン層から成るゲート電極、（15）はこ
のゲート電極（14）の表面に対向して形成された層間酸
化膜、（16）は前記ビット線BL0（７）、前記導電層D0
（８）、前記ビット線▲▼（９）及び前記ビット
線▲▼（10）の表面に形成されたチタンシリサイ
ド膜、（17）は前記導電層D0（８）の表面に形成された
チタンシリサイド膜（16）の表面に開口されたコンタク
トホールCH1、（18）は前記導電層D0（８）上の一部及
び前記ゲート電極（14）上の一部を除く前記Ｐ型シリコ
ン半導体基板（１）の一主面上全面に形成された層間酸
化膜、（19）は前記導電層D0（８）上の前記チタンシリ
サイド膜（16）に接し、前記層間酸化膜（11）、前記ゲ
ート電極（14）及び前記層間酸化膜（15）の側面に形成
された酸化膜側壁、（20）は前記コンタクトホールCH1
（17）を介して前記チタンシリサイド膜（16）と接続さ
れ、前記ビット線BL0（７）上にまで延在して形成され
たポリシリコン層から成るキャパシタ下部電極E0、（2
1）はこのキャパシタ下部電極E0（20）の表面に形成さ
れた誘電膜、（22）は前記キャパシタ下部電極E0（20）
の表面に前記誘電膜（21）を介して対向して形成された
ポリシリコン層から成るキャパシタ上部電極（プレート
電極）E1、（23）は前記Ｐ型シリコン半導体基板（１）
の一主面上全面に形成されたBPSG膜、（24）は前記Ｐ型
シリコン半導体基板（１）ないし前記ビット線▲
▼（９）と前記層間酸化膜（11）ないし前記BPSG膜（2
3）より構成されたメモリセルC1、（25）は前記Ｐ型シ
リコン半導体基板（１）ないし前記導電層D0（８）と前
記ビット線▲▼（10）ないし前記BPSG膜（23）よ
り構成されメモリセルC2である。第３図において、（2
6）は前記ゲート電極（14）の表面に開口されたコンタ
クトホールCH0、（27）はこのコンタクトホールCH0（2
6）を介して前記ゲート電極（14）と接続され、前記チ
ャネル領域（５）と並行方向に形成されたアルミニウム
金属から成るワード線WL1である。
次に、上記のように構成されたメモリセルC1（24）、
C2（25）の製造工程を第４図（ａ）ないし第４図（ｇ）
を用いて説明する。
C2（25）の製造工程を第４図（ａ）ないし第４図（ｇ）
を用いて説明する。
まず、第４図（ａ）に示すように、濃度１×1015c
m-3、比抵抗10Ω・cmのＰ型シリコン半導体基板（１）
の一主面に選択的に酸化を行ない、フィールド酸化膜
（２）を形成する。続いて、Ｐ型シリコン半導体基板
（１）の一主面上全面にCVD法によりポリシリコン層を
形成し、フィールド酸化膜（２）上の一部の領域をエッ
チングする。
m-3、比抵抗10Ω・cmのＰ型シリコン半導体基板（１）
の一主面に選択的に酸化を行ない、フィールド酸化膜
（２）を形成する。続いて、Ｐ型シリコン半導体基板
（１）の一主面上全面にCVD法によりポリシリコン層を
形成し、フィールド酸化膜（２）上の一部の領域をエッ
チングする。
次に、第４図（ｂ）に示すように、Ｐ型シリコン半導
体基板（１）の一主面上全面にCVD法により層間酸化膜
（11）を形成し、フィールド酸化膜（２）により分離さ
れた島状領域上の一部の領域をポリシリコン層を含めて
エッチングして、ビット線BL0（７）、▲▼
（９）、▲▼（10）及び導電層D0（８）を形成す
る。続いて、Ｐ型シリコン半導体基板（１）の一主面上
全面にCVD法により酸化膜を形成し、この酸化膜の除去
に反応性イオンエッチング（異方性）を利用すると、フ
ィールド酸化膜（２）により分離された島状領域上にあ
るビット線BL0（７）、導電層D0（８）及び層間酸化膜
（11）の側面に酸化膜側壁（12）が形成される。
体基板（１）の一主面上全面にCVD法により層間酸化膜
（11）を形成し、フィールド酸化膜（２）により分離さ
れた島状領域上の一部の領域をポリシリコン層を含めて
エッチングして、ビット線BL0（７）、▲▼
（９）、▲▼（10）及び導電層D0（８）を形成す
る。続いて、Ｐ型シリコン半導体基板（１）の一主面上
全面にCVD法により酸化膜を形成し、この酸化膜の除去
に反応性イオンエッチング（異方性）を利用すると、フ
ィールド酸化膜（２）により分離された島状領域上にあ
るビット線BL0（７）、導電層D0（８）及び層間酸化膜
（11）の側面に酸化膜側壁（12）が形成される。
次に、第４図（ｃ）に示すように、露出したＰ型シリ
コン半導体基板（１）の一主面上にゲート酸化膜（６）
を形成する。続いて、Ｐ型シリコン半導体基板（１）の
一主面上全面にCVD法によりリンの添加されたポリシリ
コン層及び層間酸化膜（15）を順に積層し、これらの一
部がフィールド酸化膜（２）により分離された島状領域
上及びこの島状領域に隣接したフィールド酸化膜（２）
上に残るようにエッチングを行ない、ゲート電極（14）
を形成する。この時、ゲート電極（14）下に形成された
領域を除く層間酸化膜（11）はエッチングされ、ビット
線BL0（７）、▲▼（９）、▲▼（10）及
び導電層D0（８）の表面が露出する。さらに、フィール
ド酸化膜（２）上にあるビット線▲▼（９）、▲
▼（10）及び導電層D0（８）の側面に酸化膜側壁
（13）が形成される。その後、ゲート電極（14）及び層
間酸化膜（15）をマスクにして、ビット線BL0（７）上
及び導電層D0（８）上からＰ型シリコン半導体基板
（１）の一主面に、加速電圧50KeV、ドーズ量４×1015c
m-2の条件で砒素のイオン注入を行ない、900℃の熱処理
を施すと、濃度１×1020cm-3のn+型ドレイン領域（３）
及びn+型ソース領域（４）が形成される。n+ドレイン領
域（３）とn+型ソース領域（４）との間にはチャネル領
域（５）が形成される。
コン半導体基板（１）の一主面上にゲート酸化膜（６）
を形成する。続いて、Ｐ型シリコン半導体基板（１）の
一主面上全面にCVD法によりリンの添加されたポリシリ
コン層及び層間酸化膜（15）を順に積層し、これらの一
部がフィールド酸化膜（２）により分離された島状領域
上及びこの島状領域に隣接したフィールド酸化膜（２）
上に残るようにエッチングを行ない、ゲート電極（14）
を形成する。この時、ゲート電極（14）下に形成された
領域を除く層間酸化膜（11）はエッチングされ、ビット
線BL0（７）、▲▼（９）、▲▼（10）及
び導電層D0（８）の表面が露出する。さらに、フィール
ド酸化膜（２）上にあるビット線▲▼（９）、▲
▼（10）及び導電層D0（８）の側面に酸化膜側壁
（13）が形成される。その後、ゲート電極（14）及び層
間酸化膜（15）をマスクにして、ビット線BL0（７）上
及び導電層D0（８）上からＰ型シリコン半導体基板
（１）の一主面に、加速電圧50KeV、ドーズ量４×1015c
m-2の条件で砒素のイオン注入を行ない、900℃の熱処理
を施すと、濃度１×1020cm-3のn+型ドレイン領域（３）
及びn+型ソース領域（４）が形成される。n+ドレイン領
域（３）とn+型ソース領域（４）との間にはチャネル領
域（５）が形成される。
次に、第４図（ｄ）に示すように、Ｐ型シリコン半導
体基板（１）の一主面上全面にスパッタリング法により
チタン膜を形成し、ランプアニール法により600〜700℃
の熱処理を施すと、ビット線BL0（７）、▲▼
（９）、▲▼（10）及び導電層（８）を形成する
ポリシリコンとチタンがシリサイド反応を起こす。続い
て、フィールド酸化膜（２）、酸化膜側壁（13）及び層
間酸化膜（15）上のチタン膜を水酸化アンモニウム／過
酸化水素（NH3・H2O/H2O2）溶液によりエッチング除去
し、ランプアニール法により800℃以上の熱処理を施す
と、チタンシリサイド膜（16）が形成される。
体基板（１）の一主面上全面にスパッタリング法により
チタン膜を形成し、ランプアニール法により600〜700℃
の熱処理を施すと、ビット線BL0（７）、▲▼
（９）、▲▼（10）及び導電層（８）を形成する
ポリシリコンとチタンがシリサイド反応を起こす。続い
て、フィールド酸化膜（２）、酸化膜側壁（13）及び層
間酸化膜（15）上のチタン膜を水酸化アンモニウム／過
酸化水素（NH3・H2O/H2O2）溶液によりエッチング除去
し、ランプアニール法により800℃以上の熱処理を施す
と、チタンシリサイド膜（16）が形成される。
次に、第４図（ｅ）に示すように、Ｐ型シリコン半導
体基板（１）の一主面全面にCVD法により酸化膜を形成
する。続いて、導電層D0（８）上の一部の酸化膜及びゲ
ート電極（14）の一部の酸化膜の除去に反応性イオンエ
ッチング（異方性）を利用し、導電層D0（８）の表面に
形成されたチタンシリサイド膜（16）の表面を露出する
と、コンタクトホールCH1（17）が形成される。この
時、除去せずに残された酸化膜は層間酸化膜（18）を形
成し、また、層間酸化膜（11），（15）及びゲート電極
（14）の側面には酸化膜側壁（19）が形成される。
体基板（１）の一主面全面にCVD法により酸化膜を形成
する。続いて、導電層D0（８）上の一部の酸化膜及びゲ
ート電極（14）の一部の酸化膜の除去に反応性イオンエ
ッチング（異方性）を利用し、導電層D0（８）の表面に
形成されたチタンシリサイド膜（16）の表面を露出する
と、コンタクトホールCH1（17）が形成される。この
時、除去せずに残された酸化膜は層間酸化膜（18）を形
成し、また、層間酸化膜（11），（15）及びゲート電極
（14）の側面には酸化膜側壁（19）が形成される。
次に、第４図（ｆ）に示すように、Ｐ型シリコン半導
体基板（１）の一主面上全面にCVD法によりポリシリコ
ン層を形成し、この一部がコンタクトホールCH1（17）
を介してチタンシリサイド膜（16）と接続され、ビット
線BL0（７）上まで延在して残るようにエッチングを行
ない、キャパシタ下部電極E0（20）を形成する。
体基板（１）の一主面上全面にCVD法によりポリシリコ
ン層を形成し、この一部がコンタクトホールCH1（17）
を介してチタンシリサイド膜（16）と接続され、ビット
線BL0（７）上まで延在して残るようにエッチングを行
ない、キャパシタ下部電極E0（20）を形成する。
次に、第４図（ｇ）に示すように、キャパシタ下部電
極E0（20）の表面にCVD法により窒化膜を形成し、酸化
雰囲気中で熱処理を施すと、窒化膜上に酸化膜が形成さ
れ、誘電膜（21）を得る。続いて、Ｐ型シリコン半導体
基板（１）の一主面上において、フィールド酸化膜
（２）上にあるゲート電極（14）の一部の領域上を除く
全面にCVD法によりポリシリコン層を形成し、キャパシ
タ下部電極E0（20）の表面に誘電膜（21）を介して対向
するキャパシタ上部電極（プレート電極）E1（22）とす
る。その後、Ｐ型シリコン半導体基板（１）の一主面上
全面にCVD法によりBPSG膜（23）を形成し、キャパシタ
上部電極E1（22）の形成されない領域の一部を層間酸化
膜（11），（18）も含めてエッチングしてゲート電極
（14）の表面を露出すると、コンタクトホールCH0（2
6）（第２図には図示せず）が形成される。さらに、Ｐ
型シリコン半導体基板（１）の一主面上全面にスパッタ
リング法によりアルミニウム金属を形成し、この一部が
コンタクトホールCH0（26）を介してゲート電極（14）
と接続され、チャネル領域（５）と並行方向に延在して
残るようにエッチングを行ない、ワード線WL1（27）
（第２図には図示せず）を形成すると、メモリセルC
1（24）、C2（25）が完成する。
極E0（20）の表面にCVD法により窒化膜を形成し、酸化
雰囲気中で熱処理を施すと、窒化膜上に酸化膜が形成さ
れ、誘電膜（21）を得る。続いて、Ｐ型シリコン半導体
基板（１）の一主面上において、フィールド酸化膜
（２）上にあるゲート電極（14）の一部の領域上を除く
全面にCVD法によりポリシリコン層を形成し、キャパシ
タ下部電極E0（20）の表面に誘電膜（21）を介して対向
するキャパシタ上部電極（プレート電極）E1（22）とす
る。その後、Ｐ型シリコン半導体基板（１）の一主面上
全面にCVD法によりBPSG膜（23）を形成し、キャパシタ
上部電極E1（22）の形成されない領域の一部を層間酸化
膜（11），（18）も含めてエッチングしてゲート電極
（14）の表面を露出すると、コンタクトホールCH0（2
6）（第２図には図示せず）が形成される。さらに、Ｐ
型シリコン半導体基板（１）の一主面上全面にスパッタ
リング法によりアルミニウム金属を形成し、この一部が
コンタクトホールCH0（26）を介してゲート電極（14）
と接続され、チャネル領域（５）と並行方向に延在して
残るようにエッチングを行ない、ワード線WL1（27）
（第２図には図示せず）を形成すると、メモリセルC
1（24）、C2（25）が完成する。
上記のように構成された半導体記憶装置においては、
チャネル領域（５）と並行方向にあるゲート電極（14）
の両端が各々、ビット線BL0（７）上の層間酸化膜（1
1）或いは導電層D0（８）上の層間酸化膜（11）上まで
拡大して形成されるので、チャネル領域（５）と直交方
向にあるゲート電極（14）の断面積は増大し、ゲート電
極（14）内を流れる電流の抵抗を抑制することになる。
ゆえに、信号の遅延は抑えられ動作速度は向上し、高速
化に適した半導体記憶装置を得ることができる。
チャネル領域（５）と並行方向にあるゲート電極（14）
の両端が各々、ビット線BL0（７）上の層間酸化膜（1
1）或いは導電層D0（８）上の層間酸化膜（11）上まで
拡大して形成されるので、チャネル領域（５）と直交方
向にあるゲート電極（14）の断面積は増大し、ゲート電
極（14）内を流れる電流の抵抗を抑制することになる。
ゆえに、信号の遅延は抑えられ動作速度は向上し、高速
化に適した半導体記憶装置を得ることができる。
また、キャパシタがビット線BL0（７）及び導電層D0
（８）よりも上部に位置し、ワード線WL1（27）よりも
下部に位置するので、キャパシタを形成する領域の自由
度が拡がり、ゲート電極（14）上を経てビット線BL
0（７）上にまで延在して形成できる。ゆえに、キャパ
シタ面積は増大し、微細化を進める上で容量を十分に確
保できる半導体記憶装置を得ることができる。
（８）よりも上部に位置し、ワード線WL1（27）よりも
下部に位置するので、キャパシタを形成する領域の自由
度が拡がり、ゲート電極（14）上を経てビット線BL
0（７）上にまで延在して形成できる。ゆえに、キャパ
シタ面積は増大し、微細化を進める上で容量を十分に確
保できる半導体記憶装置を得ることができる。
さらに、ビット線BL0（７）がn+型ドレイン領域
（３）に、導電層D0（８）がn+型ソース領域（４）に各
々コンタクトホールを介することなく接続されるので、
アスペクト比は無視できることになる。ゆえに、ビット
線BL0（７）の断線を防止でき、信頼性の高い半導体記
憶装置を得ることができる。
（３）に、導電層D0（８）がn+型ソース領域（４）に各
々コンタクトホールを介することなく接続されるので、
アスペクト比は無視できることになる。ゆえに、ビット
線BL0（７）の断線を防止でき、信頼性の高い半導体記
憶装置を得ることができる。
またさらに、上記のような半導体記憶装置の製造方法
においては、コンタクトホールを介することなくビット
線BL0（７）をn+型ドレイン領域（３）に接続して形成
し、その後キャパシタを形成するので、コンタクトホー
ルを形成するための工程が不要になる。一方、チャネル
領域（５）と並行方向にあるゲート電極（14）の両端を
各々、ビット線BL0（７）上の層間酸化膜（11）上或い
は導電層D0（８）上の層間酸化膜（11）上にまで拡大し
て形成し、このゲート電極（14）の上端部上の層間酸化
膜（15），（18）及びBPSG膜（23）をエッチングしコン
タクトホールCH0（26）を形成するので、アスペクト比
は低く抑えられることになる。ゆえに、精度の高い写真
製版工程を施すことなくビット線BL0（７）のn+型ドレ
イン領域（３）に、ワード線WL1（27）をゲート電極（1
4）に接続でき、半導体記憶装置を製造容易にして簡単
に形成できる。
においては、コンタクトホールを介することなくビット
線BL0（７）をn+型ドレイン領域（３）に接続して形成
し、その後キャパシタを形成するので、コンタクトホー
ルを形成するための工程が不要になる。一方、チャネル
領域（５）と並行方向にあるゲート電極（14）の両端を
各々、ビット線BL0（７）上の層間酸化膜（11）上或い
は導電層D0（８）上の層間酸化膜（11）上にまで拡大し
て形成し、このゲート電極（14）の上端部上の層間酸化
膜（15），（18）及びBPSG膜（23）をエッチングしコン
タクトホールCH0（26）を形成するので、アスペクト比
は低く抑えられることになる。ゆえに、精度の高い写真
製版工程を施すことなくビット線BL0（７）のn+型ドレ
イン領域（３）に、ワード線WL1（27）をゲート電極（1
4）に接続でき、半導体記憶装置を製造容易にして簡単
に形成できる。
なお、上記実施例においては、ゲート電極（14）をリ
ンの添加されたポリシリコン層で形成したものを示した
が、高融点金属膜や高融点金属シリサイド膜或いは高融
点金属シリサイド膜とポリシリコン層の積層構造で形成
したとしても、上記実施例と同様の効果を得られるもの
である。
ンの添加されたポリシリコン層で形成したものを示した
が、高融点金属膜や高融点金属シリサイド膜或いは高融
点金属シリサイド膜とポリシリコン層の積層構造で形成
したとしても、上記実施例と同様の効果を得られるもの
である。
また、上記実施例においては、Ｐ型シリコン半導体基
板（１）の一主面上全面にスパッタリング法によりチタ
ン膜を形成した後、ビット線BL0（７）、▲▼
（９）、▲▼（10）及び導電層D0（８）を形成す
るポリシリコンとチタンをシリサイド反応させ、チタン
シリサイド膜（16）を形成したものを示したが、ビット
線BL0（７）、▲▼（９）、▲▼（10）及
び導電層D0（８）の表面にのみ選択CVD法によりチタン
膜を形成した後、ポリシリコンとチタンをシリサイド反
応させ、チタンシリサイド膜（16）を形成したとして
も、上記実施例と同様の効果を得られるものである。
板（１）の一主面上全面にスパッタリング法によりチタ
ン膜を形成した後、ビット線BL0（７）、▲▼
（９）、▲▼（10）及び導電層D0（８）を形成す
るポリシリコンとチタンをシリサイド反応させ、チタン
シリサイド膜（16）を形成したものを示したが、ビット
線BL0（７）、▲▼（９）、▲▼（10）及
び導電層D0（８）の表面にのみ選択CVD法によりチタン
膜を形成した後、ポリシリコンとチタンをシリサイド反
応させ、チタンシリサイド膜（16）を形成したとして
も、上記実施例と同様の効果を得られるものである。
さらに、上記実施例においては、ビット線BL
0（７）、▲▼（９）、▲▼（10）及び導
電層D0（８）の表面にチタンシリサイド膜（16）を形成
したものを示したが、モリブデンシリサイド膜やタング
ステンシリサイド膜或いはタンタルシリサイド膜を形成
したとしても、上記実施例と同様の効果を得られるもの
である。
0（７）、▲▼（９）、▲▼（10）及び導
電層D0（８）の表面にチタンシリサイド膜（16）を形成
したものを示したが、モリブデンシリサイド膜やタング
ステンシリサイド膜或いはタンタルシリサイド膜を形成
したとしても、上記実施例と同様の効果を得られるもの
である。
またさらに、上記実施例においては、Ｐ型シリコン半
導体基板（１）にメモリセルC1（24）,C2（25）を形成
したものを示したが、Ｐ型とｎ型の極性を逆にして、ｎ
型シリコン半導体基板（１）にメモリセルを形成したと
しても、上記実施例と同様の効果を得られるものであ
る。
導体基板（１）にメモリセルC1（24）,C2（25）を形成
したものを示したが、Ｐ型とｎ型の極性を逆にして、ｎ
型シリコン半導体基板（１）にメモリセルを形成したと
しても、上記実施例と同様の効果を得られるものであ
る。
以上説明したとおりこの発明による半導体記憶装置
は、素子分離絶縁膜の表面上に形成されたビット線をな
す第１の部分と、この第１の部分の側面の一部と第１の
素子形成領域内における不純物拡散領域の一方とが接続
されるように素子分離絶縁膜の表面上および第１の素子
形成領域上に形成された第２の部分と、その第１の部分
の側面の一部と第２の素子形成領域内における不純物拡
散領域の一方とが接続されるように素子分離絶縁膜の表
面上および第２の素子形成領域上に形成された第３の部
分とを有し、第２の部分と第３の部分とが第１の部分を
介して接続される導電層を備えたので、コンタクトホー
ルを介することなく第１および第２の素子形成領域内の
それぞれ不純物拡散領域を同一のビット線に接続するこ
とができ、従ってアスペクト比の増大によるビット線の
断線を防止でき、信頼性の高い半導体記憶装置が得られ
るという効果を有するものである。
は、素子分離絶縁膜の表面上に形成されたビット線をな
す第１の部分と、この第１の部分の側面の一部と第１の
素子形成領域内における不純物拡散領域の一方とが接続
されるように素子分離絶縁膜の表面上および第１の素子
形成領域上に形成された第２の部分と、その第１の部分
の側面の一部と第２の素子形成領域内における不純物拡
散領域の一方とが接続されるように素子分離絶縁膜の表
面上および第２の素子形成領域上に形成された第３の部
分とを有し、第２の部分と第３の部分とが第１の部分を
介して接続される導電層を備えたので、コンタクトホー
ルを介することなく第１および第２の素子形成領域内の
それぞれ不純物拡散領域を同一のビット線に接続するこ
とができ、従ってアスペクト比の増大によるビット線の
断線を防止でき、信頼性の高い半導体記憶装置が得られ
るという効果を有するものである。
また、この発明による半導体記憶装置の製造方法は、
絶縁膜の表面上に形成されるビット線をなす第１の部分
と、この第１の部分の側面の一部から延在しその端部が
第１の素子形成領域内に位置する第２の部分と、第１の
部分の側面の一部から延在しその端部が第２の素子形成
領域内に位置する第３の部分と、第１の素子形成領域内
で第２の部分と一定の間隔を有して対向する第４の部分
と、この第４の部分から延在し絶縁膜の表面と対向する
第５の部分と、第２の素子形成領域内で第３の部分と一
定の間隔を有して対向する第６の部分と、この第６の部
分から延在し絶縁膜の表面と対向する第７の部分とで構
成される導電層を、第１および第２の素子形成領域上、
並びに絶縁膜の表面上に形成する工程を含むので、コン
タクトホールを介することなく第１および第２の素子形
成領域内の不純物拡散領域を同一ビット線で互いに接続
することができ、従って精度の高い写真製版工程を施す
ことなく半導体記憶装置を製造容易にして簡単に形成で
きる。
絶縁膜の表面上に形成されるビット線をなす第１の部分
と、この第１の部分の側面の一部から延在しその端部が
第１の素子形成領域内に位置する第２の部分と、第１の
部分の側面の一部から延在しその端部が第２の素子形成
領域内に位置する第３の部分と、第１の素子形成領域内
で第２の部分と一定の間隔を有して対向する第４の部分
と、この第４の部分から延在し絶縁膜の表面と対向する
第５の部分と、第２の素子形成領域内で第３の部分と一
定の間隔を有して対向する第６の部分と、この第６の部
分から延在し絶縁膜の表面と対向する第７の部分とで構
成される導電層を、第１および第２の素子形成領域上、
並びに絶縁膜の表面上に形成する工程を含むので、コン
タクトホールを介することなく第１および第２の素子形
成領域内の不純物拡散領域を同一ビット線で互いに接続
することができ、従って精度の高い写真製版工程を施す
ことなく半導体記憶装置を製造容易にして簡単に形成で
きる。
第１図はこの発明の一実施例を示す平面図、第２図は第
１図のII−II線に沿う断面図、第３図は第１図のIII−I
II線に沿う断面図、第４図（ａ）ないし第４図（ｇ）は
第１図に示したものの製造工程を順次示す断面図、第５
図は従来のメモリセルを示す平面図、第６図は第５図に
示したものの等価回路図、第７図は第５図のVII−VII線
に沿う断面図である。 図において、（１）はＰ型シリコン半導体基板、（２）
はフィールド酸化膜、（３）はn+型ドレイン領域、
（４）はn+型ソース領域、（５）はチャネル領域、
（６）はゲート酸化膜、（７）はビット線BL0、（８）
は導電層D0（９）はビット線▲▼、（10）はビッ
ト線▲▼、（11）は層間酸化膜、（12），（13）
は酸化膜側壁、（14）はゲート電極、（15）は層間酸化
膜、（16）はチタンシリサイド膜、（17）はコンタクト
ホールCH1、（18）は層間酸化膜、（19）は酸化膜側
壁、（20）はキャパシタ下部電極E0、（21）は誘電膜、
（22）はキャパシタ上部電極E1、（23）はBPSG膜、（2
4）はメモリセルC1、（25）はメモリセルC2、（26）は
コンタクトホールCH0、（27）はワード線WL1である。 なお、各図中、同一符号は同一または相当部分を示す。
１図のII−II線に沿う断面図、第３図は第１図のIII−I
II線に沿う断面図、第４図（ａ）ないし第４図（ｇ）は
第１図に示したものの製造工程を順次示す断面図、第５
図は従来のメモリセルを示す平面図、第６図は第５図に
示したものの等価回路図、第７図は第５図のVII−VII線
に沿う断面図である。 図において、（１）はＰ型シリコン半導体基板、（２）
はフィールド酸化膜、（３）はn+型ドレイン領域、
（４）はn+型ソース領域、（５）はチャネル領域、
（６）はゲート酸化膜、（７）はビット線BL0、（８）
は導電層D0（９）はビット線▲▼、（10）はビッ
ト線▲▼、（11）は層間酸化膜、（12），（13）
は酸化膜側壁、（14）はゲート電極、（15）は層間酸化
膜、（16）はチタンシリサイド膜、（17）はコンタクト
ホールCH1、（18）は層間酸化膜、（19）は酸化膜側
壁、（20）はキャパシタ下部電極E0、（21）は誘電膜、
（22）はキャパシタ上部電極E1、（23）はBPSG膜、（2
4）はメモリセルC1、（25）はメモリセルC2、（26）は
コンタクトホールCH0、（27）はワード線WL1である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】第１導電型の半導体基板の一主面に形成さ
れ、第１および第２の素子形成領域を互いに分離する素
子分離絶縁膜、 前記第１および第２の素子形成領域内の各々にチャネル
領域を介して対向するように形成された１対の第２導電
型の不純物拡散領域、 前記素子分離絶縁膜の表面上に形成されたビット線をな
す第１の部分と、この第１の部分の側面の一部と前記第
１の素子形成領域内における前記不純物拡散領域の一方
とが接続されるように前記素子分離絶縁膜の表面上およ
び前記第１の素子形成領域上に形成された第２の部分
と、前記第１の部分の側面の一部と前記第２の素子形成
領域内における前記不純物拡散領域の一方とが接続され
るように前記素子分離絶縁膜の表面上および前記第２の
素子形成領域上に形成された第３の部分とを有し、前記
第２の部分と第３の部分とが前記第１の部分を介して接
続される導電層、および、 一方の電極が前記第１および第２の素子形成領域内のそ
れぞれ前記不純物拡散領域の他方と電気的に接続された
第１および第２のキャパシタを備えた半導体記憶装置。 - 【請求項２】第１導電型の半導体基板の一主面に形成さ
れ、第１および第２の素子形成領域を互いに分離する素
子分離絶縁膜、 前記第１および第２の素子形成領域内の各々にチャネル
領域を介して対向するように形成された１対の第２導電
型の不純物拡散領域、 前記素子分離絶縁膜の表面上に形成されたビット線をな
す第１の部分と、この第１の部分の側面の一部と前記第
１の素子形成領域内における前記不純物拡散領域の一方
とが接続されるように前記素子分離絶縁膜の表面上およ
び前記第１の素子形成領域上に形成された第２の部分
と、前記第１の部分の側面の一部と前記第２の素子形成
領域内における前記不純物拡散領域の一方とが接続され
るように前記素子分離絶縁膜の表面上および前記第２の
素子形成領域上に形成された第３の部分とを有し、前記
第２の部分と第３の部分とが前記第１の部分を介して接
続される第１の導電層、 前記第１の素子形成領域内における前記不純物拡散領域
の他方に接続して形成された第４の部分と、この第４の
部分から延在して前記素子分離絶縁膜の表面上に形成さ
れた第５の部分とを有し、キャパシタを構成する電極が
前記第５の部分と電気的に接続される第２の導電層、お
よび、 前記第２の素子形成領域内における前記不純物拡散領域
の他方に接続して形成された第６の部分と、この第６の
部分から延在して前記素子分離絶縁膜の表面上に形成さ
れた第７の部分とを有し、キャパシタを構成する電極が
前記第７の部分と電気的に接続される第３の導電層を備
えた半導体記憶装置。 - 【請求項３】第１導電型の半導体基板の一主面に第１お
よび第２の素子形成領域を互いに分離するように絶縁膜
を形成する工程、 前記絶縁膜の表面上に形成されるビット線をなす第１の
部分と、この第１の部分の側面の一部から延在しその端
部が前記第１の素子形成領域内に位置する第２の部分
と、前記第１の部分の側面の一部から延在しその端部が
前記第２の素子形成領域内に位置する第３の部分と、前
記第１の素子形成領域内で前記第２の部分と一定の間隔
を有して対向する第４の部分と、この第４の部分から延
在し前記絶縁膜の表面と対向する第５の部分と、前記第
２の素子形成領域内で前記第３の部分と一定の間隔を有
して対向する第６の部分と、この第６の部分から延在し
前記絶縁膜の表面と対向する第７の部分とで構成される
導電層を、前記第１および第２の素子形成領域上、並び
に前記絶縁膜の表面上に形成する工程、 前記第２の部分および第４の部分にそれぞれ接続し、電
界効果トランジスタのソース・ドレイン領域をなす互い
に対向する１対の第２導電型の不純物拡散領域を前記第
１の素子分離領域内の前記半導体基板に、前記第３の部
分および第６の部分それぞれ接続し、電界効果トランジ
スタのソース・ドレイン領域をなすように互いに対向す
る１対の第２導電型の不純物拡散領域を前記第２の素子
分離領域内の前記半導体基板にそれぞれ形成する工程、
および、 互いに異なるキャパシタの電極である第１の電極層およ
び第２の電極層を、それぞれ前記第５の部分および第７
の部分と接続するように前記導電層上に形成する工程を
含んだ半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160802A JP2564972B2 (ja) | 1990-06-18 | 1990-06-18 | 半導体記憶装置およびその製造方法 |
| KR1019910009967A KR940007460B1 (ko) | 1990-06-18 | 1991-06-17 | 전계효과트랜지스터, 이를 이용한 반도체기억장치 및 전계효과트랜지스터의 제조방법 |
| DE4119918A DE4119918C2 (de) | 1990-06-18 | 1991-06-17 | Halbleiterspeichereinrichtung und Verfahren zu deren Herstellung |
| ITMI911649A IT1248495B (it) | 1990-06-18 | 1991-06-17 | Dispositivo di memoria a semiconduttore e procedimento per la sua fabbricazione. |
| KR1019940004705A KR940007464B1 (ko) | 1990-06-18 | 1994-03-10 | 메모리 셀 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160802A JP2564972B2 (ja) | 1990-06-18 | 1990-06-18 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0449656A JPH0449656A (ja) | 1992-02-19 |
| JP2564972B2 true JP2564972B2 (ja) | 1996-12-18 |
Family
ID=15722759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160802A Expired - Fee Related JP2564972B2 (ja) | 1990-06-18 | 1990-06-18 | 半導体記憶装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2564972B2 (ja) |
| KR (1) | KR940007460B1 (ja) |
| DE (1) | DE4119918C2 (ja) |
| IT (1) | IT1248495B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4300357C2 (de) * | 1992-01-18 | 1995-06-01 | Mitsubishi Electric Corp | Herstellungsverfahren für eine Halbleitereinrichtung |
| JP2905642B2 (ja) * | 1992-01-18 | 1999-06-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| DE19640273C1 (de) * | 1996-09-30 | 1998-03-12 | Siemens Ag | Verfahren zur Herstellung barrierenfreier Halbleiterspeicheranordnungen |
| JP3185745B2 (ja) | 1998-04-01 | 2001-07-11 | 日本電気株式会社 | 半導体メモリセル |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS602784B2 (ja) * | 1982-12-20 | 1985-01-23 | 富士通株式会社 | 半導体記憶装置 |
| FR2577339B1 (fr) * | 1985-02-12 | 1991-05-10 | Eurotechnique Sa | Memoire dynamique en circuit integre |
| JPH06105774B2 (ja) * | 1987-11-17 | 1994-12-21 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| JP2682021B2 (ja) * | 1988-06-29 | 1997-11-26 | 富士通株式会社 | 半導体メモリ装置 |
| KR940005729B1 (ko) * | 1989-06-13 | 1994-06-23 | 삼성전자 주식회사 | 디램셀의 제조방법 및 구조 |
-
1990
- 1990-06-18 JP JP2160802A patent/JP2564972B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-17 IT ITMI911649A patent/IT1248495B/it active IP Right Grant
- 1991-06-17 DE DE4119918A patent/DE4119918C2/de not_active Expired - Fee Related
- 1991-06-17 KR KR1019910009967A patent/KR940007460B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0449656A (ja) | 1992-02-19 |
| DE4119918A1 (de) | 1991-12-19 |
| IT1248495B (it) | 1995-01-19 |
| KR940007460B1 (ko) | 1994-08-18 |
| DE4119918C2 (de) | 1994-08-11 |
| ITMI911649A1 (it) | 1992-12-17 |
| ITMI911649A0 (it) | 1991-06-17 |
| KR920005814A (ko) | 1992-04-03 |
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