KR940007464B1 - 메모리 셀 - Google Patents

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KR940007464B1
KR940007464B1 KR1019940004705A KR19940004705A KR940007464B1 KR 940007464 B1 KR940007464 B1 KR 940007464B1 KR 1019940004705 A KR1019940004705 A KR 1019940004705A KR 19940004705 A KR19940004705 A KR 19940004705A KR 940007464 B1 KR940007464 B1 KR 940007464B1
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oxide film
conductive layer
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film
capacitor
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KR1019940004705A
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가유 기요미스
이규 야마규찌
나쓰오 아지고
Original Assignee
미쓰비시 뎅끼 가부시끼가이샤
기다오까 다까시
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Abstract

내용 없음.

Description

메모리 셀
제 1 도는 이 발명의 한 실시예를 표시하는 평면도.
제 2 도는 제 1 도의 II-II선에 따른 단면도.
제 3 도는 제 1 도의 III-III선에 따른 단면도.
제 4 도 a~g는 제 1 도에 표시한 것의 제조공정을 순차로 표시하는 단면도.
제 5 도는 종래의 메모리셀을 표시하는 평면도.
제 6 도는 제 5 도에 표시한 것의 등가회로도.
제 7 도는 제 5 도의 VII-VII선에 따른 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 반도체기판 2 : 필드산화막
3 : n+형 드레인영역 4 : n+형 소스영역
5 : 채널영역 6 : 게이트산화막
7 : 비트선(BL0) 8 : 도전층(D0)
9 : 비트선() 10 : 비트선()
11 : 층간산화막 12, 13 : 산화막측벽
14 : 게이트전극 15 : 층간산화막
16 : 티탄실리사이드막 17 : 콘택트홀(CH1)
18 : 층간산화막 19 : 산화막측벽
20 : 커패시터하부전극(E0) 21 : 유전막
22 : 커패시터상부전극(E1) 23 : BPSG막
24 : 메모리셀(C1) 25 : 메모리셀(C2)
26 : 콘택트홀(CH0) 27 : 워드선(WL1)
(각 도면중 동일부호는 동일 또는 상당부분을 표시한다)
이 발명은 메모리셀에 관한 것이다.
다이나믹, 랜덤 악세스, 메모리(이하 DRAM이라고 칭함)는 과거 10년 이상에 거쳐서 거의 3년마다 4배의 고집적화를 달성하여 왔다. 이 경향은 현재의 4M비트레벨에 이르렀어도 약한 양상은 아니고 금후도 계속된다고 보여진다. 그러나 고집적화는 메모리셀의 미세화에 크게 의존하는 것이며 미세화에 수반하는 용량의 감소때문에 소프트에러등의 문제가 생기고 있다. 그러므로 용량을 일정치이상 확보하도록 반도체기판을 홈형으로 에칭한 홈형(트렌치형) 커패시터, 혹은 반도체기판상에 쌓아올린 적층형(스택크형) 커패시터등의 신구조를 가지는 메모리셀이 개발되고 있다.
제 5 도는 예를들면 특공소 60-2784호 공보에 표시된 적층형 커패시터를 구비한 DRAM의 메모리셀을 표시하는 평면도이며 제 6 도는 제 5 도에 표시한 것의 등가회로도이다.
제 5 도에 있어서 워드선(WL0, WL1)과 비트선(BL0)과의 교차점에 메모리셀(C0, C1)이 설치되고 워드선(WL2, WL3)과 비트선()과의 교차점에 메모리셀(C2, C3)이 설치된다. 각 메모리셀의 커패시터는 하부전극(E0)과 상부전극(E1) 및 이것들의 전극간의 산화막(제 5 도에는 도시하지않음)에 의하여 구성되어 있다.
또한 CH는 비트선(BL0,)을 반도체기판의 불순물확산영역에 접속시키기 위한 콘택트홀이다.
제 6 도에 있어서 SA는 각 메모리셀로부터의 신호를 검출하여 증폭하는 센스앰프이다.
제 7 도는 제 5 도의 VII-VII선에 따른 단면도이다.
도면에 있어서 (31)은 p형 실리콘반도체기판, (32)는 p형 실리콘반도체기판(31)의 한주면에 형성된 소자분리영역으로서의 필드산화막, (33)은 이 필드산화막(32)에 의하여 분리된 섬모양 영역으로 형성된 n+형 드레인영역, (34)는 이 n+형 드레인영역(33)과 마찬가지로 상기 필드산화막(32)에 의하여 분리된 섬모양영역에 형성된 n+형 소스영역, (35)는 상기 n+형 드레인영역(33)과 상기 n+형 소스영역(34)과의 사이에 형성된 채널영역, (36)은 이 채널 영역(35)상에 형성된 게이트산화막, (37)은 이 게이트산화막(36)상에 상기 채널영역(35)과 직교방향에 형성된 폴리실리콘층으로 이루어지는 게이트전극(워드선(WL1)), (38)은 이 게이트전극(37) 표면에 형성된 층간산화막, (39)는 상기 필드산화막(32)상에 형성된 폴리실리콘층으로 이루어지는 워드선(WL2), (40)이 워드선(WL2)(39) 표면에 형성된 층간산화막, (41)은 상기 n+형 소스영역(34) 및 상기 필드산화막(32)에 접하고 상기 게이트전극(37)의 표면에 상기 층간산화막(38)을 사이에 두고 대향하여 형성되고 또한 상기 워드선(WL2)(39)의 표면에 상기 층간산화막(40)을 사이에 두고 대향하여 형성된 폴리실리콘층으로 이루어지는 커패시터하부전극(E0),(42)은 이 커패시터하부전극(E0)(41)의 표면에 형성된 층간산화막, (43)은 상기 커패시터하부전극(E0)(41)의 표면에 상기 층간산화막(42)을 사이에 두고 대향하여 형성된 포리실리콘층으로 이루어지는 커패시터상부전극(플레이트전극)(E1), (44)은 상기 p형 실리콘 반도체기판(31)의 한주면상전면에 형성된 PSG막, (45)는 상기 n+형 드레인영역(33)의 표면에 개구된 콘택트홀(CH), (46)은 이 콘택트홀(CH) (45)을 사이에 두고 상기 n+형 드레인영역(33)과 접속되고 상기 채널영역(35)과 병행방향에 형성된 알미늄금속으로 이루어지는 비트선(BL0), (47)은 상기 p형 실리콘반도체기판(31) 내지 상기 비트선(BL0)(46)에 의하여 구성된 메모리셀(C1)이다.
종래의 메모리셀(C1)(47)은 상기와 같이 구성되고 커패시터하부전극(E0)(41)과 커패시터상부전극(E1)(43)의 일부가 게이트전극(37)상 및 워드선(WL2)(39)상에까지 만곡하여 연장존재되어 있으므로 커패시터의 면적을 크게 취하여 용량을 확보할 수가 있다.
상기와 같은 종래의 메모리셀(C1)(47)에서는 커패시터하부전극(E0)(41) 및 커패시터상부전극(E1)(43)을 p형 실리콘반도체기판(31)의 한주면에 쌓아올리므로 p형 실리콘반도체기판(31)의 한주면으로 부터의 단차는 심하게되며 콘택트홀(CH)(45)의 종횡비(어스팩트비)는 증대한다.
이 어드팩트비의 증대는 비트선(BL0)(46)의 피복성을 악화시켜 콘택트홀(CH)(45)내부에서 단선을 이르키고 신뢰성을 저하시킨다는 문제점이 있었다. 또, 어스팩트비가 높은 콘택트홀(CH)(45)을 형성하려면 대단히 정밀도가 높은 사진제판공정이 필요하며 제조상 기술적인 곤란을 수반하는 문제점이 있었다.
다시금, 상기와 같은 종래의 메모리셀(C1)(47)에서는 고집적화를 향하여 게이트(워드선(WL1))(37)도 미세화되므로 게이트전극(워드선(WL1))(37)의 저항이 증가하여 신호의 지연을 고려하지 않으면 아니된다.
그러므로 신호를 지연시키지 않고 보다 한층의 고속화를 꾀할 필요가 있었다.
다시금, 미세화를 진행시키는 점에서 보다 한층 용량을 확보할 필요가 있었다.
이 발명은 상기와 같은 문제점을 해소하기 위해서 이루어진 것이며 커패시터의 용량을 충분하게 확보할수 있는 메모리셀을, 다시금 비트선의 단선에 기인하는 신뢰성의 저하를 억제할 수 있는 반도체기억장치를 얻는 것을 목적으로 하고 있다.
이 발명에 관한 전계효과 트랜지스터는 실리콘반도체기판의 한주면에 채널영역을 사이에 두고 설치한 한조의 불순물 확산영역의 한쪽에 접속하여 형성된 제 1 의 도전층과 한조의 불순물확산영역의 다른쪽에 접속하여 형성된 제 2 의 도전층과 채널영역상의 절연막 및 제 1 의 도전층상의 절연막 및 제 2 의 도전층상의 절연막을 사이에 두고 형성된 게이트전극과를 구비한 것이다.
또 이 발명의 제 2 의 발명에 관한 메모리셀은 실리콘반도체기판의 한주면에 채널영역을 사이에 두고 설치한 한조의 불순물 확산영역과 채널영역상의 절연막을 사이에 두고 형성된 게이트전극과 한조의 불순물확산영역의 어느 것의 한쪽에 접속하여 형성된 제 1 의 도전층과, 이 제 1 의 도전층과 전기적으로 접속하여 형성된 커패시터의 한쪽의 전극과 이 전극상의 유전막을 사이에 두고 형성된 커패시터의 다른 쪽의 전극과 게이트전극과 전기적으로 접속하여 형성되고 또한 커패시터의 다른 쪽의 전극상의 절연막을 사이에 두고 형성된 제 2 의 도전층과를 구비한 것이다.
다시금 이 발명의 제 3 의 발명에 관한 반도체기억장치는 실리콘반도체기판의 한주면에 소자형성영역을 분리하여 설치한 절연막과 소자형성영역내에 채널영역을 사이에 두고 설치한 한조의 불순물 확산영역과 이 한조의 불순물확산영역의 한쪽에 접속하여 형성되고 또한 불순물확산영역의 한쪽에 접하는 절연막상에 형성된 제 1 의 도전층과 한조의 불순물확산영역의 다른쪽에 접속하여 형성되고 또한 불순물확산영역의 다른 쪽에 접하는 절연막상에 형성된 제 2 의 도전층과를 구비한 것이다.
또다시금, 이 발명의 제 4 의 발명에 관한 전계효과트랜지스터의 제조방법은 실리콘반도체기판의 한주면에 소자형성영역을 분리하여 제 1 의 절연막을 소자형성영역내의 일부의 영역상 및 이 영역에 접하는 제 1 의 절연막상에 제 1 의 도전층을 소자 형성영역내의 제 1 의 도전층과 대향하는 일부의 영역상 및 이 영역에 접하는 제 1 의 절연막상에 제 2 의 도전층을 , 제 1 의 도전층의 측면에 제 2 의 절연막을, 제 2 의 도전층의 측면에 제 3 의 절연막을, 제 2 의 절연막과 제 3 의 절연막과의 사이의 소자형성영역상의 절연막상 및 제 1 의 도전층상의 절연막상 및 제 2 의 도전층상의 절연막상에 게이트전극을, 이 게이트전극을 마스크의 일부로서 사용하여 실리콘반도체기판과 역도전형의 불순물을 이온주입하여 불순물확산영역을 형성하는 것이다. 상기와 같이 구성된 전계효과트랜지스터에 있어서는 채널영역과 병행방향에 있는 게이트전극의 양단이 제 1 의 도전층상 및 제 2 의 도전층상까지 확대하여 형성되고 게이트전극의 저항을 억제시킨다. 또 상기와 같이 구성된 메모리셀에 있어서는 비트선보다도 상부에 위치하고 워드선보다도 하부에 위치하는 커패시터가 게이트전극을 거쳐서 비트선상에까지 연장존재하여 형성되고 커패시터 면적을 증대시킨다.
다시금 상기와 같이 구성된 반도체기억장치에 있어서는 비트선이 콘택트홀을 사이에 두지 않고 불순물영역에 접속하여 형성되고 어스팩트비의 증대에 의한 비트선의 단선을 방지시킨다. 또다시금 상기와같이 구성된 전계효과트랜지스터의 제조방법에 있어서는 콘택트홀을 사이에 두지않고 제 1 의 도전층 및 제 2 의 도전층을 형성한 후 게이트전극을 형성하기 때문에 정밀도가 높은 사진제판공정을 시행하는 일 없이 제 1 의 도전층 및 제 2 의 도전층을 불순물확산영역에 접속시킨다.
[실시예]
제 1 도는 이 발명의 한 실시예를 표시하는 평면도이다. 도면에 있어서 워드선(WL1)과 비트선(, BL0)과의 교차점에 메모리셀(C0, C1)의 설치되고 워드선(WL2)과 비트선(BL0,)과의 교차점에 메모리셀(C2, C3)이 설치되고 워드선(WL0)과 비트선()과의 교차점에 메모리셀(C4)이 설치되고 워드선(WL3)과 비트선( 3)과의 교차점에 메모리셀(C5)이 설치된다. 각 메모리셀의 커패시터는 하부전극(E0)과 상부전극(E1) 및 이것들의 전극간의 산화막(제 1 도에는 도시하지않음)에 의해서 구성되어 있다.
또한 CH0는 워드선(WL0-WL3)을 게이트전극에 접속시키기 위한 콘택트홀, CH1은 하부전극(E0)을 도전층(D0)에 접속시키기 위한 콘택트홀이다.
제 2 도는 제 1 도의 II-II선에 따른 단면도이며 제 3 도는 제 1 도의 III-III선에 따른 단면도이다.
제 2 도에 있어서, (1)은 농도 1×1015㎝-3, 비저항 10Ωㆍ㎝의 p형 실리콘반도체기판, (2)는 이 p형 실리콘반도체기판(1)의 한 주면에 형성된 소자분리영역으로서의 필드산화막, (3)은 필드산화막(2)에 의하여 분리된 섬모양영역에 비소를 가속전압 50KeV, 도우즈량 4×1015㎝-2의 조건에서 이온주입을 행하여 형성된 농도 1×1020㎝-3의 n+형 드레인영역, (4)는 n+형 드레인영역(3)과 마찬가지로 상기 필드산화막(2)에 의하여 분리된 섬모양영역에 비소를 가속전압 50KeV, 도즈량 4×1015㎝-2의 조건에서 이온주입을 행하여 형성된 농도 1×1020㎝-3의 n+형 소스영역, (5)는 상기 n+형 드레인영역(3)과 상기 n+형 소스영역(4)과의 사이에 형성된 채널영역, (6)은 이 채널영역(5)상에 형성된 게이트산화막, (7)은 상기 n+형 드레인영역(3)에 일부가 접하여 전기적으로 접속되고 또한 상기 필드산화막(2)의 표면상에 대향하고 상기 채널영역(5)과 직교방향에 형성된 폴리실리콘층을 이루어지는 도전층(비트선(BL0)), (8)은 상기 n+형 소스영역(4)에 한끝이 접하여 전기적으로 접속되고 상기 필드산화막(2)의 표면에 대향하여 형성된 폴리실리콘층으로 이루어지는 도전층(D0), (9)는 상기 필드산화막(2)의 표면에 대향하고 상기 채널영역(5)과 직교방향에 형성된 폴리실리콘층으로 이루어지는 도전층(비트선( 0), 10이 비트선( 0)(9)과 마찬가지로 상기 필드산화막(2)의 표면에 대향하고 상기 채널영역(5)과 직교방향에 형성된 폴리실리콘층으로 이루어지는 도전층(비트선( 1)), (11)은 상기 n+형 드레인영역(3)상에 상기 비트선(BL0)(7)을 사이에 두고 혹은 상기 n+형 소스영역(4)상에 상기 도전층(D0)(8)을 사이에 두고 형성되고 상기 채널영역(5)과 직교방향에서는 상기 필드산화막(2)의 표면에 대향하여 형성된 층간산화막, (12)는 상기 n+형 드레인영역(3)에 접하고 상기 비트선(BL0) (7) 및 상기 층간산화막(11)의 측면에 형성된, 혹은 상기 n+형 소스영역(4)에 접하고 상기 도전층(D0)(8) 및 상기 층간산화막(11)의 측면에 형성된 산화막측벽, (13)은 상기 필드산화막(2)에 접하고 상기 도전층(D0)(8), 상기 비트선( 0)(9) 혹은 상기 비트선( 1)(10)의 측면에 형성된 산화막측벽, (14)는 상기 필드산화막(2)에 의하여 분리된 섬모양 영역에 있어서 저면이 상기 게이트산화막(6)에 접하고 상기 채널영역(5)과 병행방향에 있는 측면이 상기 층간산화막(11) 및 상기 산화막측벽(12)에 접하여 형성되고 상기 채널영역(5)과 직교방향에 있는 상기 필드산화막(2)에 있어서 저면이 상기 층간산화막(11)에 접하여 형성된 인(P)이 첨가된 폴리실리콘층으로 이루어지는 게이트전극, (15)는 이 게이트전극(14)의 표면에 대향하여 형성된 층간산화막, (16)은 상기 비트선(BL0)(7), 상기 도전층(D0)(8), 상기 비트선( 0)(9) 및 상기 비트선( 1)(10)의 표면에 형성된 티탄실리사이드막, (17)은 상기 도전층(D0)(8)의 표면에 형성된 티탄실리사이드막(17)의 표면에 개구된 콘택트홀(CH1), (18)은 상기 도전층(D0)(8)상의 일부 및 상기 게이트전극(14)상의 일부를 제외한 상기 p형 실리콘반도체기판(1)의 한주면상전면에 형성된 층간산화막, (19)는 상기 도전층(D0)(8)상의 상기 티탄실리사이드막(16)에 접하고 상기 층간산화막(11), 상기 게이트전극(14) 및 상기 층간산화막(15)의 측면에 형성된 산화막 측벽, (20)은 상기 콘택트홀(CH1)(17)을 사이에 두고 상기 티탄실리사이드막(16)과 접속되고, 상기 비트선(BL0)(7)상에까지 연장존재하여 형성된 폴리실리콘층으로 이루어지는 커패시터하부전극(E0), (21)은 이 커패시터하부전극(E0)(20)의 표면에 형성된 유전막, (22)는 상기 커패시터하부전극(E0)(20)의 표면에 상기 유전막(21)을 사이에 두고 대향하여 형성된 폴리실리콘층으로 이루어지는 커패시터상부전극(플레이트전극)(E1), (23)은 상기 p형실리콘반도체기판(1)의 한주면상전면에 형성된 BPSG막, (24)는 상기 p형실리콘반도체기판(1) 내지 상기 비트선( 0)(9)과 상기 층간산화막(11) 내지 상기 BPSG막(23)으로 구성된 메모리셀(C1), (25)는 p형실리콘반도체기판(1) 내지 상기 도전층(D0)(8)과 상기 비트선( 1)(10) 내지 상기 BPSG막(23)으로 구성된 메모리셀(C2)이다. 제 3 도에 있어서 (26)은 상기 게이트전극(14)의 표면에 개구된 콘택트홀(CH0), (27)은 콘택트홀(CH0)(26)을 사이에 두고 상기 게이트전극(14)과 접속되고, 상기 채널영역(5)과 병행방향에 형성된 알미늄금속으로 이루어지는 워드선(WL1)이다. 다음에 상기와 같이 구성된 메모리셀(C1)(24), (C2)(25)의 제조공정을 제 4 도a 내지 g를 사용하여 설명한다.
우선 제 4 도a에 표시하는 바와같이 농도 1×1015㎝-3, 비저항 10Ωㆍ㎝의 p형실리콘반도체기판(1)의 한주면에 선택적으로 산화를 행하고 필드산화막(2)를 형성한다. 계속해서 p형실리콘반도체기판(1)의 한주면상전면에 CVD법에 의해 폴리실리콘층을 형성하고 필드산화막(2)상의 일부의 영역을 에칭한다. 다음에 제 4 도b에 표시하는 바와같이 p형실리콘반도체기판(1)의 한주면상전면에 CVD법에 의하여 층간산화막(11)을 형성하고 필드산화막(2)에 의하여 분리된 섬모양영역상에 일부의 영역을 폴리실리콘층도 포함하여 에칭하여 비트선(BL0)(7), ( 0)(9), ( 1)(10) 및 도전층(D0)(8)을 형성한다. 계속해서 p형실리콘반도체기판(1)의 한주면상 전면에 CVD법에 의하여 산화막을 형성하고 이 산화막의 제거에 반응성이온에칭(이방성)을 이용하면 필드산화막(2)에 의하여 분리된 섬모양영역상에 있는 비트선(BL0)(7), 도전층(D0)(8) 및 층간산화막(11)의 측면에 산화막측벽(12)이 형성된다.
다음에 제 4 도c에 표시하는 바와 같이 노출된 p형실리콘반도체기판(1)의 한주면상에 게이트산화막(6)을 형성한다. 계속해서 p형실리콘반도체기판(1)의 주면상전면에 CVD법에 의하여 인(P)이 첨가된 폴리실리콘층 및 층간산화막(15)을 차례로 적층하고, 이것들의 일부가 필드산화막(2)에 의하여 분리된 섬모양영역상 및 이 섬모양영역에 인접한 필드산화막(2)상에 남도록 에칭을 행하여 게이트전극(14)을 형성한다. 이때 게이트전극(14)아래에 형성된 영역을 제외하는 층간산화막(11)은 에칭되고 비트선(BL0)(7), ( 0)(9), ( 1)(10) 및 도전층(D0)(8)의 표면이 노출한다. 다시금, 필드산화막(2)상에 있는 비트선( 0)(9), ( 1)(10) 및 도전층(D0)(8)의 측면에 산화막측벽(13)이 형성된다. 그후, 게이트전극(14) 층간산화막(15)을 마스크로 하여 비트선(BL0)(7)상 및 도전층(D0)(8)상으로부터 p형실리콘반도체기판(1)의 한주면에 가속전압 50KeV, 도즈량 4×1015㎝-2의 조건에서 비소의 이온주입을 행하여 900℃의 열처리를 시행하면 농도 1×1020㎝-3의 n+형드레인영역(3) 및 n+형소스영역(4)이 형성된다. n+형드레인영역(3)과 n+형소스영역(4)과의 사이에는 채널영역(5)이 형성된다.
다음에 제 4 도d에 표시하는 바와같이 p형실리콘반도체기판(1)의 한주면상전면에 스퍼터링법에 의하여 티탄막을 형성하고 램프아닐법에 의하여 600~700℃의 열처리를 시행하면 비트선(BL0)(7), ( 0)(9),( 1)(10) 및 도전층(8)을 형성하는 폴리실리콘과 티탄이 실리사이드 반응을 일으킨다. 계속해서 필드산화막(2), 산화막측벽(13) 및 층간산화막(15)상의 티탄막을 수산화암모늄/과산화수소(NH3, H2O/H2O2)용액에 의하여 에칭제거하고 램프아닐법에 의하여 800℃ 이상의 열처리를 시행하면 티탄실리사이드막(16)이 형성된다.
다음에 제 4 도e에 표시하는 바와같이 p형실리콘반도체기판(1)의 한주면상전면에 CVD법에 의하여 산화막을 형성한다. 계속해서 도전층(D0)(8)상의 일부의 산화막 및 게이트전극(14)상의 일부의 산화막의 제거에 반응성이온에칭(이방성)을 이용하여, 도전층(D0)(8)의 표면에 형성된 티탄실리사이드막(16)의 표면을 노출하면 콘택트홀(CH1)(17)이 형성된다. 이때 제거되지 않고 남겨진 산화막은 층간산화막(18)을 형성하고 또 층간산화막(11)(15) 및 게이트전극(14)의 측면에는 산화막측벽(19)이 형성된다. 다음에 제 4 도f에 표시하는 바와같이 p형실리콘반도체기판(1)의 한주면상전면에 CVD법에 의하여 폴리실리콘층을 형성하고, 이 일부가 콘택트홀(CH1)(17)을 사이에 두고 티탄실리사이드막(16)과 접속되고 비트선(BL0)(7)상에 까지 연장존재하여 남도록 에칭을 행하고 커패시터하부전극(E0)(20)을 형성한다.
다음에 제 4 도g에 표시하는 바와같이 커패시터하부전극(E0)(20)의 표면에 CVD법에 의하여 질화막을 형성하고 산화분위기중에서 열처리를 시행하면 질화막상에 산화막이 형성되고 유전막(21)을 얻는다. 계속해서 p형실리콘반도체기판(1)의 한주면상에 있어서 필드산화막(2)상에 있는 게이트전극(14)의 일부의 영역상을 제외하는 전면에 CVD법에 의하여 폴리실리콘층을 형성하여 커패시터하부전극(E0)(20)의 표면에 유전막(21)을 사이에 두고 대향하는 커패시터상부전극(플레이트전극) (E1)(22)으로 한다. 그후 p형실리콘반도체기판(1)의 한주면상전면에 CVD법에 의하여 BPSG막(23)을 형성하고 커패시터상부전극(E1)(22)이 형성되지 않는 영역의 일부를 층간산화막(11)(18)도 포함하여 에칭하여 게이트전극(14)의 표면을 노출하면 콘택트홀(CH0)(26)(제 2 도에는 도시하지 않음)이 형성된다. 다시금 p형실리콘반도체기판(1)의 한주면상전면에 스퍼터링법에 의하여 알미늄금속을 형성하고 이 일부가 콘택트홀(CH0)(26)을 사이에 두고 게이트전극(14)과 접속되고 채널영역(5)과 병행방향에 연장존재하여 남도록 에칭을 행하고 워드선(WL1)(27)(제 2 도에는 도시하지 않음)을 형성하면 메모리셀(C1)(24), (C2)(25)이 완성된다.
상기와 같이 구성된 반도체기억장치에 있어서는 채널영역(5)과 병행방향에 있는 게이트전극(14)의 양끝이 각각 비트선(BL0)(7)상의 층간산화막(11)상 혹은 도전층(D0)(8)상의 층간산화막(11)상에 까지 확대하여 형성되므로 채널영역(5)과 직교방향에 있는 게이트전극(14)의 단면적은 증대되고 게이트전극(14)내를 흐르는 전류의 저항을 억제하게 된다. 고로, 신호의 지연은 억제되어 동작속도는 향상하고 고속화에 적합한 반도체기억장치를 얻을 수가 있다.
또, 커패시터가 비트선(BL0)(7) 및 도전층(D0)(8)보다도 상부에 위치하고 워드선(WL1)(27)보다도 하부에 위치하므로 커패시터를 형성하는 영역의 자유도가 넓여지며 게이트전극(14)상을 경유하여 비트선(BL0)(7)상까지 연장존재하여 형성할 수 있다. 고로, 커패시터면적은 증대하고 미세화를 진행하는 점에서 용량을 충분하게 확보할 수 있는 반도체기억장치를 얻을 수가 있다. 다시금 비트선(BL0)(7)이 n+형드레인영역(3)에, 도전층(D0)(8)이 n+형소스영역(4)에 각각 콘택트홀을 사이에 두는 일없이 접속되므로 어스팩트비는 무시할 수가 있게 된다. 고로, 비트선(BL0)(7)의 단선을 방지할 수 있고 신뢰성이 높은 반도체기억장치를 얻을 수가 있다.
또다시금, 상기와 같은 반도체기억장치의 제조방법에 있어서는 콘택트홀을 사이에 두는 일없이 비트선(BL0)(7)을 n+형드레인영역(3)에 접속하여 형성하고 그후 커패시터를 형성하므로 콘택트홀을 형성하기 위한 공정이 불필요하게 된다.
한편, 채널영역(5)과 병행방향에 있는 게이트전극(14)의 양끝을 각각 비트선(BL0)(7)상의 층간산화막(11)상 혹은 도전층(D0)(8)상의 층간산화막(11)상까지 확대하여 형성하고 이 게이트전극(14)의 상단부상의 층간산화막(15)(18) 및 BPSG막(23)을 에칭하고 콘택트홀(CH0)(26)을 형성하므로 어드팩트비는 낮게 억제된다. 고로, 정밀도가 높은 사진제판공정을 시행하지 않고 비트선(BL0)(7)을 n+형드레인영역(3)에, 워드선(WL1)(27)을 게이트전극(14)에 접속할 수 있고 반도체기억장치를 제조용이하게 하여 간단하게 형성할 수 있다.
또한, 상기 실시예에 있어서는 게이트전극(14)을 인(P)이 첨가된 폴리실리콘층에서 형성한 것을 표시하였으나 고융점금속막이나 고융점금속실리사이드막 혹은 고융점금속실리사이드막과 폴리실리콘층의 적층구조로 형성한 것으로 하여도 상기 실시예와 마찬가지의 효과를 얻게 되는 것이다. 또 상기 실시예에 있어서는 p형실리콘반도체기판(1)의 한주면상전면에 스퍼터링법에 의하여 티탄막을 형성한 후 비트선(BL0)(7), ( 0)(9), ( 1)(10) 및 도전층(D0)(8)을 형성하는 폴리실리콘과 티탄을 실리사이드반응시켜 티탄실리사이드막(16)을 형성한 것을 표시하였으나 비트선(BL0)(7), ( 0)(9), ( 1)(10) 및 도전층(D0)(8)의 표면에만 선택 CVD법에 의하여 티탄막을 형성한 후 폴리실리콘과 티탄을 실리사이드반응시켜서 티탄실리사이드막(16)을 형성하였다하여도 상기 실시예와 마찬가지의 효과를 얻게 되는 것이다.
다시금, 상기 실시예에 있어서는 비트선(BL0)(7), ( 0)(9), ( 1)(10) 및 도전층(D0)(8)의 표면에 티탄실리사이드막(16)을 형성한 것을 표시하였으나 모리브덴실리사이드막이나 텅스텐실리사이드막 혹은 탄탈실리사이드막을 형성한 것이라고 하여도 상기 실시예와 마찬가지의 효과를 얻게 되는 것이다. 또다시금, 상기 실시예에 있어서는 p형실리콘반도체기판(1)에 메모리셀(C1)(24)(C2)(25)을 형성한 것을 표시하였으나 p형과 n형의 극성을 역으로 하여 n형실리콘반도체기판(1)에 메모리셀을 형성한 것이라고 하여도 상기 실시예와 마찬가지의 효과를 얻게 되는 것이다.
이 발명은 이상 설명한 것과 같이 반도체기판의 한주면에 채널영역을 사이에 두고 설치한 한조의 불순물 확산영역의 한쪽에 접속하여 형성된 제 1 의 도전층과, 한조의 불순물확산영역의 다른쪽에 접속하여 형성된 제 2 의 도전층과 채널영역상의 절연막 및 제 1 의 도전층상의 절연막 및 제 2 의 도전층상의 절연막을 사이에 두고 형성된 게이트전극과를 구비한 것이므로 게이트전극의 저항을 억제할 수 있고, 고속화에 적합한 전계효과트랜지스터가 얻어진다는 효과를 가지고 있는 것이다.
또, 이 발명의 제 2 의 발명은 이상 설명한 것과 같이 반도체기판의 한주면에 채널영역을 사이에 두고 설치한 한조의 불순물확산영역과 채널영역상의 절연막을 사이에 두고 형성된 게이트전극과 한조의 불순물확산영역의 어느것인가의 한쪽에 접속하여 형성된 제 1 의 도전층과, 이 제 1 의 도전층과 전기적으로 접속하여 형성된 커패시터의 한쪽의 전극과, 이 전극상의 유전막을 사이에 두고 형성된 커패시터의 다른쪽의 전극과, 게이트전극과 전기적으로 접속하여 형성되고 또한 커패시터의 다른쪽의 전극상의 절연막을 사이에 두고 형성된 제 2 의 도전층과를 구비한 것이므로 커패시터면적을 증대할 수 있고 미세화를 진행하는 점에서 용량을 충분하게 확보할 수 있는 메모리셀이 얻어지는 효과를 가지는 것이다.
다시금, 이 발명의 제 3 의 발명은 이상 설명한 것과 같이 반도체기판의 한주면에 소자형성영역을 분리하여 설치한 절연막과 소자형성영역내에 채널영역을 사이에 두고 설치한 한조의 불순물확산영역과 이 한조의 불순물확산영역의 한쪽에 접속하여 형성되고 또한 불순물확산영역의 한쪽에 접하는 절연막상에 형성된 제 1 의 도전층과, 한조의 불순물확산영역의 다른쪽에 접속하여 형성되고 또한 불순물확산영역의 다른쪽에 접하는 절연막상에 형성된 제 2 의 도전층과를 구비한 것이므로 어스팩트비의 증대에 의한 비트선의 단선을 방지할 수 있고 신뢰성이 높은 반도체기억장치가 얻어지는 효과를 가지는 것이다.
또다시금, 이 발명의 제 4 의 발명은 이상 설명한 것과 같이 반도체기판의 한주면에 소자형성영역을 분리하여 제 1 의 절연막을, 소자형성영역내의 일부의 영역상 및 이 영역에 접하는 제 1 의 절연막상에 제 1 의 도전층을 소자형성영역의 제 1 의 도전층과 대향하는 일부의 영역상 및 이 영역에 접하는 제 1 의 절연막상에 제 2 의 도전층을 제 1 의 도전층의 측면에 제 2 의 절연막을, 제 2 의 도전층의 측면에 제 3 의 절연막을, 제 2 의 절연막과 제 3 의 절연막과의 사이의 소자형성영역상의 절연막 및 제 1 의 도전층상의 절연막 및 제 2 의 도전층상의 절연막을 사이에 두고 게이트전극을, 이 게이트전극을 마스크의 일부로서 사용하여 반도체기판과 역도전형의 불순물을 이온주입하여 불순물확산영역을 형성한 것이므로 정밀도가 높은 사진제판공정을 시행하는 일없이 이 제 1 의 도전층 및 제 2 의 도전층을 불순물확산영역에 접속할 수 있고 전계효과트랜지스터를 제조용이하게 하여 간단하게 형성할 수 있는 효과를 가지는 것이다.

Claims (1)

  1. 제 1 도전형의 반도체기판(1)의 한주면에 채널영역(5)을 사이에 두고 형성된 한조의 제 2 의 도전형의 불순물확산영역(3, 4), 상기 채널영역상에 절연막을 사이에 구도 형성된 게이트전극, 상기 불순물확산영역의 어느것인가의 한쪽에 접속하여 형성된 제 1 도의 도전층(8), 이 제 1 의 도전층과 전기적으로 접속하여 형성된 커패시터의 한쪽의 전극(20), 이 커패시터의 한쪽의 전극의 표면상에 유전막을 사이에 두고 대항하여 형성된 커패시터의 다른쪽의 전극(22), 상기 게이트전극과 전기적으로 접속하여 형성된 제 1 의 부분과, 이 제 1 의 부분으로부터 연장존재하여 상기 커패시터의 다른쪽의 전극상에 절연막을 사이에 두고 대향하여 형성된 제 2 의 부분과를 가지고 있고 워드선의 일부를 구성하는 제 2 의 도전층(27)을 구비한 메모리셀.
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