JPH03102869A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH03102869A
JPH03102869A JP2106316A JP10631690A JPH03102869A JP H03102869 A JPH03102869 A JP H03102869A JP 2106316 A JP2106316 A JP 2106316A JP 10631690 A JP10631690 A JP 10631690A JP H03102869 A JPH03102869 A JP H03102869A
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film
oxide film
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ラエク・カン
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キュンタエ・キム
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はスタックキャパシタ（Ｓｔａｃｋｅｄ　Ｃａ
ｐａｃｌｏｒ）を備えたＤＲＡＭ　（Ｄｙｎａｍｉｃ　
Ｒａｎｄｏｍ　Ａｃｅｅｇｓ　Ｍｅｍｏｒ７）セルの製
造方法に関し、特に半導体基板の表面上にドレインおよ
びソース多結晶シリコンを形成するスタックキャパシタ
を備えたＤＲＡＭセルを含む半導体装置の製造方法に関
するものである。
［従来の技術］ ＤＲＡＭセルは、ドレイン／ソース通路が、ビットライ
ンとセルノードと間に形成された１つのトランジスタと
上記セルノードとセルプレート間に形成された１つの蓄
積キャパシタから構成される。ＤＲＡＭメモリの集積密
度の増加によって、ＤＲＡＭセルが占める一定な面積に
対して、ストレージキャパシタの容量を極大化するため
にトレンチ構造やスタック構造のごとき３次元キャパシ
タ構造を有するＤＲＡＭセルが開発されてきた。
トレンチ構造のストレージキャパシタは、半導体基板内
に形成された溝内にストレージキャパシタを形成するも
のであり、スタック構造のストレージキャパシタは、半
導体基板上にストレージキャパシタを形成するものであ
る。スタックキャパシタタイプのＤＲＡＭセルは、トレ
ンチキャパシタタイプのＤＲＡＭセルより容易に製造す
ることができ、また溝と溝との間の隣接セル同士の漏洩
電流の発生およびパンチスルー（Ｐａｎｃｈ　ｔｈｒｏ
ＩＩｇ＆　）現象のようなトレンチキャパシタタイプの
ＤＲＡＭセルにおける電気的問題を有しないものである
。
第１図は従来のスタックキャパシタタイプのＤＲＡＭセ
ルの断面構造図である。
図を参照して、このＤＲＡＭセルの製造方法を簡単に説
明する。
ｐ型の半導体基板１上にｐ型ウエル２が形成され、セル
等の間の分離のため、フィールド酸化膜４とフィールド
酸化膜４下部にｐ＋型のチャンネルストッパ３が形成さ
れる。その後、ゲート酸化膜５を形成し、スイッチング
トランジスタのゲート電極となるドーピングされた多結
晶シリコン６が上記ゲート酸化膜５上に形成される。同
時に上記フィールド酸化膜４の上部に、隣接するメモリ
セルのゲート電極に接続された多結晶シリコン７が形成
される。その後、スイッチトランジスタのｎ＋型ソース
領域８とｎ０　ドレイン領域９とが各々形歳され、絶縁
層１０が上記多結晶シリコン６および多結晶シリコン７
を絶縁するために形成される。
ソース領域８の所定部分と接続し、ストレージキャパシ
タの第１電極となるドープされたポリシリコン１１が、
多結晶シリコン６および多結晶シリコン７上方に絶縁層
１０を介して形成される。
ポリシリコンエ１の表面上にストレージキャパシタの誘
電体層１２が形成され、さらにその上にストレージキャ
パシタの他の電極となるドープされたポリシリコン１３
が形成される。ポリシリコン１３上部には、絶縁膜１４
が形成され、絶縁膜１４上にはドレイン領域９と接続す
るビットラインとなる導電膜１５が形成される。
［発明が解決しようとする課題］ 上記のような従来のスタックキャパシタセルでは、ポリ
シリコン１１とビットラインｌ５とを形成するためにソ
ースおよびドレイン領域上の絶縁膜１０をエッチングす
る必要がある。そのためこのエッチングによってこれら
の領域が損傷を受け、ソースおよびドレイン領域に漏洩
電流が発生するという問題点があった。
この発明は上記のような課題を解決するためになされた
もので、ソースおよびドレイン領域はエッチングによる
損傷を受けず、漏洩電流等が発生しない信頼性の高い半
導体装置の製造方法を提供することを目的とする。
［課題を解決するための手段］ この発明に係る半導体装置の製造方法は、電界効果型ト
ランジスタを有する半導体装置の製造方法であって、第
１導電型式の半導体基板上であって電界効果型トランジ
スタのソース領域およびドレイン領域に対応する位置の
各々に、第ｌ導電型式と反対導電型式である第２導電型
式の不純物がドーピングされた第１導電体および第２導
電体を形成する工程と、熱処理を行なうことによって、
第１および第２導電体の間に露出した半導体基板上に酸
化膜を形成し、かつ第１および第２導電体の不純物を半
導体基板に拡散してソースおよびドレイン領域を形成す
る工程と、酸化膜上に電界効果型トランジスタのゲート
電極となる第３の導電体を、第１および第２の導電体か
ら電気的に分離するように形成する工程と、第１、第２
および第３の導電体を覆うように半導体基板上に絶縁膜
を形成する工程と、絶縁膜をパターニングして第１およ
び第２の導電体の各々の一部を露出させる工程と、露出
した第ｌおよび第２の導電体の各々と電気的に接続する
ように絶縁膜上に第４および第５の導電体を形成する工
程とを備えたものである。
［作用コ この発明においては、ソース領域およびドレイン領域上
に各々導電体を設け、これらの導電体がエッチングによ
って開口された絶縁膜の開口を通じて外部と電気的に接
続する。
［実施例］ 以下、この発明の一実施例を添付の図面を参照して詳細
な説明をする。
第２（Ａ）図〜第２（Ｅ）図は、この発明の一実施例に
よるスタックキャパシタＤ　Ｒ　Ａ　Ｍセルの製造方法
を示す工程図である。
第２（Ａ）図を参照して、約１８Ω一ｃｍの抵抗と結晶
面指数（１　０　０）のオリエンテーションを有するｐ
型導電型式の半導体基板２０上に約１０１６イオン／ｃ
ｍ３の濃度と深さ約４μｍとを有するｐ型導電型式のウ
エル領域２２が形成される。
通常のＮチャンネルＭＯＳｈランジスタの製造工程に基
づいて、厚い第１フィールド酸化膜２６および第２フィ
ールド酸化膜２８がＬＯＧＯＳ（Ｌｏｃａｌ　Ｏｘｉｄ
ａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法によって形成さ
れる。第１フィールド酸化膜２６と第２フィールド酸化
膜２８とは素子分離をするためのものであって、その下
部にはｐ＋型チャンネルストツパ２４が形成される。そ
の後半導体基板２２と第１フィールド酸化膜２６および
第２フィールド酸化膜２８の上部全面に、１０００〜１
５００人程度の厚さの多結晶シリコン３０を堆積した後
、砒素Ａｓを５８ＫｅＶのエネルギでドーズ量５×１８
１５イオン／Ｃｍ２のイオン注入をする。これによって
、多結晶シリコン３０は３５−４８Ω／口の抵抗を有す
るようになる。その後、多結晶シリコン３０の上部に１
５８８−２８８８Ａ程度の厚さの窒化膜３２がＣＶＤ　
（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏ
ｎ　）工程によって形成される。
第２（Ｂ）図を参照して、窒化膜３２と多結晶シリコン
３０とを通常の写真製版方法によってエッチングする。
このとき、多結晶シリコン３０はドレイン領域に対応す
る多結晶シリコン３４とソース領域に対応する多結晶シ
リコン３６とに分離され、多結晶シリコン３４は第２フ
ィールド酸化膜２８にまたがって形成され、多結晶シリ
コン３６は第１フィールド酸化膜２６の上部に形成され
る。
その後、露出された基板上に、通常の熱酸化方法によっ
て１５０〜２００Ａ程度の厚さのゲート酸化膜３８が形
成される。そのときドレイン多結晶シリコン３４および
ソース多結晶シリコン３６にドーピングされていたＡｓ
がこの熱処理によってｐ型のウエル領域２２に拡散され
、ドレイン拡散領域４０およびソース拡散領域４２が形
成され、かつ多結晶シリコン３４および多結晶シリコン
３６の露出された側面も各々酸化される。上記ドレイン
多結晶シリコン３４およびソース多結晶シリコン３６と
、ドレイン拡散領域４０およびソース拡散領域４２とは
、それぞれトランジスタのドレイン領域４４とソース領
域４６として機能する。
次に、窒化膜３２および酸化膜３８の全面に、２８８８
〜２５８８Ａ程度の厚さの多結晶シリコンを堆積し、Ｐ
ＯＣＬ３でドーピングした後イオン注入し、写真製版方
法によってゲート酸化膜３８上部にゲート電極４８およ
びゲート電極５０を形成する。ゲート電極４８およびゲ
ート電極５０は、ワードラインの一部として用いられる
。第１フィールド酸化膜２６上部の電極５０は隣接した
素子のゲート電極に接続するものである。
第２（Ｃ）図を参照して、窒化膜３２と酸化膜３８、ゲ
ート電極４８およびゲート電極５０を覆うように、それ
らの上部に３８８８〜４８８８Ａ程度の厚さの第ｌ絶縁
膜５２を形成し、ソース多結晶シリコン３６上の窒化膜
３２と第１絶縁膜５２とをエッチングして開口５４を形
成する。なお、上記開口は第１フィールド酸化膜２６上
方の位置に形成される。このように開口５４は、ソース
多結晶シリコン３６上部に形成されるので、そのエッチ
ング工程によってウエル領域２２に形成されたソース拡
散領域４２が損傷されることはない。
第２（Ｄ）図を参照して、上記第１絶縁膜５２および露
出されたソース多結晶シリコン３６の上部に、１０００
　〜．１５００Ａ程度の厚さのｎ″型の不純物がドーピ
ングされた多結晶シリコンを堆積した後、これを選択的
にエッチングしてキャパシタの一電極となるストレージ
ポリシリコン５６を形成するものである。ストレージボ
リシリコン５６および第１酸化膜５２の上部に８０〜１
２０Ａ程度の厚さの誘電体層５８を形成する。誘電体層
５８の上部に１５００〜工７００人程度厚さのｎゝ型の
不純物がドーピングされた多結晶シリコンを堆積した後
、選択的にエッチングしてキャパシタの他の電極となる
プレートポリシリコン６０を形成する。上記において、
誘電体層５８は酸化膜またはＯＮＯ　（酸化／窒化／酸
化）膜であり得るし、スタックキャパシタの誘電体とし
て機能するものである。
第２（Ｅ）図を参照して、前述の構造の全表面に第２酸
化膜６２が形成される。次に、第２フィールド酸化膜２
８上のドレイン多結晶シリコン３４の所定部分を写真製
版方法によるエッチングによって露出させて開口６４を
形成した後、ドレイン多結晶シリコン３４と接続するビ
ットライン６６を選択的に形成する。上記においてもピ
ットライン６６とドレイン多結晶シリコン３４とを接続
するための開口６４は、第ｌフィールド酸化膜２８上部
に形成されるので、ドレイン多結晶シリコン３４を露出
させるためのエッチング工程によって、ドレイン拡散領
域４０が損傷されるのを防止する。
また、ビットライン６６はタングステンシリサイド、チ
タンシリサイドおよび多結晶シリコンのいずれかで良い
。
第３図はこの発明の他の実施例によって形成されたスタ
ックキャパシタＤＲＡＭセルを有する半導体装置の断面
図であって、先の実施例の第２（Ａ）図〜第２（Ｅ）図
と同一部分または同一な構威は同一番号が付されている
。
第３図を参照して、ｐ型導電型式の半導体基板２０上に
形成されたｐ型ウエル領域２２上に、素子間の分離のた
めのチャンネルストッパ２４とフィールド酸化膜２６と
が形成され、活性領域が規定される。このとき活性領域
内には、先の実施例のようなフィールド酸化膜を形成し
ない。次に活性領域上に多結晶シリコンと窒化膜３２と
を形成し、多結晶シリコンを分離してドレイン多結晶シ
リコン３４およびソース多結晶シリコン３６を形成する
。その後、ゲート酸化膜３８を熱酸化にて形成すると、
ドレイン多結晶シリコン３４およびソース多結晶シリコ
ン３６にドーピングされていたＡｓが同時にウエル領域
２２に拡散され、ドレイン拡散領域４０およびソース拡
散領域４２とが形成される。ドレイン多結晶シリコン３
４およびドレイン拡散領域４０と、ソース多結晶シリコ
ン３６およびソース拡散領域４２とは、それぞれトラン
ジスタのドレイン領域４０およびソース領域４６として
機能する。その後ゲート酸化膜３８上部にワードライン
として利用されるゲート電極４８およびゲート電極５０
を形成し、ゲート電極４８およびゲート電極５０と窒化
膜３２との上部に第ｌ絶縁膜５２を形成する。フィール
ド酸化膜２６上のゲート電極５０は隣接する素子のゲー
ト電極となる。その後ソース多結晶シリコン３６上部の
窒化膜３２および第１絶縁膜５２の所定箇所に開口を形
成して、ソース多結晶シリコン３６の所定部分を露出さ
せ、、その上にストレージ多結晶シリコン５６を堆積さ
せる。その後、ストレージ多結晶シリコン５６上部に誘
電体層５８とプレートボリシリコン６０とを順次形成す
る。上記において酸化膜またはＯＮＯ膜で形成された誘
電体層５８はスタックキャパシタの誘電体として用いら
れ、ストレージ多結晶シリコン５６とプレート多結晶シ
リコン６０とはキャパシタの電極として機能する。その
後前述の構造の全表面に第２絶縁膜６２を形成し、ドレ
イン多結晶シリコン３４の所定部分を、エッチングによ
って露出させて開口６４を形成し、ビットライン６６を
選択的に形成する。
これによって開口６４を形成するためのエッチング工程
時、ドレイン多結晶シリコン３４の存在によってドレイ
ン拡散領域４０が損傷されるのを防ぐことができる。ま
たビットライン６６は、タングステンシリサイド、チタ
ンシリサイドおよび多結晶シリコンのいずれかで良い。
［発明の効果コ この発明は以上説明したとおり、半導体基板表面上部に
ドレイン領域およびソース領域に対応する多結晶シリコ
ンを形成するので、ストレージ多結晶シリコンおよびビ
ットラインを形成するためのエッチング工程時、ドレイ
ン拡散領域およびソース拡散領域のエッチングによる損
傷が防止され、漏洩電流の発生が防止される。
【図面の簡単な説明】
第１図は従来のスタックキャパシタＤＲＡＭセルを有す
る半導体装置の断面構造図、第２（Ａ）図〜第２（Ｅ）
図はこの発明の一実施例によるスタックキャパシタＤＲ
ＡＭセルを有する半導体装置の概略工程図、第３図はこ
の発明の他の実施例によるスタックキャパシタＤＲＡＭ
セルを有する半導体装置の断面構造図である。 図において、２０は半導体基板、２２はｐ型導電型式の
ウエル領域、３０は多結晶シリコン、３２は窒化膜、３
４および３６は多結晶シリコン、４０はドレイン領域、
４２はソース領域、５２は第１絶縁膜、５４は開口、５
６は多結晶シリコン、５８は誘電体層、６０は多結晶シ
リコン、６２は第２絶縁膜、６４は開口、６６はビット
ラインである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (11)

    【特許請求の範囲】
  1. （１）電界効果型トランジスタを有する半導体装置の製
    造方法であって、 第１導電型式の半導体基板上であって、前記電界効果型
    トランジスタのソース領域およびドレイン領域に対応す
    る位置の各々に、前記第１導電型式と反対導電型式であ
    る第２導電型式の不純物がドーピングされた第１導電体
    および第２導電体を形成する工程と、 熱処理を行なうことによって、前記第１および第２導電
    体の間に露出した前記半導体基板上に酸化膜を形成し、
    かつ前記第１および第２導電体の不純物を前記半導体基
    板に拡散して前記ソースおよびドレイン領域を形成する
    工程と、 前記酸化膜上に前記電界効果型トランジスタのゲート電
    極となる第３の導電体を、前記第１および第２の導電体
    から電気的に分離するように形成する工程と、 前記第１、第２および第３の導電体を覆うように前記半
    導体基板上に絶縁膜を形成する工程と、前記絶縁膜をパ
    ターニングして前記第１および第２の導電体の各々の一
    部を露出させる工程と、前記露出した第１および第２の
    導電体の各々と電気的に接続するように、前記絶縁膜上
    に第４および第５の導電体を形成する工程とを備えた、
    半導体装置の製造方法。
  2. （２）スタックキャパシタを有するＤＲＡＭセルよりな
    る半導体装置の製造方法であって、第１導電型式の半導
    体基板上に第１および第２フィールド酸化膜を形成し、
    かつ前記第１フィールド酸化膜の下部に前記第１導電型
    式のチャンネルストッパを形成する工程と、 前記第１導電型式と反対導電型式である第２導電型式の
    不純物がドーピングされた多結晶シリコンを、前記第１
    および第２のフィールド酸化膜上を含み、前記半導体基
    板上に形成する工程と、前記多結晶シリコン上に窒化膜
    を形成する工程と、 前記多結晶シリコンをパターニングして、前記半導体基
    板上でドレインおよびソース多結晶シリコンに分離する
    工程と、 前記ドレインおよびソース多結晶シリコン間の前記半導
    体基板表面にゲート酸化膜を熱酸化によって形成し、か
    つ前記多結晶シリコンにドーピングされた不純物の前記
    半導体基板への拡散によって、第２導電型式のドレイン
    およびソース拡散領域を形成する工程と、 前記ゲート酸化膜上部にゲート電極を形成する工程と、 前記窒化膜および前記ゲート電極の上部全面に第１絶縁
    膜を形成する工程と、 前記窒化膜および前記第１絶縁膜をパターニングして、
    前記ソース多結晶シリコンの所定部分に対応する位置に
    開口を形成する工程と、 前記開口を通じて露出した前記ソース多結晶シリコンに
    接続するように前記第１絶縁膜上にストレージ多結晶シ
    リコンを形成する工程と、 前記ストレージ多結晶シリコンの上部にスタックキャパ
    シタの誘電体となる誘電体層と、プレート多結晶シリコ
    ンとを順次形成する工程と、前記第１絶縁膜と前記プレ
    ート多結晶シリコンの上部に第２絶縁膜を形成する工程
    と、 前記窒化膜、前記第１絶縁膜および前記第２絶縁膜をパ
    ターニングして、前記ドレイン多結晶シリコンの所定部
    分に対応する位置に第２の開口を形成する工程と、 前記第２の開口を通じて露出したドレイン多結晶シリコ
    ンと接続するように前記第２の絶縁膜上にビットライン
    を形成する工程とを備えた、半導体装置の製造方法。
  3. （３）前記ドレイン多結晶シリコンは、前記半導体基板
    と前記第２フィールド酸化膜の上部にまたがって形成さ
    れる、請求項２記載の半導体装置の製造方法。
  4. （４）前記ストレージ多結晶シリコンは、前記第１フィ
    ールド酸化膜の上方において、前記ソース多結晶シリコ
    ンに接続する、請求項２記載の半導体装置の製造方法。
  5. （５）前記誘電体は、酸化膜またはＯＮＯ膜よりなる、
    請求項２記載の半導体装置の製造方法。
  6. （６）前記ビットラインは、前記第２フィールド酸化膜
    の上方において、前記ドレイン多結晶シリコンに接続す
    る、請求項２記載の半導体装置の製造方法。
  7. （７）前記ビットラインは、タングステンシリサイド、
    チタンシリサイドまたは多結晶シリコンよりなる、請求
    項６記載の半導体装置の製造方法。
  8. （８）スタックキャパシタを有するＤＲＡＭよりなる半
    導体装置の製造方法であって、 第１導電型式の半導体基板上にフィールド酸化膜を形成
    し、かつ前記フィールド酸化膜の下部に前記第１導電型
    式のチャンネルストッパを形成する工程と、 前記第１導電型式と反対導電型式である第２導電型式の
    不純物がドーピングされた多結晶シリコンを前記フィー
    ルド酸化膜上を含み、前記半導体基板上に形成する工程
    と、 前記多結晶シリコン上に窒化膜を形成する工程と、 前記多結晶シリコンをパターニングして前記半導体基板
    上でドレインおよびソース多結晶シリコンに分離する工
    程と、 前記ドレインおよびソース多結晶シリコン間の前記半導
    体基板表面にゲート酸化膜を熱酸化によって形成し、か
    つ前記多結晶シリコンにドープされた不純物の前記半導
    体基板への拡散によって、第２導電型式のドレインおよ
    びソース拡散領域を形成する工程と、 前記ゲート酸化膜上部にゲート電極を形成する工程と、 前記窒化膜および前記ゲート電極の上部全面に第１絶縁
    膜を形成する工程と、 前記窒化膜および前記第１絶縁膜をパターニングして、
    前記ソース多結晶シリコンの所定部分に対応する位置に
    開口を形成する工程と、 前記開口を通じて露出した前記ソース多結晶シリコンに
    接続するように前記第１絶縁膜にストレージ多結晶シリ
    コンを形成する工程と、 前記ストレージ多結晶シリコンの上部にスタックキャパ
    シタの誘電体となる誘電体層と、プレート多結晶シリコ
    ンとを順次形成する工程と、前記第１絶縁膜および前記
    プレート多結晶シリコンの上部に第２絶縁膜を形成する
    工程と、前記窒化膜、前記第１絶縁膜および前記第２絶
    縁膜をパターニングして、前記ドレイン多結晶シリコン
    の所定部分に対応する位置に第２の開口を形成する工程
    と、 前記第２の開口を通じて露出したドレイン多結晶シリコ
    ンに接続するように、前記第２の絶縁膜上にビットライ
    ンを形成する工程とを備えた、半導体装置の製造方法。
  9. （９）前記ストレージ多結晶シリコンは、前記フィール
    ド酸化膜の上方において、前記ソース多結晶シリコンに
    接続する、請求項８記載の半導体装置の製造方法。
  10. （１０）前記誘電体層は、酸化膜またはＯＮＯ膜よりな
    る、請求項９記載の半導体装置の製造方法。
  11. （１１）前記ビットラインは、タングステンシリサイド
    、チタンシリサイドまたは多結晶シリコンよりなる、請
    求項１０記載の半導体装置の製造方法。
JP2106316A 1989-06-13 1990-04-20 半導体装置の製造方法 Expired - Fee Related JPH07105478B2 (ja)

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