JPS6118167A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6118167A JPS6118167A JP59137189A JP13718984A JPS6118167A JP S6118167 A JPS6118167 A JP S6118167A JP 59137189 A JP59137189 A JP 59137189A JP 13718984 A JP13718984 A JP 13718984A JP S6118167 A JPS6118167 A JP S6118167A
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- JP
- Japan
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- capacitor
- groove
- substrate
- film
- element isolation
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は高集積化を図った半導体装ＲＫｒＪＡし、特に
Ｄ−ＲＡＭ（ダイナミック型メモリ）のように溝型キャ
パシタを有する半導体装置に関するものである。
Ｄ−ＲＡＭ（ダイナミック型メモリ）のように溝型キャ
パシタを有する半導体装置に関するものである。
一般に、ダイナミック型のメモリ装置は、メモリセルを
構成する素子数がスタチック型メモリに較べて少なくて
済むことから多用されているが、近年における高集積化
の要求に伴なって、メモリ素子はその微細化が更に進め
られることになる。
構成する素子数がスタチック型メモリに較べて少なくて
済むことから多用されているが、近年における高集積化
の要求に伴なって、メモリ素子はその微細化が更に進め
られることになる。
このようなことから、メモリ素子の構成要素の中でも比
較的に大きな面積を占めている第１電極、つまりキャパ
シタの占有面積を低減してメモリ素子の微細化および高
集積化を図る試みがなされている。
較的に大きな面積を占めている第１電極、つまりキャパ
シタの占有面積を低減してメモリ素子の微細化および高
集積化を図る試みがなされている。
例えば、第１図に示す装置は所謂溝型キャパシタ構造と
したものであり、半導体基板１の表面圧溝２を形成し、
この溝２の側面ないし底面に泊ってＳｉｎ、等の絶縁膜
３を設け、かつ第１電極としてのポリシリコン膜４を形
成することによりキャパシタＣ３を基板１の厚さ方向に
延在形成したものである。図中、ＱｌはキャパシタＣ３
に接続されてメモリ素子を構成するＭＯ８型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）であり、ソース・ドレイン
領域としての拡散層５、ＳｉＱ、膜等のゲート絶縁膜６
およびポリシリコンからなるゲート電極（第２ゲート電
極）７とを備えている。
したものであり、半導体基板１の表面圧溝２を形成し、
この溝２の側面ないし底面に泊ってＳｉｎ、等の絶縁膜
３を設け、かつ第１電極としてのポリシリコン膜４を形
成することによりキャパシタＣ３を基板１の厚さ方向に
延在形成したものである。図中、ＱｌはキャパシタＣ３
に接続されてメモリ素子を構成するＭＯ８型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）であり、ソース・ドレイン
領域としての拡散層５、ＳｉＱ、膜等のゲート絶縁膜６
およびポリシリコンからなるゲート電極（第２ゲート電
極）７とを備えている。
とのｐ−ＲＡＭ装置によれば、キャパシタＣＩは基板１
の厚さ方向に広がる電極面積によって所要の容量を確保
しているため、同一面積を基板の平面方向に必要とする
従来型よりも単位メモリ素子の微細化を向上し、集積度
を大幅に向上することができる。
の厚さ方向に広がる電極面積によって所要の容量を確保
しているため、同一面積を基板の平面方向に必要とする
従来型よりも単位メモリ素子の微細化を向上し、集積度
を大幅に向上することができる。
しかしながら、この構成にあっては第１図から判るよう
に、隣り合ったキャパシタＣ，，Ｃ，間の分離に基板１
の表面に設けた素子分離膜（フィールド絶縁膜）８を利
用しているために、図示矢印りのように素子分離膜８の
下側でキャパシタＣ＋ 、Ｃ＋相互間、つまりメモリ
素子相互間でリークが発生し易く、記憶装置の信頼性が
低下される。このため、キャパシタＣ，，Ｃ，間の間隔
（分離寸法）！■をリークが防止できる程度に大きくす
る必要があり、その分単位メモリ素子のピッチｅｐが犬
となって微細化および高集積化の障害になっている。
に、隣り合ったキャパシタＣ，，Ｃ，間の分離に基板１
の表面に設けた素子分離膜（フィールド絶縁膜）８を利
用しているために、図示矢印りのように素子分離膜８の
下側でキャパシタＣ＋ 、Ｃ＋相互間、つまりメモリ
素子相互間でリークが発生し易く、記憶装置の信頼性が
低下される。このため、キャパシタＣ，，Ｃ，間の間隔
（分離寸法）！■をリークが防止できる程度に大きくす
る必要があり、その分単位メモリ素子のピッチｅｐが犬
となって微細化および高集積化の障害になっている。
なお、溝型キャパシタを用いたＤＲＡ、Ｍは、特開昭５
１−１３０１７８号公報に示されている。
１−１３０１７８号公報に示されている。
本発明の目的はメモリ素子間の分離幅寸法の低減を可能
とし、これにより単位メモリ素子の微細化を図ってメモ
リ装置の集積度を格段罠向上することのできる半導体装
置を提供することにある。
とし、これにより単位メモリ素子の微細化を図ってメモ
リ装置の集積度を格段罠向上することのできる半導体装
置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
（発明の概要〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板の主面に溝を形成してその溝の底
部に素子分離領域を形成する一方、溝の側面および基板
主面にかけてキャパシタを構成することにより、隣接キ
ャパシタ間でのリークを確実に防止すると共に素子分離
幅の大幅な低減を可能とし、これにより装置の信頼性を
向上できかつその高集積化を達成できる。
部に素子分離領域を形成する一方、溝の側面および基板
主面にかけてキャパシタを構成することにより、隣接キ
ャパシタ間でのリークを確実に防止すると共に素子分離
幅の大幅な低減を可能とし、これにより装置の信頼性を
向上できかつその高集積化を達成できる。
第２図ないし第４図は本発明をＤ−ＲＡＭ素子に適用し
た実施例の平面図と縦断面図である。図において、メモ
リ素子は夫々１個のＭＯＳ Ｆ ＥＴＱ ｔとキャパシ
タＣ７とからなる１素子型のメモリセルとして構成して
おり、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ、 ｔは半導体基板１
１の主面上に形成し、キャパシタＣｔは基板１１に形成
した溝１２の側面ないし主面の一部にわたって形成して
いる。
た実施例の平面図と縦断面図である。図において、メモ
リ素子は夫々１個のＭＯＳ Ｆ ＥＴＱ ｔとキャパシ
タＣ７とからなる１素子型のメモリセルとして構成して
おり、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ、 ｔは半導体基板１
１の主面上に形成し、キャパシタＣｔは基板１１に形成
した溝１２の側面ないし主面の一部にわたって形成して
いる。
即ち、本例ではＰ型シリコンからなる基板１１には、主
面が互いに離間された複数の長方形アイランド状となる
ように千面桝目状の溝１２を所要深さでかつ細幅に形成
し、この溝１２の底面に素子分離領域１３を厚いＳｉＯ
＊膜で形成している。
面が互いに離間された複数の長方形アイランド状となる
ように千面桝目状の溝１２を所要深さでかつ細幅に形成
し、この溝１２の底面に素子分離領域１３を厚いＳｉＯ
＊膜で形成している。
また、前記溝１２の側面ないしアイランド状の主面両端
部には第１ゲート絶縁膜１４を薄い５ｉｎｔ膜で形成し
ている。そして、この第１ゲート絶縁膜１４および前記
素子分離領域１３上にわたって多数列に配列したポリシ
リコン膜を形成し、これを第１ゲート電極１５として構
成している。これにより、前記溝１２の側面ないし主面
一部（アイランド両端部）では、基板１１．第一ゲート
絶縁膜１４．第１ゲート電極１５により基板１１の主面
と垂直な方向に延在される前記キャパシタＣ！を構成し
ている。
部には第１ゲート絶縁膜１４を薄い５ｉｎｔ膜で形成し
ている。そして、この第１ゲート絶縁膜１４および前記
素子分離領域１３上にわたって多数列に配列したポリシ
リコン膜を形成し、これを第１ゲート電極１５として構
成している。これにより、前記溝１２の側面ないし主面
一部（アイランド両端部）では、基板１１．第一ゲート
絶縁膜１４．第１ゲート電極１５により基板１１の主面
と垂直な方向に延在される前記キャパシタＣ！を構成し
ている。
また、前記第１ゲート電極１５および主面上には薄いＳ
ｉｎ、膜を形成し、主面上においてこれを第２ゲート絶
縁膜１６としている。そして、この第２ゲート絶縁膜１
６上には図示の平面縦方向に複数本のポリシリコン膜等
を平行に延設して第２ゲート電極（ワード線）１７を形
成している。この第２ゲート電極１７は前記主面に形成
したＮ＋型不純物層（ソース−ドレイン層０１８とでＭ
Ｏ８ＦＥＴｑ、を構成することはいうまでもない。第２
ゲート電極としてはモリブデン、タングステン、タンタ
ル。
ｉｎ、膜を形成し、主面上においてこれを第２ゲート絶
縁膜１６としている。そして、この第２ゲート絶縁膜１
６上には図示の平面縦方向に複数本のポリシリコン膜等
を平行に延設して第２ゲート電極（ワード線）１７を形
成している。この第２ゲート電極１７は前記主面に形成
したＮ＋型不純物層（ソース−ドレイン層０１８とでＭ
Ｏ８ＦＥＴｑ、を構成することはいうまでもない。第２
ゲート電極としてはモリブデン、タングステン、タンタ
ル。
チタン等の高融点金属膜または高融点金属のシリサイド
膜、あるいはポリシリコン膜とその上の高融点金属膜ま
たは高融点金属シリサイド膜との２層構造を用いてもよ
い。図中、１９は層間絶縁膜、２０はこの上に前記第２
ゲート電極１７と直交する方向に延設されたデータ線で
あり、Ｉｔ膜にて形成されかつコンタクト部２０ａにお
いて前記ＭＯ８ＦＥＴＱｔのＮ＋型不純物層１８に接続
されている。
膜、あるいはポリシリコン膜とその上の高融点金属膜ま
たは高融点金属シリサイド膜との２層構造を用いてもよ
い。図中、１９は層間絶縁膜、２０はこの上に前記第２
ゲート電極１７と直交する方向に延設されたデータ線で
あり、Ｉｔ膜にて形成されかつコンタクト部２０ａにお
いて前記ＭＯ８ＦＥＴＱｔのＮ＋型不純物層１８に接続
されている。
ここで、前記溝１２および素子分離領域１３の製造方法
を簡単に説明する。
を簡単に説明する。
第５図（Ａｌ 、 （Ｂ）は−の方法を示し、半導体基
板１１の表面上にＳｉｎ、膜３０とＳｉｍＮ＊膜３１を
形成し、これをパターンエツチングして溝１２に相当す
る部分を開口し、基板１１表面を露呈する。そして、こ
の５ｉＯｔ膜３０．ｓｉ、Ｎ、膜３１をマスクとして選
択酸化を行なうことにより厚い５ｉｎｔ膜１３を形成す
る。次いで、Ｓｉｎ、膜３０．５ｉｓＮ４膜３１を除去
して核部の基板１１を露呈し、この露呈面上にシリコン
単結晶をエピタキシャル成長させることにより、同図０
３）に示すように溝１２を相対的に形成し、かつエピタ
キシャル成長層の上面を基板の主面として構成できる。
板１１の表面上にＳｉｎ、膜３０とＳｉｍＮ＊膜３１を
形成し、これをパターンエツチングして溝１２に相当す
る部分を開口し、基板１１表面を露呈する。そして、こ
の５ｉＯｔ膜３０．ｓｉ、Ｎ、膜３１をマスクとして選
択酸化を行なうことにより厚い５ｉｎｔ膜１３を形成す
る。次いで、Ｓｉｎ、膜３０．５ｉｓＮ４膜３１を除去
して核部の基板１１を露呈し、この露呈面上にシリコン
単結晶をエピタキシャル成長させることにより、同図０
３）に示すように溝１２を相対的に形成し、かつエピタ
キシャル成長層の上面を基板の主面として構成できる。
第６図囚〜ｆｃ１は他の方法を示す。先ず、同図囚のよ
うに基板表面に第１Ｓｉ、Ｎ、膜３２およびＳｉｎ。
うに基板表面に第１Ｓｉ、Ｎ、膜３２およびＳｉｎ。
膜３３をパターニングし、これをマスクとして基板１１
をエツチングし、溝１２を形成する。次いで、全面に第
２８ｉＢＮ４膜３４を形成した上でこれを反応性イオン
エツチング法等の異方性エツチングを行ない、同図（５
）のように溝１２の側面にのみ第２Ｓｉ、Ｎ、膜３４ａ
を残存させる。これにより溝１２底面における基板表面
が露呈され、これを酸化することにより厚いＳｉｎ、膜
１３が形成される。
をエツチングし、溝１２を形成する。次いで、全面に第
２８ｉＢＮ４膜３４を形成した上でこれを反応性イオン
エツチング法等の異方性エツチングを行ない、同図（５
）のように溝１２の側面にのみ第２Ｓｉ、Ｎ、膜３４ａ
を残存させる。これにより溝１２底面における基板表面
が露呈され、これを酸化することにより厚いＳｉｎ、膜
１３が形成される。
その後、第２ＳｉｌＮ４膜３４ａ、薄い５ｉｆｔ膜３３
、第１Ｓｉ３Ｎ、３２をエツチング除去することにより
同図ｔｅｌのように溝１２の底面にのみＳｉｎ、膜１３
を形成できる。
、第１Ｓｉ３Ｎ、３２をエツチング除去することにより
同図ｔｅｌのように溝１２の底面にのみＳｉｎ、膜１３
を形成できる。
以上のように構成されたＤ−ＲＡＭのメモリ素子によれ
ば、素子面積の大きな部分を占めるキャパシタＣ７が基
板１１の主面と垂直な方向に延在される溝１２の側面と
主面の一部にわたって形成されているため、平面方向に
おけるキャパシタＣｔの占有面積は格段に低減される。
ば、素子面積の大きな部分を占めるキャパシタＣ７が基
板１１の主面と垂直な方向に延在される溝１２の側面と
主面の一部にわたって形成されているため、平面方向に
おけるキャパシタＣｔの占有面積は格段に低減される。
一方、形成されたキャパシタＣ２は、隣接するメモリ素
子の各キャパシタＣ！が互に導通状態にある第１ゲート
電極を背中合せにして配設されているので、各キャパシ
タにおける基板側は溝１２および溝底面の素子分離領域
１３を隔てて離れた状態にある。したがって、隣接キャ
パシタ間におけるリークは発生し難くなり、メモリ特性
の信頼性を向上できる。
子の各キャパシタＣ！が互に導通状態にある第１ゲート
電極を背中合せにして配設されているので、各キャパシ
タにおける基板側は溝１２および溝底面の素子分離領域
１３を隔てて離れた状態にある。したがって、隣接キャ
パシタ間におけるリークは発生し難くなり、メモリ特性
の信頼性を向上できる。
また、リークが生じ難いということは、その分素子分離
領域１３の幅、つまり溝１２の幅を小さくできることで
あり、これにより前述したキャパシタ平面面積の低減と
相俟って単位メモリ素子のピッチＢｐ・を低減して微細
化を図り、これによりＤ−ＲＡＭの高集積化を達成する
ことができる。
領域１３の幅、つまり溝１２の幅を小さくできることで
あり、これにより前述したキャパシタ平面面積の低減と
相俟って単位メモリ素子のピッチＢｐ・を低減して微細
化を図り、これによりＤ−ＲＡＭの高集積化を達成する
ことができる。
＋１１ 半導体基板に形成した溝の底面に素子分離領
域を形成し、この溝の側面ないし基板の主面一部にわた
ってキャパシタを形成しているので、キャパシタ面を基
板の主面に垂直な方向に構成し、これによりキャパシタ
の平面占有面積を低減し、単位メモリ素子の微細化を図
ることができる。
域を形成し、この溝の側面ないし基板の主面一部にわた
ってキャパシタを形成しているので、キャパシタ面を基
板の主面に垂直な方向に構成し、これによりキャパシタ
の平面占有面積を低減し、単位メモリ素子の微細化を図
ることができる。
（２） 溝の底面に素子分離領域を形成しているので
、溝側面に形成したキャパシタの隣接キャパシタ間の電
気路長を増大でき、これＫより隣接キャパシタ間でのリ
ークを防止して素子の信頼性を向上できる。
、溝側面に形成したキャパシタの隣接キャパシタ間の電
気路長を増大でき、これＫより隣接キャパシタ間でのリ
ークを防止して素子の信頼性を向上できる。
（３１隣接キャパシタ間のリークを防止できるので、素
子分離領域寸法、つまり溝の幅寸法を低減しても何等の
不具合も生ぜず、これにより前記ｔｘｔの効果と相俟っ
てメモリ素子のピッチの低減による微細化、高集積化が
達成できる。
子分離領域寸法、つまり溝の幅寸法を低減しても何等の
不具合も生ぜず、これにより前記ｔｘｔの効果と相俟っ
てメモリ素子のピッチの低減による微細化、高集積化が
達成できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば溝の平面形状
は素子のレイアラパターン忙応じて適宜変更でき、これ
に応じてキャパシタ、ＭＯＳＦＥＴ、ワード線、データ
線の平膨状も変形することができ７る。勿論、１素子型
のメモリ素子に限られるものではなく、３素子型或いは
それ以上の素子を有するＤ−ＲＡＭのメモリ索子として
構成することもできる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば溝の平面形状
は素子のレイアラパターン忙応じて適宜変更でき、これ
に応じてキャパシタ、ＭＯＳＦＥＴ、ワード線、データ
線の平膨状も変形することができ７る。勿論、１素子型
のメモリ素子に限られるものではなく、３素子型或いは
それ以上の素子を有するＤ−ＲＡＭのメモリ索子として
構成することもできる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤ−ＲＡＭ装置に適
用した場合について説明したが、それに限定されるもの
ではなく、５−ＲＡＭ装置やその他のキャパシタを有す
る半導体装置の全てに適用することができる。
をその背景となった利用分野であるＤ−ＲＡＭ装置に適
用した場合について説明したが、それに限定されるもの
ではなく、５−ＲＡＭ装置やその他のキャパシタを有す
る半導体装置の全てに適用することができる。
第１図は従来の不具合を説明するための断面図、第２図
は本発明の一実施例の平面図、 第３図および第４図は夫々第２図のＩＩ録、■■線に清
う断面図、 第５図（Ａ） 、 ＣＢ）は素子分離領域の製造方法を
説明するための断面工程図、 第６図（２）〜ｆｃｌは同様な他の方法を説明するため
の断面工程図である。 １１・・・半導体基板、１２・・・溝、１３・・・素子
分離領域、１４・・・第１ゲート絶縁膜、１５・・・第
１ゲート電極、１６・・・第２ゲート絶縁膜、１７・・
・第２ゲート電極（ワード線）、１８・・・拡散層、１
９・・・層間絶縁膜、２０・・・データ線、Ｃ２・・・
ＭＯＳＦＥＴ。 Ｃ２・・・キャパシタ。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
は本発明の一実施例の平面図、 第３図および第４図は夫々第２図のＩＩ録、■■線に清
う断面図、 第５図（Ａ） 、 ＣＢ）は素子分離領域の製造方法を
説明するための断面工程図、 第６図（２）〜ｆｃｌは同様な他の方法を説明するため
の断面工程図である。 １１・・・半導体基板、１２・・・溝、１３・・・素子
分離領域、１４・・・第１ゲート絶縁膜、１５・・・第
１ゲート電極、１６・・・第２ゲート絶縁膜、１７・・
・第２ゲート電極（ワード線）、１８・・・拡散層、１
９・・・層間絶縁膜、２０・・・データ線、Ｃ２・・・
ＭＯＳＦＥＴ。 Ｃ２・・・キャパシタ。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主面に溝を形成しこの溝の底部に素子
分離領域を形成すると共に、前記溝の側面にキャパシタ
を構成したことを特徴とする半導体装置。 ２、溝の側面に絶縁膜を形成し、その上にキャパシタ用
の電極を形成して半導体基板の主面と垂直な方向に延在
するキャパシタを構成してなる特許請求の範囲第１項記
載の半導体装置。 ３、半導体基板の主面に形成したＭＯＳＦＥＴと前記キ
ャパシタとでＤ−ＲＡＭ素子を構成してなる特許請求の
範囲第２項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137189A JPS6118167A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置 |
| KR1019850004274A KR860001483A (ko) | 1984-07-04 | 1985-06-17 | 반도체 기억 장치와 그의 제조 방법 |
| US07/203,931 US4921815A (en) | 1984-07-04 | 1988-06-08 | Method of producing a semiconductor memory device having trench capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137189A JPS6118167A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6118167A true JPS6118167A (ja) | 1986-01-27 |
Family
ID=15192878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137189A Pending JPS6118167A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4921815A (ja) |
| JP (1) | JPS6118167A (ja) |
| KR (1) | KR860001483A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229872A (ja) * | 1986-03-13 | 1987-10-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4951692A (en) * | 1987-12-14 | 1990-08-28 | Yoshida Indsutry Co., Ltd. | Vanity case |
| US5078106A (en) * | 1989-09-26 | 1992-01-07 | Nissan Motor Co., Ltd. | V-type engine lubrication system |
Families Citing this family (9)
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|---|---|---|---|---|
| US5164325A (en) * | 1987-10-08 | 1992-11-17 | Siliconix Incorporated | Method of making a vertical current flow field effect transistor |
| JPH0834194B2 (ja) * | 1989-06-30 | 1996-03-29 | 松下電器産業株式会社 | イオン注入方法及び本方法を用いた半導体装置の製造方法 |
| US5760452A (en) * | 1991-08-22 | 1998-06-02 | Nec Corporation | Semiconductor memory and method of fabricating the same |
| KR940006681B1 (ko) * | 1991-10-12 | 1994-07-25 | 금성일렉트론 주식회사 | 스택트렌치 셀 및 그 제조방법 |
| KR960016773B1 (en) * | 1994-03-28 | 1996-12-20 | Samsung Electronics Co Ltd | Buried bit line and cylindrical gate cell and forming method thereof |
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