JPH0554699B2 - - Google Patents
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- JPH0554699B2 JPH0554699B2 JP59178646A JP17864684A JPH0554699B2 JP H0554699 B2 JPH0554699 B2 JP H0554699B2 JP 59178646 A JP59178646 A JP 59178646A JP 17864684 A JP17864684 A JP 17864684A JP H0554699 B2 JPH0554699 B2 JP H0554699B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置、特に半導体基板の主表面
に対して垂直な溝壁を有する凹溝を形成し、該凹
溝を素子分離や容量素子に利用した半導体装置の
改良と、その製造方法に係る。
に対して垂直な溝壁を有する凹溝を形成し、該凹
溝を素子分離や容量素子に利用した半導体装置の
改良と、その製造方法に係る。
半導体集積回路装置の集積度を高めるために、
半導体基板の主表面に対して垂直な溝壁をもつた
凹溝を形成し、該凹溝表面を絶縁膜で覆つた上で
この領域を素子分離あるいは容量素子等に用いる
手法が従来から行なわれている。なお、上記のよ
うに基板の主表面に対して垂直な溝壁をもつた凹
溝は、例えばRIE（反応性イオンエツチング）の
ような異方性エツチングによつて形成されてい
る。
半導体基板の主表面に対して垂直な溝壁をもつた
凹溝を形成し、該凹溝表面を絶縁膜で覆つた上で
この領域を素子分離あるいは容量素子等に用いる
手法が従来から行なわれている。なお、上記のよ
うに基板の主表面に対して垂直な溝壁をもつた凹
溝は、例えばRIE（反応性イオンエツチング）の
ような異方性エツチングによつて形成されてい
る。
第２図Ａはこの手法をCMOSにおけるウエル
領域と基板領域との分離に用いた例を示してい
る。同図において、１はＮ型シリコン基板であ
る。該シリコン基板１にはＰ型ウエル領域（Ｐウ
エル）２が形成されている。このＰウエル２の周
縁にはこれを取囲む凹溝が形成され、該凹溝内に
はシリコン酸化膜３が形成されている。そして、
Ｐウエル２にはＮチヤンネルMOSトランジスタ
４が形成され、Ｎ型基板領域にはＰチヤンネル
MOSトランジスタ５が形成されている。このよ
うに、Ｐウエル２とＮ型基板領域１との間を絶縁
膜３で分離する構成とすることで、両者間に存在
する横方向の寄生バイポーラトランジスタが動作
するのを制御し、ラツチアツプ現象を防止できる
効果が得られる。この結果、ＰチヤンネルMOS
トランジスタ４及びＮチヤンネルMOSトランジ
スタ５間の距離を短縮することが可能となり、集
積度の向上を達成することができる。
領域と基板領域との分離に用いた例を示してい
る。同図において、１はＮ型シリコン基板であ
る。該シリコン基板１にはＰ型ウエル領域（Ｐウ
エル）２が形成されている。このＰウエル２の周
縁にはこれを取囲む凹溝が形成され、該凹溝内に
はシリコン酸化膜３が形成されている。そして、
Ｐウエル２にはＮチヤンネルMOSトランジスタ
４が形成され、Ｎ型基板領域にはＰチヤンネル
MOSトランジスタ５が形成されている。このよ
うに、Ｐウエル２とＮ型基板領域１との間を絶縁
膜３で分離する構成とすることで、両者間に存在
する横方向の寄生バイポーラトランジスタが動作
するのを制御し、ラツチアツプ現象を防止できる
効果が得られる。この結果、ＰチヤンネルMOS
トランジスタ４及びＮチヤンネルMOSトランジ
スタ５間の距離を短縮することが可能となり、集
積度の向上を達成することができる。
第２図Ｂは上記凹溝による手法をDRAMメモ
リセルの容量素子に適用した例を示している。同
図において、１１はＰ型シリコン基板である。該
シリコン基板１１の表面には選択酸化法によるフ
イールド酸化膜１２が形成され、該フイールド酸
化膜にかこまれたメモリセル領域が分離されてい
る。このメモリセル領域にはRIEにより断面矩形
の凹溝が形成され、該凹溝表面上には熱酸化膜１
３を介して多結晶シリコン層からなる電極１４が
形成されている。また、前記凹溝の溝壁表面から
シリコン基板１１内にＮ型不純物がドープされ、
Ｎ型不純物領域１５が形成されている。このＮ型
不純物領域１５、前記熱酸化膜１３および前記多
結晶シリコン電極１４によつてDRAMの容量素
子が構成されている。なお、１６はDRAMメモ
リセルの転送トランジスタで、該転送トランジス
タのドレイン領域は前記容量素子を構成するＮ型
不純物領域１５に連なつている。このように、凹
溝の溝壁表面を利用して容量素子を形成すること
によつて、容量の低下を伴うことなく容量素子が
専有する素子面積を縮小し、高集積化を図ること
が可能となる。
リセルの容量素子に適用した例を示している。同
図において、１１はＰ型シリコン基板である。該
シリコン基板１１の表面には選択酸化法によるフ
イールド酸化膜１２が形成され、該フイールド酸
化膜にかこまれたメモリセル領域が分離されてい
る。このメモリセル領域にはRIEにより断面矩形
の凹溝が形成され、該凹溝表面上には熱酸化膜１
３を介して多結晶シリコン層からなる電極１４が
形成されている。また、前記凹溝の溝壁表面から
シリコン基板１１内にＮ型不純物がドープされ、
Ｎ型不純物領域１５が形成されている。このＮ型
不純物領域１５、前記熱酸化膜１３および前記多
結晶シリコン電極１４によつてDRAMの容量素
子が構成されている。なお、１６はDRAMメモ
リセルの転送トランジスタで、該転送トランジス
タのドレイン領域は前記容量素子を構成するＮ型
不純物領域１５に連なつている。このように、凹
溝の溝壁表面を利用して容量素子を形成すること
によつて、容量の低下を伴うことなく容量素子が
専有する素子面積を縮小し、高集積化を図ること
が可能となる。
その他、上記のように基板の主表面に対して垂
直な溝壁をもつた凹溝を利用して集積度を向上す
る手法は、例えば抵抗素子や通常の素子分離等に
も広く応用されている。
直な溝壁をもつた凹溝を利用して集積度を向上す
る手法は、例えば抵抗素子や通常の素子分離等に
も広く応用されている。
ところで、第３図Ａに示すように、半導体装置
の製造に用いられるシリコン基板２１の殆どは面
方位１００の結晶面を主表面としたウエハー形状
を有しており（以下、これをシリコンウエハーと
言う）、主表面に対して垂直な面方位１１０のオ
リエテーシヨンフラツト２２が形成されている。
そして、このようなシリコン基板２１を用いて第
２図Ａまたは同図Ｂのような半導体装置を製造す
る際、容量素子あるいは分離領域として用いる凹
溝２３は、次の理由で従来はオリエンテーシヨン
フラツト２２に平行または垂直な方向に形成され
ていた。即ち、回路パターンのマスク化はコンピ
ユータ処理で行なわれているが、オリエンテーシ
ヨンフラツトに対して平行または垂直でない線は
コンピユータデータとして取扱い難いからであ
る。
の製造に用いられるシリコン基板２１の殆どは面
方位１００の結晶面を主表面としたウエハー形状
を有しており（以下、これをシリコンウエハーと
言う）、主表面に対して垂直な面方位１１０のオ
リエテーシヨンフラツト２２が形成されている。
そして、このようなシリコン基板２１を用いて第
２図Ａまたは同図Ｂのような半導体装置を製造す
る際、容量素子あるいは分離領域として用いる凹
溝２３は、次の理由で従来はオリエンテーシヨン
フラツト２２に平行または垂直な方向に形成され
ていた。即ち、回路パターンのマスク化はコンピ
ユータ処理で行なわれているが、オリエンテーシ
ヨンフラツトに対して平行または垂直でない線は
コンピユータデータとして取扱い難いからであ
る。
こうして凹溝２３をオリエンテーシヨンフラツ
ト２２に対して平行または垂直な方向に形成した
結果、第３図Ｂに示すように、シリコンウエハー
２１の主表面に対して垂直な溝壁表面は全て１１
０の結晶面を有し、また溝底表面は主表面に平行
であるため１００の結晶面を有していた。
ト２２に対して平行または垂直な方向に形成した
結果、第３図Ｂに示すように、シリコンウエハー
２１の主表面に対して垂直な溝壁表面は全て１１
０の結晶面を有し、また溝底表面は主表面に平行
であるため１００の結晶面を有していた。
従来の半導体装置では、容量素子や素子分離領
域を形成するために用いられている凹溝の露出表
面が、上記のように溝底では１００の結晶面を有
する一方、これに垂直な側壁では１１０の結晶面
を有していることから下記のような問題があつ
た。
域を形成するために用いられている凹溝の露出表
面が、上記のように溝底では１００の結晶面を有
する一方、これに垂直な側壁では１１０の結晶面
を有していることから下記のような問題があつ
た。
第一の問題は、シリコン／絶縁膜（例えば
SiO2膜）の界面に特徴的に発生する＋の固定電
荷が、１１０面では１００面よりも多いことに起
因する。この問題を第２図ＡのCMOSについて
説明すれば次の通りである。第４図Ａに示すよう
に、シリコン酸化膜３とＰウエル２の界面に上記
＋の固定電荷が多量に発生する結果、図中一点鎖
線で示すようにＰウエル２には電子の蓄積による
反転層が形成され易い。このため、該反転層を通
して図中矢印で示すリーク電流が流れることとな
り、このリーク電流によつてラツチアツプがトリ
ガーされることになる。
SiO2膜）の界面に特徴的に発生する＋の固定電
荷が、１１０面では１００面よりも多いことに起
因する。この問題を第２図ＡのCMOSについて
説明すれば次の通りである。第４図Ａに示すよう
に、シリコン酸化膜３とＰウエル２の界面に上記
＋の固定電荷が多量に発生する結果、図中一点鎖
線で示すようにＰウエル２には電子の蓄積による
反転層が形成され易い。このため、該反転層を通
して図中矢印で示すリーク電流が流れることとな
り、このリーク電流によつてラツチアツプがトリ
ガーされることになる。
なお、Ｐ型基板を用いた通常のMOS型半導体
装置の場合にも、上記凹溝を用いて素子分離を行
なえば、同様の電流リークを生じることになる。
装置の場合にも、上記凹溝を用いて素子分離を行
なえば、同様の電流リークを生じることになる。
第二の問題は、シリコン基板の表面を熱酸化し
た場合の酸化速度が、１１０面では１００面より
も速いことに起因する。この問題を第２図Ｂの容
量素子について説明すると、酸化速度が異なるこ
とから、第４図Ｂに示すように凹溝表面を覆う熱
酸化膜３は溝底で薄くなり、垂直な側壁で厚くな
つて膜厚不均一になる。この結果、図中丸印を付
した部分Ｘで耐圧が劣化するという問題が生じ
る。
た場合の酸化速度が、１１０面では１００面より
も速いことに起因する。この問題を第２図Ｂの容
量素子について説明すると、酸化速度が異なるこ
とから、第４図Ｂに示すように凹溝表面を覆う熱
酸化膜３は溝底で薄くなり、垂直な側壁で厚くな
つて膜厚不均一になる。この結果、図中丸印を付
した部分Ｘで耐圧が劣化するという問題が生じ
る。
なお、上記第一および第二の何れの問題につい
ても、従来は殆ど問題にされることはなかつた。
これは上記の問題自体が、一段と高集積化が進展
した極く最近になつて初めて認識されるようにな
つたことによるものである。また、凹溝を利用す
ることによる高集積化の利点の方が著しく大きか
つたし、既述のようなマスク製作上の便宜が大前
提とされていたことも上記問題について殆ど留意
されなかつた大きな理由である。
ても、従来は殆ど問題にされることはなかつた。
これは上記の問題自体が、一段と高集積化が進展
した極く最近になつて初めて認識されるようにな
つたことによるものである。また、凹溝を利用す
ることによる高集積化の利点の方が著しく大きか
つたし、既述のようなマスク製作上の便宜が大前
提とされていたことも上記問題について殆ど留意
されなかつた大きな理由である。
本発明は上記事情に鑑みてなされたもので、シ
リコン基板の主表面に対して垂直な溝壁を有する
凹溝を容量素子や素子分離等に用いて高集積化を
図ると共に、該凹溝の溝底と側壁とで結晶面が相
違することに起因して生じている問題、即ち電流
リーク或いは耐圧劣化の問題等を回避できる半導
体装置およびその製造方法を提供するものであ
る。
リコン基板の主表面に対して垂直な溝壁を有する
凹溝を容量素子や素子分離等に用いて高集積化を
図ると共に、該凹溝の溝底と側壁とで結晶面が相
違することに起因して生じている問題、即ち電流
リーク或いは耐圧劣化の問題等を回避できる半導
体装置およびその製造方法を提供するものであ
る。
本発明による半導体装置は、１００の結晶を主
表面とし且つ四つの周側端面の結晶面が１１０面
である方形の半導体チツプと、該半導体チツプの
主表面に対して垂直な側壁および該主表面に対し
て平行な溝底を有する凹溝と、該凹溝の溝壁表面
を覆つて形成された絶縁膜とを具備し、該凹溝の
領域に容量素子若しくは高抵抗素子を形成し、ま
たは該凹溝の領域に素子分離領域を形成した半導
体装置において、前記凹溝側壁の少なくとも一つ
の結晶面が１００であることを特徴とするもので
ある。
表面とし且つ四つの周側端面の結晶面が１１０面
である方形の半導体チツプと、該半導体チツプの
主表面に対して垂直な側壁および該主表面に対し
て平行な溝底を有する凹溝と、該凹溝の溝壁表面
を覆つて形成された絶縁膜とを具備し、該凹溝の
領域に容量素子若しくは高抵抗素子を形成し、ま
たは該凹溝の領域に素子分離領域を形成した半導
体装置において、前記凹溝側壁の少なくとも一つ
の結晶面が１００であることを特徴とするもので
ある。
また、本発明による半導体装置の製造方法は、
１００の結晶面を主表面とし且つ１１０の結晶面
をオリエンテーシヨンフラツトとした半導体ウエ
ハーを用い、該主表面に対して平行な溝底を有す
る凹溝を形成し、該凹溝の溝壁表面を覆う絶縁膜
を形成した後、該凹溝の領域に容量素子若しくは
高抵抗素子を形成し、または該凹溝の領域に素子
分離領域を形成する半導体装置の製造方法におい
て、前記凹溝側の少なくとも一辺を前記オリエン
テーシヨンフラツトの方向に対して45°の角度を
なす方向に形成することを特徴とするものであ
る。
１００の結晶面を主表面とし且つ１１０の結晶面
をオリエンテーシヨンフラツトとした半導体ウエ
ハーを用い、該主表面に対して平行な溝底を有す
る凹溝を形成し、該凹溝の溝壁表面を覆う絶縁膜
を形成した後、該凹溝の領域に容量素子若しくは
高抵抗素子を形成し、または該凹溝の領域に素子
分離領域を形成する半導体装置の製造方法におい
て、前記凹溝側の少なくとも一辺を前記オリエン
テーシヨンフラツトの方向に対して45°の角度を
なす方向に形成することを特徴とするものであ
る。
上記本発明の半導体装置における凹溝は、溝底
および溝の側壁が１００の結晶面を有しているか
ら、その表面を覆つて形成された絶縁膜との界面
に発生する＋の固定電荷は従来よりも少なく、従
つて反転層を通しての電流リークを抑制すること
ができる。また、溝壁表面の酸化速度は均一にな
るから、前記絶縁膜を熱酸化膜として容量素子や
高抵抗素子を形成した場合にも、絶縁膜の膜厚不
均一になる耐圧の劣化を回避することができる。
および溝の側壁が１００の結晶面を有しているか
ら、その表面を覆つて形成された絶縁膜との界面
に発生する＋の固定電荷は従来よりも少なく、従
つて反転層を通しての電流リークを抑制すること
ができる。また、溝壁表面の酸化速度は均一にな
るから、前記絶縁膜を熱酸化膜として容量素子や
高抵抗素子を形成した場合にも、絶縁膜の膜厚不
均一になる耐圧の劣化を回避することができる。
また、本発明の製造方法によれば凹溝の形成方
向を変えるだけで、その他は従来と全く同プロセ
スを用い、同じ半導体ウエハーを用いて初期の半
導体装置を得ることができる。この場合、凹溝パ
ターンを形成するためのマスク作製に際しては
45°の線を作製しなければならないが、データ処
理の複雑さを別とすれば、コンピユータ処理によ
つて45度のパターンを作製することは可能であ
る。
向を変えるだけで、その他は従来と全く同プロセ
スを用い、同じ半導体ウエハーを用いて初期の半
導体装置を得ることができる。この場合、凹溝パ
ターンを形成するためのマスク作製に際しては
45°の線を作製しなければならないが、データ処
理の複雑さを別とすれば、コンピユータ処理によ
つて45度のパターンを作製することは可能であ
る。
なお、当業者には自明なように、マスク作製に
際して45度の線を作製するとは、方形のチツプ領
域の辺を基準（Ｘ軸およびＹ軸）とし、これに対
して45度の角度をなす線を作製することをいう。
後述の実施例で詳細に説明するように、本発明に
おいては、この45度の線に沿つて形成される溝壁
が１００面となる。その結果、この場合のチツプ
領域の各辺は、オリエンテーシヨンフラツトに対
して平行または直交する方向となり、この各辺に
沿つて形成されるチツプ領域の周側端面は、必然
的にオリエンテーシヨンフラツトと同じ１１０面
になる。このように、チツプ領域の各辺は、当業
者の常識によつて、オリエンテーシヨンフラツト
の方向に対して平行または直交する方向とする。
際して45度の線を作製するとは、方形のチツプ領
域の辺を基準（Ｘ軸およびＹ軸）とし、これに対
して45度の角度をなす線を作製することをいう。
後述の実施例で詳細に説明するように、本発明に
おいては、この45度の線に沿つて形成される溝壁
が１００面となる。その結果、この場合のチツプ
領域の各辺は、オリエンテーシヨンフラツトに対
して平行または直交する方向となり、この各辺に
沿つて形成されるチツプ領域の周側端面は、必然
的にオリエンテーシヨンフラツトと同じ１１０面
になる。このように、チツプ領域の各辺は、当業
者の常識によつて、オリエンテーシヨンフラツト
の方向に対して平行または直交する方向とする。
以下、第１図Ａ〜Ｆを参照し、本発明を容量素
子に適用した一実施例とその製造方法を説明す
る。
子に適用した一実施例とその製造方法を説明す
る。
まず、第１図Ａに示すように従来と同じＰ型シ
リコン基板２１、即ち１００の結晶面を主表面と
し、１１０の結晶面をオリエンテーシヨンフラツ
ト２２としたＰ型シリコン基板２１を用い、該Ｐ
型シリコン基板２１の表面に選択的にフイールド
酸化膜を形成する。続いて、レジストパターンを
マスクとして選択的にRIEを施し、素子領域に容
量素子を形成するための凹溝２３′を形成する。
その際、第１図Ａに図示したように、凹溝２３′
の平面形状は矩形とし、且つオリエンテーシヨン
フラツト２２に対して45°の角度をなす方向に形
成する。この結果、凹溝２３′の側壁（主表面に
対して垂直）は、第１図Ｂに示すように全て１０
０の結晶面を有している。また、基板の主表面に
平行な溝底は当然に１００の結晶面を有している
から、凹溝２３′を限定する溝壁は全て１００の
結晶面となる。なお、第１図Ａにおける凹溝２
３′はその方向を示すだけの目的で記載してあり、
従つて、実際の大きさとは全く異なつている。
リコン基板２１、即ち１００の結晶面を主表面と
し、１１０の結晶面をオリエンテーシヨンフラツ
ト２２としたＰ型シリコン基板２１を用い、該Ｐ
型シリコン基板２１の表面に選択的にフイールド
酸化膜を形成する。続いて、レジストパターンを
マスクとして選択的にRIEを施し、素子領域に容
量素子を形成するための凹溝２３′を形成する。
その際、第１図Ａに図示したように、凹溝２３′
の平面形状は矩形とし、且つオリエンテーシヨン
フラツト２２に対して45°の角度をなす方向に形
成する。この結果、凹溝２３′の側壁（主表面に
対して垂直）は、第１図Ｂに示すように全て１０
０の結晶面を有している。また、基板の主表面に
平行な溝底は当然に１００の結晶面を有している
から、凹溝２３′を限定する溝壁は全て１００の
結晶面となる。なお、第１図Ａにおける凹溝２
３′はその方向を示すだけの目的で記載してあり、
従つて、実際の大きさとは全く異なつている。
こうして容量素子のため凹溝２３′が形成され
た素子領域の断面図を第１図Ｃに示す。
た素子領域の断面図を第１図Ｃに示す。
次に、CVD法を行なうことにより、第１図Ｄ
に示すように膜厚約3000ÅのPSG膜（燐添加シ
リコン酸化膜）２５を全面に堆積し、1000℃で10
分間アニールする。これによつてPSG膜２５か
らシリコン基板中に燐を熱拡散し、N+型不純物
領域２６を形成する。
に示すように膜厚約3000ÅのPSG膜（燐添加シ
リコン酸化膜）２５を全面に堆積し、1000℃で10
分間アニールする。これによつてPSG膜２５か
らシリコン基板中に燐を熱拡散し、N+型不純物
領域２６を形成する。
次いで、PSG膜２５を剥離し、シリコン基板
表面を熱酸化して膜厚約100Åの熱酸化膜２７を
形成する。続いてCVD法により膜厚約3500Åの
多結晶シリコン層２８を堆積し、900℃で30分の
燐拡散を行なつた後、再び全面にCVD法による
多結晶シリコン層２９を堆積して凹溝２３′の穴
埋めを行ない、第１図Ｅの構造を得る。
表面を熱酸化して膜厚約100Åの熱酸化膜２７を
形成する。続いてCVD法により膜厚約3500Åの
多結晶シリコン層２８を堆積し、900℃で30分の
燐拡散を行なつた後、再び全面にCVD法による
多結晶シリコン層２９を堆積して凹溝２３′の穴
埋めを行ない、第１図Ｅの構造を得る。
その後、RIEにより熱酸化膜２７および多結晶
シリコン層２８，２９の不要部分を除去すること
により、第１図Ｆに示すようにN+型不純物領域
２６および多結晶シリコン層２８を電極とし、熱
酸化膜２７を誘電体とした容量素子が形成され
る。
シリコン層２８，２９の不要部分を除去すること
により、第１図Ｆに示すようにN+型不純物領域
２６および多結晶シリコン層２８を電極とし、熱
酸化膜２７を誘電体とした容量素子が形成され
る。
上記実施例になる容量素子においては、凹溝２
３′の溝壁が全て１００の結晶面を有しているた
め、熱酸化膜２７均一な膜厚で形成されている。
従つて、酸化膜が不均一であることによる耐圧の
劣化といつた問題は生ぜず、優れた特性を得るこ
とができる。
３′の溝壁が全て１００の結晶面を有しているた
め、熱酸化膜２７均一な膜厚で形成されている。
従つて、酸化膜が不均一であることによる耐圧の
劣化といつた問題は生ぜず、優れた特性を得るこ
とができる。
なお、上記の実施例は本発明を容量素子に適用
した例であるが、CMOSにおけるウエル領域の
分離あるいは素子分離に本発明を適用すれば、絶
縁膜との界面で発生する固定電荷に起因したリー
ク電流を抑制できる効果が得られることは更に説
明するまでもなく明らかである。
した例であるが、CMOSにおけるウエル領域の
分離あるいは素子分離に本発明を適用すれば、絶
縁膜との界面で発生する固定電荷に起因したリー
ク電流を抑制できる効果が得られることは更に説
明するまでもなく明らかである。
以上詳述したように、本発明によればシリコン
基板の主表面に対して垂直な溝壁を有する凹溝を
容量素子や素子分離等に用いて高集積化を図ると
共に、該凹溝の溝底と側壁とで結晶面が相違する
ことに起因して生じている問題、即ち電流リーク
或いは耐圧劣化の問題等を回避できる等、顕著な
効果が得られるものである。
基板の主表面に対して垂直な溝壁を有する凹溝を
容量素子や素子分離等に用いて高集積化を図ると
共に、該凹溝の溝底と側壁とで結晶面が相違する
ことに起因して生じている問題、即ち電流リーク
或いは耐圧劣化の問題等を回避できる等、顕著な
効果が得られるものである。
第１図Ａ〜Ｆは本発明による半導体装置および
製造方法を容量素子に適用した一実施例を示す説
明図、第２図ＡおよびＢは夫々基板の主表面に対
して垂直に掘られた凹溝を用いた従来の半導体装
置の例を示す断面図、第３図Ａ，Ｂは従来の半導
体装置で形成されている凹溝の状態を示す説明
図、第４図Ａ，Ｂは従来の半導体装置における問
題点を示す説明図である。 ２１……Ｐ型シリコンウエハー、２２……オリ
エンテーシヨンフラツト、２３，２３′……凹溝、
２４……フイールド酸化膜、２５……PSG膜、
２６……N+型不純物領域、２７……熱酸化膜、
２８，２９……多結晶シリコン層。
製造方法を容量素子に適用した一実施例を示す説
明図、第２図ＡおよびＢは夫々基板の主表面に対
して垂直に掘られた凹溝を用いた従来の半導体装
置の例を示す断面図、第３図Ａ，Ｂは従来の半導
体装置で形成されている凹溝の状態を示す説明
図、第４図Ａ，Ｂは従来の半導体装置における問
題点を示す説明図である。 ２１……Ｐ型シリコンウエハー、２２……オリ
エンテーシヨンフラツト、２３，２３′……凹溝、
２４……フイールド酸化膜、２５……PSG膜、
２６……N+型不純物領域、２７……熱酸化膜、
２８，２９……多結晶シリコン層。
Claims (1)
- 【特許請求の範囲】 １ １００の結晶面を主表面とし且つ四つの周側
端面の結晶面が１１０面である方形の半導体チツ
プと、該半導体チツプの主表面に対して垂直な側
壁および該主表面に対して平行な溝底を有する凹
溝と、該凹溝の溝壁表面を覆つて形成された絶縁
膜とを具備し、該凹溝の領域に容量素子若しくは
高抵抗素子を形成し、または該凹溝の領域に素子
分離領域を形成した半導体装置において、前記凹
溝側壁の少なくとも一つの結晶面が１００である
ことを特徴とする半導体装置。 ２ １００の結晶面を主表面とし且つ１１０の結
晶面をオリエンテーシヨンフラツトとした半導体
ウエハーを用い、該主表面に対して平行な溝底を
有する凹溝を形成し、該凹溝の溝壁表面を覆う絶
縁膜を形成した後、該凹溝の領域に容量素子若し
くは高抵抗素子を形成し、または該凹溝の領域に
素子分離領域を形成する半導体装置の製造方法に
おいて、前記凹溝側の少なくとも一辺を前記オリ
エンテーシヨンフラツトの方向に対して45°の角
度をなす方向に形成することを特徴とする半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178646A JPS6156446A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置およびその製造方法 |
| KR1019850005538A KR900008386B1 (ko) | 1984-08-28 | 1985-07-31 | 반도체기판의 주표면에 凹형 도랑이 형성된 반도체장치 및 그 제조방법 |
| DE19853530773 DE3530773A1 (de) | 1984-08-28 | 1985-08-28 | Halbleitervorrichtung und verfahren zu ihrer herstellung |
| US07/285,395 US4971926A (en) | 1984-08-28 | 1988-12-16 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178646A JPS6156446A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6156446A JPS6156446A (ja) | 1986-03-22 |
| JPH0554699B2 true JPH0554699B2 (ja) | 1993-08-13 |
Family
ID=16052099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178646A Granted JPS6156446A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4971926A (ja) |
| JP (1) | JPS6156446A (ja) |
| KR (1) | KR900008386B1 (ja) |
| DE (1) | DE3530773A1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61135151A (ja) * | 1984-12-05 | 1986-06-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS62293758A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH0362568A (ja) * | 1989-07-31 | 1991-03-18 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH05109984A (ja) * | 1991-05-27 | 1993-04-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5539238A (en) * | 1992-09-02 | 1996-07-23 | Texas Instruments Incorporated | Area efficient high voltage Mosfets with vertical resurf drift regions |
| US5451809A (en) * | 1994-09-07 | 1995-09-19 | Kabushiki Kaisha Toshiba | Smooth surface doped silicon film formation |
| US5714775A (en) * | 1995-04-20 | 1998-02-03 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| US5729045A (en) * | 1996-04-02 | 1998-03-17 | Advanced Micro Devices, Inc. | Field effect transistor with higher mobility |
| DE19807776A1 (de) * | 1998-02-24 | 1999-09-02 | Siemens Ag | Halbleitervorrichtung und entsprechendes Herstellungsverfahren |
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| JP2000174148A (ja) | 1998-12-09 | 2000-06-23 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
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Citations (1)
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-
1984
- 1984-08-28 JP JP59178646A patent/JPS6156446A/ja active Granted
-
1985
- 1985-07-31 KR KR1019850005538A patent/KR900008386B1/ko not_active IP Right Cessation
- 1985-08-28 DE DE19853530773 patent/DE3530773A1/de active Granted
-
1988
- 1988-12-16 US US07/285,395 patent/US4971926A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039862A (ja) * | 1983-08-12 | 1985-03-01 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
Also Published As
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| DE3530773A1 (de) | 1986-03-06 |
| JPS6156446A (ja) | 1986-03-22 |
| KR860002135A (ko) | 1986-03-26 |
| US4971926A (en) | 1990-11-20 |
| DE3530773C2 (ja) | 1993-09-16 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |