JPS63197365A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63197365A JPS63197365A JP62030357A JP3035787A JPS63197365A JP S63197365 A JPS63197365 A JP S63197365A JP 62030357 A JP62030357 A JP 62030357A JP 3035787 A JP3035787 A JP 3035787A JP S63197365 A JPS63197365 A JP S63197365A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- film
- oxide film
- contact
- side surfaces
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 238000000034 method Methods 0.000 claims abstract description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract 2
- 239000003990 capacitor Substances 0.000 abstract description 13
- 239000000758 substrate Substances 0.000 abstract description 10
- 230000003647 oxidation Effects 0.000 abstract description 8
- 238000007254 oxidation reaction Methods 0.000 abstract description 8
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 238000005530 etching Methods 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract description 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 2
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- 229910052682 stishovite Inorganic materials 0.000 abstract description 2
- 229910052905 tridymite Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000001419 dependent effect Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 101100328485 Caenorhabditis elegans tax-4 gene Proteins 0.000 description 1
- 101100468517 Danio rerio rbfox1l gene Proteins 0.000 description 1
- 101100153643 Phaeosphaeria nodorum (strain SN15 / ATCC MYA-4574 / FGSC 10173) Tox1 gene Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に係り、特にＤ−ＲＡＭ
の溝形キャパシタの酸化膜耐圧を向上させる製造方法に
関するものである。
の溝形キャパシタの酸化膜耐圧を向上させる製造方法に
関するものである。
従来の技術
近年、１トランジスタ、１キヤパシタ型のダイナミック
ＲＡＭ（Ｄ−ＲＡＭ）のメモリセルは、キャパシタ容量
を一定量確保しながら占有面積を小さくするという強い
要求にあって、キャパシタを半導体基板内の縦方向に掘
った溝内に形成するという方法が主流となってきた。第
４図は、このメモリセルの断面図で、１は５１０２膜、
２はＰ型Ｓｉ基板、３ハＮ” ／ｉｉ、４はｐ ＋ 層
、６はＣＶＤ ｆ３ ｚ Ｏ２膜。
ＲＡＭ（Ｄ−ＲＡＭ）のメモリセルは、キャパシタ容量
を一定量確保しながら占有面積を小さくするという強い
要求にあって、キャパシタを半導体基板内の縦方向に掘
った溝内に形成するという方法が主流となってきた。第
４図は、このメモリセルの断面図で、１は５１０２膜、
２はＰ型Ｓｉ基板、３ハＮ” ／ｉｉ、４はｐ ＋ 層
、６はＣＶＤ ｆ３ ｚ Ｏ２膜。
６はポリＳｉ膜、８はＡｌ膜、９は分離５ｌｏ２膜を示
す。
す。
発明が解決しようとする問題点
第４図に示す従来の方法では、溝表面を薄く熱酸化する
と第３図（ｈ） 、 （ｃ＋） １ （ｄ）に示すよう
に溝の底面と側面とが接する部分の酸化膜厚Ｔｏｗ ２
および底面と２つの側面とが接する部分の酸化膜厚Ｔｏ
ｘ３および側面と側面とが接する部分の酸化膜厚Ｔｏｘ
４が底面および側面の酸化膜厚Ｔｏｘ１ よりも薄く
なっていた。そのため、キャパシタの酸化膜耐圧が著し
く劣化するという問題が生じていた。第３図（ａ）は、
従来のメモリセルの溝形キャパシタの説明図、（ｂ）
ｌ （Ｃ） ｔ （ｄ）は、ａ −ａ’ 、ｂ −ｂ’
、 ｃ −ａ’の各断面の酸化膜厚を示した図である。
と第３図（ｈ） 、 （ｃ＋） １ （ｄ）に示すよう
に溝の底面と側面とが接する部分の酸化膜厚Ｔｏｗ ２
および底面と２つの側面とが接する部分の酸化膜厚Ｔｏ
ｘ３および側面と側面とが接する部分の酸化膜厚Ｔｏｘ
４が底面および側面の酸化膜厚Ｔｏｘ１ よりも薄く
なっていた。そのため、キャパシタの酸化膜耐圧が著し
く劣化するという問題が生じていた。第３図（ａ）は、
従来のメモリセルの溝形キャパシタの説明図、（ｂ）
ｌ （Ｃ） ｔ （ｄ）は、ａ −ａ’ 、ｂ −ｂ’
、 ｃ −ａ’の各断面の酸化膜厚を示した図である。
ここで、１はＳ １０２膜、１０は溝の側面、１１は溝
の底面、 Ｔｏｒｌは溝の底面および側面の酸化膜厚、
Ｔｏｘ２は溝の底面と側面とが接する部分の酸化膜厚、
Ｔａｘ ３は溝の底面と２つの側面とが接する部分の酸
化膜厚、Ｔｏｗ ４は溝の側面と側面とが接する部分の
酸化膜を示す。
の底面、 Ｔｏｒｌは溝の底面および側面の酸化膜厚、
Ｔｏｘ２は溝の底面と側面とが接する部分の酸化膜厚、
Ｔａｘ ３は溝の底面と２つの側面とが接する部分の酸
化膜厚、Ｔｏｗ ４は溝の側面と側面とが接する部分の
酸化膜を示す。
問題点を解決するための手段
本発明は上記のＴＯ：Ｅ２． Ｔａｘ３ 、 Ｔａｘ４
が’ｆｏｘ１に比べて薄くなり、キャパシタの酸化膜耐
圧が著しく劣化するという問題を解決するために、溝の
底面および側面が（１００）面、底面と側面とが接する
部分および側面と側面とが接する部分お二び底面と２つ
の側面とが接する部分の面方位が（１ｏＯ）面取外とな
るような溝を形成した後、酸化速度の面方位依存性の大
きな条件で薄い熱酸化膜を形成する。
が’ｆｏｘ１に比べて薄くなり、キャパシタの酸化膜耐
圧が著しく劣化するという問題を解決するために、溝の
底面および側面が（１００）面、底面と側面とが接する
部分および側面と側面とが接する部分お二び底面と２つ
の側面とが接する部分の面方位が（１ｏＯ）面取外とな
るような溝を形成した後、酸化速度の面方位依存性の大
きな条件で薄い熱酸化膜を形成する。
作 用
酸化速度は（１００）面が最も小さいので、酸化速度の
面方位依存性の大きな条件で薄い熱酸化膜を形成すると
、第１図Φ） ｊ （Ｃ） ｌ （ｄ）に示すように溝
の底面と側面とが接する部分の酸化膜厚Ｔｏ！ ２およ
び底面と２つの側面とが接する部分の酸化膜厚Ｔｏｗ
３および側面と側面とが接する部分の酸化膜厚Ｔｏｘ
４は、底面および側面の酸化膜厚Ｔｏｘ １よりも厚く
なり、酸化膜耐圧が向上する。
面方位依存性の大きな条件で薄い熱酸化膜を形成すると
、第１図Φ） ｊ （Ｃ） ｌ （ｄ）に示すように溝
の底面と側面とが接する部分の酸化膜厚Ｔｏ！ ２およ
び底面と２つの側面とが接する部分の酸化膜厚Ｔｏｗ
３および側面と側面とが接する部分の酸化膜厚Ｔｏｘ
４は、底面および側面の酸化膜厚Ｔｏｘ １よりも厚く
なり、酸化膜耐圧が向上する。
実施例
以下に本発明の一実施例について図面とともに説明する
。
。
第１図（ａ）は、本発明の一実施例におけるメモリセル
の溝形キャパシタの説明図、（ｂ） 、 （（＋） ｊ
（ｄ）はａ−ａ’。
の溝形キャパシタの説明図、（ｂ） 、 （（＋） ｊ
（ｄ）はａ−ａ’。
ｂ −ｂ’、 ｃ −ｃ’の各断面の酸化膜厚を示した
図である。ここで、１はＳ ｚ０２膜、１ｏは溝の側面
、１１は溝の底面、Ｔｏｘ １は溝の底面および側面の
酸化膜厚、Ｔｏ！２は溝の底面と側面とが接する部分の
酸化膜厚、ＴＯ３Ｃ３は溝の底面と２つの側面とが接す
る部分の酸化膜厚、Ｔｏｘ ４は溝の側面と側面とが接
する部分の酸化膜厚を示す。
図である。ここで、１はＳ ｚ０２膜、１ｏは溝の側面
、１１は溝の底面、Ｔｏｘ １は溝の底面および側面の
酸化膜厚、Ｔｏ！２は溝の底面と側面とが接する部分の
酸化膜厚、ＴＯ３Ｃ３は溝の底面と２つの側面とが接す
る部分の酸化膜厚、Ｔｏｘ ４は溝の側面と側面とが接
する部分の酸化膜厚を示す。
ただし、溝の側面１０および溝の底面１１の面方位は、
本発明では（１００）面となる。
本発明では（１００）面となる。
本発明のさらに具体的な実施例を第２図（ａ） 、 （
ｂ） 。
ｂ） 。
（ｃ） 、 （ｄ） 、 （＠Ｉ） 、 （ｆ）に従っ
て説明する。第２図（ａ）に示すように、Ｐ型Ｓｔ基板
２上に分離用５１０２膜全例えば６００画程変形成した
後、Ｐ型Ｓｔ 基板２上にｓｉｏ 膜１２を例えば１
００ ｎｍ程度形成する。次に、溝形キャパシタを形成
する領域を除いてレジスト１３でおおう。このとき、溝
の側面１゜および溝の底面１１が（１００）面となるよ
うに。
て説明する。第２図（ａ）に示すように、Ｐ型Ｓｔ基板
２上に分離用５１０２膜全例えば６００画程変形成した
後、Ｐ型Ｓｔ 基板２上にｓｉｏ 膜１２を例えば１
００ ｎｍ程度形成する。次に、溝形キャパシタを形成
する領域を除いてレジスト１３でおおう。このとき、溝
の側面１゜および溝の底面１１が（１００）面となるよ
うに。
表面およびオリエンテーションフラットが（１００）面
のＰ型Ｓ五基板２を用い、第２図（ｂ）のようにレジス
トパターンを形成する。このレジスト１３をマスクとし
てＰ型Ｓ１ 基板２の表面の５ＩＯ２膜１２をエツチ
ングする。
のＰ型Ｓ五基板２を用い、第２図（ｂ）のようにレジス
トパターンを形成する。このレジスト１３をマスクとし
てＰ型Ｓ１ 基板２の表面の５ＩＯ２膜１２をエツチ
ングする。
次に第２図（Ｃ）に示すように、レジスト１３を除去し
た後、５ｌｏ２膜１２をマスクとしてｐＩＪｓｔ基板２
をエツチングし、溝を形成する。このとき。
た後、５ｌｏ２膜１２をマスクとしてｐＩＪｓｔ基板２
をエツチングし、溝を形成する。このとき。
溝の側面および底面は（１００）面、溝の底面と側面と
が接する部分および底面と２つの側面とが接する部分お
よび側面と側面とが接する部分は（１ｏＯ）面取外とな
るようにエツチングする。
が接する部分および底面と２つの側面とが接する部分お
よび側面と側面とが接する部分は（１ｏＯ）面取外とな
るようにエツチングする。
このエツチングは、容易でＲＩＥを行えば上記のような
溝を形成できる。そして、溝の側面および底面にＡｓ
を拡散し、Ｎ＋層３を形成する。
溝を形成できる。そして、溝の側面および底面にＡｓ
を拡散し、Ｎ＋層３を形成する。
次に第２図（ｄ）に示すように、キャパシタ形成部ヲ除
いてレジスト１３でおおい、これをマスクとして５１０
２膜１２を除去する。そして、 Ａｓ ｆイオン注入す
る。
いてレジスト１３でおおい、これをマスクとして５１０
２膜１２を除去する。そして、 Ａｓ ｆイオン注入す
る。
次に第２図（ｅ）に示すように、レジスト１３とＳ １
０２膜１２を除去した後、酸化速度の面方位依存性の大
きな条件へ例えば、８００℃〜９００℃の温度Ｈ２ｏを
Ｎ２ ｔ Ａｒあるいは０２で希釈した雰囲気で熱酸化
して、５ｉｏ２膜１を形成する。
０２膜１２を除去した後、酸化速度の面方位依存性の大
きな条件へ例えば、８００℃〜９００℃の温度Ｈ２ｏを
Ｎ２ ｔ Ａｒあるいは０２で希釈した雰囲気で熱酸化
して、５ｉｏ２膜１を形成する。
このとき、第１図（ロ）、 （Ｃ） 、 （ｄ）に示す
ように溝の底面と側面とが接する部分および底面と２つ
の側面とが接する部分および側面と側面とが接する部分
の酸化膜厚は、底面および側面の酸化膜厚よりも厚くな
る。
ように溝の底面と側面とが接する部分および底面と２つ
の側面とが接する部分および側面と側面とが接する部分
の酸化膜厚は、底面および側面の酸化膜厚よりも厚くな
る。
そして、りんをドープしたポリＳｉ膜８をＳ ｚ０２膜
１の上に形成する。
１の上に形成する。
次に第２図（ｆ）のように、ポリＳｉ膜６をエツチング
した後、ソース、ドレインを形成する。
した後、ソース、ドレインを形成する。
本実施例では基板にＰ型を用いたが、Ｎ型を用いてもよ
くそのときは不純物層は逆のＰ型となる。
くそのときは不純物層は逆のＰ型となる。
また、メモリセル構造も本実施例には限らず、縦型のト
ランジスタ構造でも、ＢＯＸ分離でもよい。
ランジスタ構造でも、ＢＯＸ分離でもよい。
発明の効果
以上のように本発明の製造方法によれば、キャパシタの
酸化膜耐圧が向上し、素子の信頼性が従来の方法による
ものに比べて著しく向上した。
酸化膜耐圧が向上し、素子の信頼性が従来の方法による
ものに比べて著しく向上した。
第１図（ａ）は本発明の一実施例方法におけるメモリセ
ルの溝形キャパシタの説明図、第１図（ｂ）は第１図（
ａ）のａ−＆’ 線断面図、第１図（ＣＩ）は第１図（
ａ）のｂ −ｂ’ 線断面図、第１図（ｄ）は第１図（
ａ）のａ −ａ’線断面図、第２図（ａ）〜（ｆ）は本
発明のさらに具体的な実施例方法を説明するための工程
図、第３図（ａ）は従来のメモリセルの溝形キャパシタ
の説明図、第３図（ｂ）は第３図（ａ）のａ −ａ’線
断面図、第３図（Ｃ）は第３図（−）のｂ −ｂ’線断
面図、第３図（ｄ）は第３図（４）のｃ−ａ’線断面図
、第４図は従来のメモリセルの断面図である。 １・・・・・・Ｓｉ０，２・・・・・・Ｐ型Ｓｔ基板Ｓ
３・・・・・・Ｎ層、４・・・・・・Ｐ＋層、６・・・
・・・ＣＶＤ −８ｔｏ２膜、６・・・・・・ポリＳｔ
膜、８・・・・・・Ａ／膜、９・・・・・・分離用Ｓ
ｚＯ２膜、１０・・・・・・溝の側面、１１・・・・・
・溝の底面、１２・・・・・・５ｉ０２膜、１３・・・
・・・レジスト、１４・・・・・・表面、１５・・・・
・・オリエンテーションフラット、Ｔｏｘｌ・・・・・
・溝の底面および側面の酸化膜厚、Ｔｏｘ ２・・・・
・・溝の底面と側面とが接する部分の酸化膜厚、Ｔｏｘ
３・・・・・・溝の底面と２つの側面とが接する部分
の酸化膜厚。 Ｔｏ！ ａ・・・・・・溝の側面と側面とが接する部分
の酸化膜厚。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２−
ｆ譬３ξ五法 Ｃｄ Ｊ≧ 泗
ルの溝形キャパシタの説明図、第１図（ｂ）は第１図（
ａ）のａ−＆’ 線断面図、第１図（ＣＩ）は第１図（
ａ）のｂ −ｂ’ 線断面図、第１図（ｄ）は第１図（
ａ）のａ −ａ’線断面図、第２図（ａ）〜（ｆ）は本
発明のさらに具体的な実施例方法を説明するための工程
図、第３図（ａ）は従来のメモリセルの溝形キャパシタ
の説明図、第３図（ｂ）は第３図（ａ）のａ −ａ’線
断面図、第３図（Ｃ）は第３図（−）のｂ −ｂ’線断
面図、第３図（ｄ）は第３図（４）のｃ−ａ’線断面図
、第４図は従来のメモリセルの断面図である。 １・・・・・・Ｓｉ０，２・・・・・・Ｐ型Ｓｔ基板Ｓ
３・・・・・・Ｎ層、４・・・・・・Ｐ＋層、６・・・
・・・ＣＶＤ −８ｔｏ２膜、６・・・・・・ポリＳｔ
膜、８・・・・・・Ａ／膜、９・・・・・・分離用Ｓ
ｚＯ２膜、１０・・・・・・溝の側面、１１・・・・・
・溝の底面、１２・・・・・・５ｉ０２膜、１３・・・
・・・レジスト、１４・・・・・・表面、１５・・・・
・・オリエンテーションフラット、Ｔｏｘｌ・・・・・
・溝の底面および側面の酸化膜厚、Ｔｏｘ ２・・・・
・・溝の底面と側面とが接する部分の酸化膜厚、Ｔｏｘ
３・・・・・・溝の底面と２つの側面とが接する部分
の酸化膜厚。 Ｔｏ！ ａ・・・・・・溝の側面と側面とが接する部分
の酸化膜厚。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２−
ｆ譬３ξ五法 Ｃｄ Ｊ≧ 泗
Claims (1)
- 底面および側面が（１００）面、底面と側面とが接す
る部分および側面と側面とが接する部分および底面と２
つの側面とが接する部分の面方位が（１００）面以外と
なるような溝を単結晶シリコンウェハに形成した後、薄
い熱酸化膜を形成する工程を含む半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030357A JPS63197365A (ja) | 1987-02-12 | 1987-02-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030357A JPS63197365A (ja) | 1987-02-12 | 1987-02-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63197365A true JPS63197365A (ja) | 1988-08-16 |
Family
ID=12301605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62030357A Pending JPS63197365A (ja) | 1987-02-12 | 1987-02-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197365A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4971926A (en) * | 1984-08-28 | 1990-11-20 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| EP1071129A2 (en) * | 1999-07-22 | 2001-01-24 | Infineon Technologies North America Corp. | Crystal-axis-aligned vertical side wall DRAM and process for manufacture thereof |
| WO2001099162A3 (en) * | 2000-06-21 | 2002-07-18 | Infineon Technologies Corp | Gate oxidation for vertical trench device |
-
1987
- 1987-02-12 JP JP62030357A patent/JPS63197365A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4971926A (en) * | 1984-08-28 | 1990-11-20 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| EP1071129A2 (en) * | 1999-07-22 | 2001-01-24 | Infineon Technologies North America Corp. | Crystal-axis-aligned vertical side wall DRAM and process for manufacture thereof |
| EP1071129A3 (en) * | 1999-07-22 | 2001-06-13 | Infineon Technologies North America Corp. | Crystal-axis-aligned vertical side wall DRAM and process for manufacture thereof |
| US6320215B1 (en) * | 1999-07-22 | 2001-11-20 | International Business Machines Corporation | Crystal-axis-aligned vertical side wall device |
| US6426251B2 (en) | 1999-07-22 | 2002-07-30 | International Business Machines Corporation | Process for manufacturing a crystal axis-aligned vertical side wall device |
| WO2001099162A3 (en) * | 2000-06-21 | 2002-07-18 | Infineon Technologies Corp | Gate oxidation for vertical trench device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6174785B1 (en) | Method of forming trench isolation region for semiconductor device | |
| JPH09148578A (ja) | トレンチｄｍｏｓトランジスタ及びその製造方法 | |
| JPH056977A (ja) | ダイナミツク型半導体記憶装置およびその製造方法 | |
| US5561314A (en) | Manufacture of semiconductor device with field oxide | |
| JP2000036536A (ja) | 半導体素子の素子隔離構造及びその隔離方法 | |
| JPS63197365A (ja) | 半導体装置の製造方法 | |
| JPH0817813A (ja) | 半導体装置の製造方法 | |
| JPH05251637A (ja) | 半導体装置およびその製造方法 | |
| JP2739965B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2996694B2 (ja) | 半導体スタックトｃｍｏｓ装置の製造方法 | |
| JPH0864810A (ja) | 縦型ｍｏｓ ｆｅｔの製造方法 | |
| JP2820465B2 (ja) | 半導体装置の製造方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JPS60105247A (ja) | 半導体装置の製造方法 | |
| JPS6342164A (ja) | 半導体集積回路装置の製造方法 | |
| JPS60161632A (ja) | 半導体装置及びその製造方法 | |
| KR0140734B1 (ko) | 반도체 소자의 제조방법 | |
| JPH0474477A (ja) | 不揮発性記憶装置およびその製造方法 | |
| JPH0558258B2 (ja) | ||
| JPS63116466A (ja) | 電荷結合デバイスの電極形成方法 | |
| JP2709200B2 (ja) | 半導体装置の製造方法 | |
| KR100200747B1 (ko) | 반도체장치의 소자분리방법 | |
| JPH0793367B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH03155166A (ja) | 薄膜半導体素子 | |
| JPH0969632A (ja) | 半導体装置の製造方法 |