JPS63116466A - 電荷結合デバイスの電極形成方法 - Google Patents
電荷結合デバイスの電極形成方法Info
- Publication number
- JPS63116466A JPS63116466A JP26197886A JP26197886A JPS63116466A JP S63116466 A JPS63116466 A JP S63116466A JP 26197886 A JP26197886 A JP 26197886A JP 26197886 A JP26197886 A JP 26197886A JP S63116466 A JPS63116466 A JP S63116466A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- poly
- polysilicon
- polysilicon layer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015572 biosynthetic process Effects 0.000 title 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 238000000059 patterning Methods 0.000 claims abstract 2
- 229920005591 polysilicon Polymers 0.000 claims description 33
- 239000010410 layer Substances 0.000 claims description 17
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 239000002356 single layer Substances 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 abstract description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 206010011732 Cyst Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 208000031513 cyst Diseases 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電荷結合デバイス（ＣＣＤ）の電極形成方法に
関し、更に詳述すれば、デ・々イスの高密度化によりＡ
ターン寸法が微小化された際に隣接電極間を好適に分離
できる転送電極の形成方法に関す、る。
関し、更に詳述すれば、デ・々イスの高密度化によりＡ
ターン寸法が微小化された際に隣接電極間を好適に分離
できる転送電極の形成方法に関す、る。
一般にＣＣＤ転送電極は、例えば第２図に図示するとお
り、酸化したポリシリコンが重ね合わされた多層構造か
ら成っている。
り、酸化したポリシリコンが重ね合わされた多層構造か
ら成っている。
このような多層構造の転送電極の製作において、例えば
リングラフイエ程フ使用するマスク・ノミターンの位置
合わせがずれると、１電極の１方の端部が隣接電極と離
れて所謂口はずれ構造を生じる。
リングラフイエ程フ使用するマスク・ノミターンの位置
合わせがずれると、１電極の１方の端部が隣接電極と離
れて所謂口はずれ構造を生じる。
従って、従来デバイスはマスクの重なり部分に合わせ余
裕を設け、電極間に例えば１μｍ程度の重なりを有して
いる。
裕を設け、電極間に例えば１μｍ程度の重なりを有して
いる。
しかし、このような重なりを有していたのフは、・ぞタ
ーン寸法を微小化してデバイスの高密度化を達成するこ
とは困難であった。
ーン寸法を微小化してデバイスの高密度化を達成するこ
とは困難であった。
高密度化に対応〒きるものとして、第３図に図示するよ
うな最終的に単層ポリシリコンから成る電極構造が考え
られた。このようなＮ、積構造では、従来の合わせ構造
の電極と同等の効果を有するために、隣接電極間が０．
２μｒＩＬ〜０．５μｍ程度の微小間隔で分離されなけ
ればならない。
うな最終的に単層ポリシリコンから成る電極構造が考え
られた。このようなＮ、積構造では、従来の合わせ構造
の電極と同等の効果を有するために、隣接電極間が０．
２μｒＩＬ〜０．５μｍ程度の微小間隔で分離されなけ
ればならない。
また、電極製作の最終工程において、ポリシリコンのエ
ツチングにより上記微小間隔に分離された電極相互間は
酸化膜が設けられて絶縁される。
ツチングにより上記微小間隔に分離された電極相互間は
酸化膜が設けられて絶縁される。
しかしながら、ＰＳＧ（Ｐｈｏｓｐｈｏ−３ｉｌｉｃａ
ｔｅ Ｇｌａｓｓ）酸化膜を上記微小間隔に埋め込む事
は難しく、突気の封入を生じたり、またポリシリコンの
微小間隔が機械強度や熱ひずみ等に弱いと云う欠陥を有
した。そのため、最終段で形成する・ぞツシペーション
膜に問題を生じ、クラック等の発生原因となった。
ｔｅ Ｇｌａｓｓ）酸化膜を上記微小間隔に埋め込む事
は難しく、突気の封入を生じたり、またポリシリコンの
微小間隔が機械強度や熱ひずみ等に弱いと云う欠陥を有
した。そのため、最終段で形成する・ぞツシペーション
膜に問題を生じ、クラック等の発生原因となった。
本発明の目的は、上記事情に基づいて行われたもので、
単層ポリシリコン構造の転送電極を微小間隔１形成し、
かつ前記間隔が好適に絶縁フきる電荷結合デバイスの電
極形成方法を提供することＫある。
単層ポリシリコン構造の転送電極を微小間隔１形成し、
かつ前記間隔が好適に絶縁フきる電荷結合デバイスの電
極形成方法を提供することＫある。
すなわち、本発明の上記目的は、電荷転送方向と交差す
る方向に沿りて単層ポリシリコン鳩からなる電極が複数
本配置される電荷結合デバイスの電極形成方法において
、半道体基板上にゲート酸化膜及びポリシリコン磨を順
次形成し、前記ポリシリコン層を所定間隔に／ぞターニ
ングして残ったポリシリコン層表面にポリ酸化膜を所定
厚に成長後、全域にフォトン・クストを塗布して少なく
ともポリシリコン層表面が露出する迄平坦化エツチング
を行い、フォトレジスト及びポリシリコン層を除去した
後、全域にポリシリコンをデポ・ジションし、ドーピン
グ後、醇化を行い、ポリ５ｉ間の絶縁が完成することを
特徴とする電荷結合デバイスの電極形成方法により達成
される。
る方向に沿りて単層ポリシリコン鳩からなる電極が複数
本配置される電荷結合デバイスの電極形成方法において
、半道体基板上にゲート酸化膜及びポリシリコン磨を順
次形成し、前記ポリシリコン層を所定間隔に／ぞターニ
ングして残ったポリシリコン層表面にポリ酸化膜を所定
厚に成長後、全域にフォトン・クストを塗布して少なく
ともポリシリコン層表面が露出する迄平坦化エツチング
を行い、フォトレジスト及びポリシリコン層を除去した
後、全域にポリシリコンをデポ・ジションし、ドーピン
グ後、醇化を行い、ポリ５ｉ間の絶縁が完成することを
特徴とする電荷結合デバイスの電極形成方法により達成
される。
以下、図面により本発明による電極形成方法の実施例を
詳細に説明する。
詳細に説明する。
第１図に示す１実施例は、（ａ）において、Ｐ形シリコ
ン結晶基破１０の表面に形成された図示しないＮ形チャ
ンネル不純物層の上に、ゲート酸化膜（Ｓｉ０２膜）１
を挾んでプリシリコン２がデポ・シションされている。
ン結晶基破１０の表面に形成された図示しないＮ形チャ
ンネル不純物層の上に、ゲート酸化膜（Ｓｉ０２膜）１
を挾んでプリシリコン２がデポ・シションされている。
前記ゲート酸化膜１は熱酸化により２５０Ｘ厚に形成さ
れる。また、前記ポリシリコン２はリンが添加されて導
電性を有し、２０００Ｘ厚↑ＣＶＤにより形成される。
れる。また、前記ポリシリコン２はリンが添加されて導
電性を有し、２０００Ｘ厚↑ＣＶＤにより形成される。
（ｂ）において、前記ポリシリコン２は所定間隔、例え
ば１セルが３μｍ幅となるようにし、をつ電荷転送方向
（図中、矢印〒示す方向）と交差する方向に沿って複数
本配列されるように／”ターニングされる。この／ξタ
ーニングは通常のリングラフィによって行われており、
ここでの説明は省略する。（Ｃ）において、前記ポリシ
リコン２０表面に、熱酸化法によってポリ酸化膜６を所
定の膜厚に成長させる。この膜厚は０．２／Ａｍ〜０．
５μｍに形成されており、ポリ酸化膜３の壁部は後述す
る分離された電極間の絶縁層になる。（ｄ）において、
全域に低粘度レジスト４を塗布して段差を埋めた後、反
応性イオンエツチング（ＲＩＥ）にて平坦化エツチング
を行う。この際、平坦化エツチングは、少なくともポリ
シリコン２上のひさし部に相当するポリ酸化膜３と共に
、ポリシリコン２０１部が除去されるまで行う。（ｅ）
において、前記低粘度し・クスト４を剥離し、更にポリ
シリコン２もエツチングして前記ポリ酸化膜３だゆの垂
直壁を形成する。、（ｆ）において、全域にポリシリコ
ン５を再度デポ、クシコンし、ドーピング後（ｇ）にお
いて、ポリシリコン５表面にポリ酸化膜３ａを成長させ
る。この時、図（ｆ）のポリＳｉ の上部を点線フ示
した線まで、酸化し、隣接するポリＳｉ電極の絶縁を完
成しても良いし、酸化工程の前に平坦化エツチングを行
う。
ば１セルが３μｍ幅となるようにし、をつ電荷転送方向
（図中、矢印〒示す方向）と交差する方向に沿って複数
本配列されるように／”ターニングされる。この／ξタ
ーニングは通常のリングラフィによって行われており、
ここでの説明は省略する。（Ｃ）において、前記ポリシ
リコン２０表面に、熱酸化法によってポリ酸化膜６を所
定の膜厚に成長させる。この膜厚は０．２／Ａｍ〜０．
５μｍに形成されており、ポリ酸化膜３の壁部は後述す
る分離された電極間の絶縁層になる。（ｄ）において、
全域に低粘度レジスト４を塗布して段差を埋めた後、反
応性イオンエツチング（ＲＩＥ）にて平坦化エツチング
を行う。この際、平坦化エツチングは、少なくともポリ
シリコン２上のひさし部に相当するポリ酸化膜３と共に
、ポリシリコン２０１部が除去されるまで行う。（ｅ）
において、前記低粘度し・クスト４を剥離し、更にポリ
シリコン２もエツチングして前記ポリ酸化膜３だゆの垂
直壁を形成する。、（ｆ）において、全域にポリシリコ
ン５を再度デポ、クシコンし、ドーピング後（ｇ）にお
いて、ポリシリコン５表面にポリ酸化膜３ａを成長させ
る。この時、図（ｆ）のポリＳｉ の上部を点線フ示
した線まで、酸化し、隣接するポリＳｉ電極の絶縁を完
成しても良いし、酸化工程の前に平坦化エツチングを行
う。
この平坦化エツチングは少なくとも前記ポリ酸化膜３の
垂直壁頂部が露出されるまで行う。
垂直壁頂部が露出されるまで行う。
以上記載したとおり、本発明の方法によれば、ポリシリ
コンが１層で、微／」・間隔のポリ酸化膜１公離された
電荷結合デバイスを製作費きる。また、最終工程に於て
、ポリシリコン及びポリ酸化膜表面が平坦に設けられて
いるため、Ａツシベーション膜を形成する場合、クラッ
ク等のトラブルヲ生じない。なお、本発明ではポリ酸化
膜だゆフ電極間が分離される。
コンが１層で、微／」・間隔のポリ酸化膜１公離された
電荷結合デバイスを製作費きる。また、最終工程に於て
、ポリシリコン及びポリ酸化膜表面が平坦に設けられて
いるため、Ａツシベーション膜を形成する場合、クラッ
ク等のトラブルヲ生じない。なお、本発明ではポリ酸化
膜だゆフ電極間が分離される。
第１図は、本発明の１実施例を説明するプロセス図、第
２図は、従来の積層ポリシリコン構造のＣＣＤ転送電極
を説明する断面図、第３図は、単層ポリシリコン構造を
説明する図である。 １・・・ゲート酸化膜、 ２，５・・・ポリシリコン
、３．６ａ・・・ポリ酸化膜、 ４・・・低粘度し・シ
スト、１０・・・Ｐ形シリコン結晶基板 （ほか６名） 第 ２ 図 第 ３ 図 第 １
２図は、従来の積層ポリシリコン構造のＣＣＤ転送電極
を説明する断面図、第３図は、単層ポリシリコン構造を
説明する図である。 １・・・ゲート酸化膜、 ２，５・・・ポリシリコン
、３．６ａ・・・ポリ酸化膜、 ４・・・低粘度し・シ
スト、１０・・・Ｐ形シリコン結晶基板 （ほか６名） 第 ２ 図 第 ３ 図 第 １
Claims (1)
- 電荷転送方向と交差する方向に沿つて単層ポリシリコン
層からなる電極が複数本配置される電荷結合デバイスの
電極形成方法において、半導体基板上にゲート酸化膜及
びポリシリコン層を順次形成し、前記ポリシリコン層を
所定間隔にパターニングして残つたポリシリコン層表面
及び側壁にポリ酸化膜を所定厚に成長後、全域にフォト
レジストを塗布して少なくともポリシリコン層表面が露
出する迄平坦化エッチングを行い、フォトレジスト及び
ポリシリコン層を除去した後、全域にポリシリコンを再
度デポジションし、ドーピング工程後酸化工程により、
ポリ５ｉの絶縁分離が完成するまで酸化を行うことを特
徴とする電荷結合デバイスの電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26197886A JPH0714052B2 (ja) | 1986-11-05 | 1986-11-05 | 電荷結合デバイスの電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26197886A JPH0714052B2 (ja) | 1986-11-05 | 1986-11-05 | 電荷結合デバイスの電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63116466A true JPS63116466A (ja) | 1988-05-20 |
| JPH0714052B2 JPH0714052B2 (ja) | 1995-02-15 |
Family
ID=17369301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26197886A Expired - Lifetime JPH0714052B2 (ja) | 1986-11-05 | 1986-11-05 | 電荷結合デバイスの電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714052B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5240873A (en) * | 1991-09-14 | 1993-08-31 | Gold Star Electronics | Method of making charge transfer device |
| US5516716A (en) * | 1994-12-02 | 1996-05-14 | Eastman Kodak Company | Method of making a charge coupled device with edge aligned implants and electrodes |
| US8301074B2 (en) | 2008-02-25 | 2012-10-30 | Konica Minolta Business Technologies, Inc. | Sheet conveying apparatus with auxiliary guide which accommodates conveyance mechanisms operating at different relative speeds |
-
1986
- 1986-11-05 JP JP26197886A patent/JPH0714052B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5240873A (en) * | 1991-09-14 | 1993-08-31 | Gold Star Electronics | Method of making charge transfer device |
| US5516716A (en) * | 1994-12-02 | 1996-05-14 | Eastman Kodak Company | Method of making a charge coupled device with edge aligned implants and electrodes |
| US8301074B2 (en) | 2008-02-25 | 2012-10-30 | Konica Minolta Business Technologies, Inc. | Sheet conveying apparatus with auxiliary guide which accommodates conveyance mechanisms operating at different relative speeds |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0714052B2 (ja) | 1995-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2804539B2 (ja) | 半導体装置およびその製造方法 | |
| JP2004128508A (ja) | 多重チャンネルを有するモストランジスター及びその製造方法 | |
| JP2843410B2 (ja) | Ｅｐｒｏｍセルアレイの製造方法 | |
| JP4420030B2 (ja) | 半導体装置の製造方法 | |
| JPS63116466A (ja) | 電荷結合デバイスの電極形成方法 | |
| JPH11354655A (ja) | 半導体装置の製造方法 | |
| JPH10125773A (ja) | 半導体装置の製造方法 | |
| JPH03263330A (ja) | 半導体装置 | |
| JPH08195436A (ja) | 半導体素子のコンタクトホール形成方法 | |
| JP2830215B2 (ja) | 電荷転送装置の製造方法 | |
| JPH0368170A (ja) | 薄膜半導体素子の製造方法 | |
| JPH0864810A (ja) | 縦型ｍｏｓ ｆｅｔの製造方法 | |
| JPS63197365A (ja) | 半導体装置の製造方法 | |
| JPS58171864A (ja) | 半導体装置 | |
| JP2820465B2 (ja) | 半導体装置の製造方法 | |
| JP2767104B2 (ja) | 半導体装置の製造方法 | |
| JPH0687481B2 (ja) | アイソレ−シヨンの製造方法 | |
| JPH079985B2 (ja) | 電荷結合デバイスの電極形成方法 | |
| JPH0332232B2 (ja) | ||
| JP2870134B2 (ja) | 半導体装置の製法 | |
| JPH01214064A (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| JPH08298286A (ja) | 半導体装置の製造方法 | |
| JPS6260238A (ja) | 半導体装置及びその製造方法 | |
| JPH01162358A (ja) | 積層構造ｍｉｓ型半導体装置形成方法 | |
| JPH03175676A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |