JPH0332232B2 - - Google Patents
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- JPH0332232B2 JPH0332232B2 JP57052774A JP5277482A JPH0332232B2 JP H0332232 B2 JPH0332232 B2 JP H0332232B2 JP 57052774 A JP57052774 A JP 57052774A JP 5277482 A JP5277482 A JP 5277482A JP H0332232 B2 JPH0332232 B2 JP H0332232B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置、特にサフアイア基板上に
シリコン膜をヘテロ成長し該シリコン膜を用いた
半導体装置の改良に関するものである。
シリコン膜をヘテロ成長し該シリコン膜を用いた
半導体装置の改良に関するものである。
(b) 技術の背景
サフアイア基板上にシリコン膜をヘテロエピタ
キシヤル成長させ、該シリコン膜中にＮ型または
Ｐ型の不純物を導入して該サフアイア基板上に
MOS型の半導体装置を形成したSOS型トランジ
スタは基板がサフアイアの絶縁体で形成されてい
るので素子間を結合する配線の浮遊容量が少ない
ので広く用いられている。
キシヤル成長させ、該シリコン膜中にＮ型または
Ｐ型の不純物を導入して該サフアイア基板上に
MOS型の半導体装置を形成したSOS型トランジ
スタは基板がサフアイアの絶縁体で形成されてい
るので素子間を結合する配線の浮遊容量が少ない
ので広く用いられている。
(c) 従来技術と問題点
このようにシリコン膜中に半導体素子形成用不
純物を導入して半導体素子をサフアイア基板上に
多数形成した従来の構造の半導体装置の平面図を
第１図にその従来の製造方法を第２図より第５図
までを用いて説明する。
純物を導入して半導体素子をサフアイア基板上に
多数形成した従来の構造の半導体装置の平面図を
第１図にその従来の製造方法を第２図より第５図
までを用いて説明する。
まず第１図に示すようにサフアイア基板上には
シリコン膜２がヘテロエピタキシヤル成長法によ
り形成され、このSi膜の一部が酸化されて形成さ
れた枠状のSiO2膜３の内部の島状のSi膜２Ａの
内部に半導体素子形成用不純物が導入され、その
部分にMOS型のトランジスタ等の半導体素子が
形成されるようになつている。
シリコン膜２がヘテロエピタキシヤル成長法によ
り形成され、このSi膜の一部が酸化されて形成さ
れた枠状のSiO2膜３の内部の島状のSi膜２Ａの
内部に半導体素子形成用不純物が導入され、その
部分にMOS型のトランジスタ等の半導体素子が
形成されるようになつている。
このような半導体装置を製造するには、まず第
２図に示すようにサフアイア基板１上にCVD法
によつてSi膜を形成後その上に窒化Si（Si3N4）膜
を形成して、更にその上にホトレジスト膜を塗布
後該ホトレジスト膜をフオトリソグラフイ法によ
つて所定のパターンに形成する。その後該ホトレ
ジスト膜をマスクとしてりん酸（H3PO4）を用
いてSi3N4膜を所定パターンに成形後該Si3N4膜
をマスクとして四弗化炭素（CF4）ガスを用いて
プラズマエツチング法によりSi膜を所定のパター
ンに形成する。図で２Ｂはこのようにして形成さ
れたSi膜で、４はパターニングされたSi3N4膜を
示す。
２図に示すようにサフアイア基板１上にCVD法
によつてSi膜を形成後その上に窒化Si（Si3N4）膜
を形成して、更にその上にホトレジスト膜を塗布
後該ホトレジスト膜をフオトリソグラフイ法によ
つて所定のパターンに形成する。その後該ホトレ
ジスト膜をマスクとしてりん酸（H3PO4）を用
いてSi3N4膜を所定パターンに成形後該Si3N4膜
をマスクとして四弗化炭素（CF4）ガスを用いて
プラズマエツチング法によりSi膜を所定のパター
ンに形成する。図で２Ｂはこのようにして形成さ
れたSi膜で、４はパターニングされたSi3N4膜を
示す。
次いで第３図に示すようにSi3N4膜４をマスク
として該基板を加熱してSi膜２Ｂの周囲にSiO2
膜３を熱酸化によつて形成する。
として該基板を加熱してSi膜２Ｂの周囲にSiO2
膜３を熱酸化によつて形成する。
その後Si3N4膜４をH3PO4でエツチングして除
去し、その後Si膜２ＢをCF4を反応ガスとしてプ
ラズマエツチングして除去し第４図に示すように
所定のパターンのSiO2膜３が基板１上に形成さ
れた状態にする。
去し、その後Si膜２ＢをCF4を反応ガスとしてプ
ラズマエツチングして除去し第４図に示すように
所定のパターンのSiO2膜３が基板１上に形成さ
れた状態にする。
次に第５図に示すようにSiO2膜３で画定され
た領域内へSi膜２を埋設するようにCVD法によ
つて形成する。この時、サフアイア上にはSiが成
長するが、幅の狭いSiO2膜３の上にはSiが成長
しないので平坦な状態となる。そしてこの枠状の
SiO2膜３で画定された領域内へ半導体素子を形
成するようにしていた。
た領域内へSi膜２を埋設するようにCVD法によ
つて形成する。この時、サフアイア上にはSiが成
長するが、幅の狭いSiO2膜３の上にはSiが成長
しないので平坦な状態となる。そしてこの枠状の
SiO2膜３で画定された領域内へ半導体素子を形
成するようにしていた。
しかしこのような状態においては素子間分離用
のSiO2膜３の巾寸法が非常に狭いため、例えば
素子を形成した基板の周辺部のボンデイングパツ
ド形成領域や配線領域で必要となる大面積のフイ
ールド領域が容易に形成できないといつた欠点が
ある。
のSiO2膜３の巾寸法が非常に狭いため、例えば
素子を形成した基板の周辺部のボンデイングパツ
ド形成領域や配線領域で必要となる大面積のフイ
ールド領域が容易に形成できないといつた欠点が
ある。
ところで一般にサフアイア等の絶縁物上にエピ
タキシヤル成長させた大面積のSi層の表面に酸化
膜をつけて、フイールド領域とした場合にはその
上に形成した素子間を接続するAlの配線膜とSi
層の間に大きい配線容量が発生し、そのため形成
される素子の特性が劣化する欠点を生じていた。
タキシヤル成長させた大面積のSi層の表面に酸化
膜をつけて、フイールド領域とした場合にはその
上に形成した素子間を接続するAlの配線膜とSi
層の間に大きい配線容量が発生し、そのため形成
される素子の特性が劣化する欠点を生じていた。
(d) 発明の目的
本発明は上述した欠点を除去し、幅の狭いアイ
ソレーシヨン領域とSi酸化膜上に形成される配線
の配線容量が小さくかつ大面積のフイールド領域
を兼ね備えて形成され、パターンの設計の自由度
を増大せしめた半導体装置の提供を目的とするも
のである。
ソレーシヨン領域とSi酸化膜上に形成される配線
の配線容量が小さくかつ大面積のフイールド領域
を兼ね備えて形成され、パターンの設計の自由度
を増大せしめた半導体装置の提供を目的とするも
のである。
(e) 発明の構成
かかる目的を達成するための本発明の半導体装
置はサフアイア基板上に素子形成用の活性領域と
素子間分離用のフイールド領域を有し、前記活性
領域は、前記基板上に形成され、導電性を有する
不純物が導入されたシリコン膜からなり、前記フ
イールド領域は、前記基板上に形成され、互いに
電気的に独立で、且つそれぞれノンドープの複数
のシリコン島状領域と、前記複数のシリコン島状
領域の間及びその上に形成された絶縁膜と、前記
絶縁膜上に設けられた配線層からなることを特徴
とする。
置はサフアイア基板上に素子形成用の活性領域と
素子間分離用のフイールド領域を有し、前記活性
領域は、前記基板上に形成され、導電性を有する
不純物が導入されたシリコン膜からなり、前記フ
イールド領域は、前記基板上に形成され、互いに
電気的に独立で、且つそれぞれノンドープの複数
のシリコン島状領域と、前記複数のシリコン島状
領域の間及びその上に形成された絶縁膜と、前記
絶縁膜上に設けられた配線層からなることを特徴
とする。
(f) 発明の実施例
以下図面を用いて本発明の半導体装置の一実施
例につき詳細に説明する。第６図ａ，ｂは本発明
の半導体装置の平面図及び断面図で第７図より第
１５図までは該半導体装置の製造方法を示す断面
図である。
例につき詳細に説明する。第６図ａ，ｂは本発明
の半導体装置の平面図及び断面図で第７図より第
１５図までは該半導体装置の製造方法を示す断面
図である。
まず第６図ｂのＤ−D′ラインでの切断面を第
６図ａに平面図で示すように、本発明の半導体装
置は、サフアイア基板上に素子形成用の活性領域
Ａと素子間分離用のフイールド領域Ｂを有してお
り、第６図ａのＣ−C′ラインでの切断面を第６図
ｂに断面図で示すように、前記活性領域Ａは、前
記基板上に形成され、導電性を有する不純物が導
入されたシリコン膜からなり、前記フイールド領
域Ｂは、前記基板上に形成され、互いに電気的に
独立で、且つそれぞれノンドープの複数のシリコ
ン島状領域と、前記複数のシリコン島状領域の間
及びその上に形成された絶縁膜と、前記絶縁膜上
に設けられた配線層からなつている。即ち、第６
図ｂに示すようにサフアイア基板１１上にシリコ
ン膜１２がCVD法によつてヘテロエピタキシヤ
ル成長され該シリコン膜にＮ型の不純物のAs原
子等が導入されてMOS型半導体装置のソース領
域１３およびドレイン領域１４が形成されてい
る。一方、該ソース領域１３およびドレイン領域
１４上にはゲートSiO2膜１５を介してポリシリ
コンをパターニングしたゲート電極１６が形成さ
れている。ここで、配線をその上に形成するため
のフイールド領域が前述のサフアイア基板上に形
成した不純物を添加しない比抵抗100Ωcm以上の
シリコン膜１２Ａ，１２Ｂ，１２Ｃ，１２Ｄを島
状に包含した絶縁用SiO2膜１７によつて形成さ
れている。このように高抵抗の不純物の導入され
ていないシリコン膜１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄを形成することで該シリコン膜１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄ上にPSG膜１８を介して形
成され素子間を接続するAlの配線膜１９と基板
間の浮遊容量が各々のシリコン膜１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄによつて分離され、この分断
されたSi膜において１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄにより基板とAl配線膜との浮遊容量が分断
される。そしてあたかもそれらの分断された浮遊
容量が直列に結合した状態になるため全体として
の絶縁分離帯上のAl配線膜と基板間の容量が低
下することになる。
６図ａに平面図で示すように、本発明の半導体装
置は、サフアイア基板上に素子形成用の活性領域
Ａと素子間分離用のフイールド領域Ｂを有してお
り、第６図ａのＣ−C′ラインでの切断面を第６図
ｂに断面図で示すように、前記活性領域Ａは、前
記基板上に形成され、導電性を有する不純物が導
入されたシリコン膜からなり、前記フイールド領
域Ｂは、前記基板上に形成され、互いに電気的に
独立で、且つそれぞれノンドープの複数のシリコ
ン島状領域と、前記複数のシリコン島状領域の間
及びその上に形成された絶縁膜と、前記絶縁膜上
に設けられた配線層からなつている。即ち、第６
図ｂに示すようにサフアイア基板１１上にシリコ
ン膜１２がCVD法によつてヘテロエピタキシヤ
ル成長され該シリコン膜にＮ型の不純物のAs原
子等が導入されてMOS型半導体装置のソース領
域１３およびドレイン領域１４が形成されてい
る。一方、該ソース領域１３およびドレイン領域
１４上にはゲートSiO2膜１５を介してポリシリ
コンをパターニングしたゲート電極１６が形成さ
れている。ここで、配線をその上に形成するため
のフイールド領域が前述のサフアイア基板上に形
成した不純物を添加しない比抵抗100Ωcm以上の
シリコン膜１２Ａ，１２Ｂ，１２Ｃ，１２Ｄを島
状に包含した絶縁用SiO2膜１７によつて形成さ
れている。このように高抵抗の不純物の導入され
ていないシリコン膜１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄを形成することで該シリコン膜１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄ上にPSG膜１８を介して形
成され素子間を接続するAlの配線膜１９と基板
間の浮遊容量が各々のシリコン膜１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄによつて分離され、この分断
されたSi膜において１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄにより基板とAl配線膜との浮遊容量が分断
される。そしてあたかもそれらの分断された浮遊
容量が直列に結合した状態になるため全体として
の絶縁分離帯上のAl配線膜と基板間の容量が低
下することになる。
またこのように素子間分離用絶縁膜１７の内部
に不純物を添加していない高抵抗のSi膜１２Ａ，
１２Ｂ，１２Ｃ，１２Ｄを島状に配列することで
素子間分離用のSiO2膜が好みの寸法に大面積で
自由な寸法で容易に得られパターン設計の自由度
が大巾に向上する。
に不純物を添加していない高抵抗のSi膜１２Ａ，
１２Ｂ，１２Ｃ，１２Ｄを島状に配列することで
素子間分離用のSiO2膜が好みの寸法に大面積で
自由な寸法で容易に得られパターン設計の自由度
が大巾に向上する。
このような半導体装置を形成する方法について
述べるとまず第７図に示すようにサフアイア基板
１１上にSi膜１２を厚さ0.6μmでCVD法によつて
形成しその上にSi3N4膜２０をCVD法により形成
する。
述べるとまず第７図に示すようにサフアイア基板
１１上にSi膜１２を厚さ0.6μmでCVD法によつて
形成しその上にSi3N4膜２０をCVD法により形成
する。
次に該基板上にホトレジスト膜を塗布後、該ホ
トレジスト膜を所定のパターンにホトリソグラフ
イ法で形成したのち、該パターニングせるレジス
ト膜をマスクとして下部のSi3N4膜を所定のパタ
ーンにH3PO4にてエツチングして形成し、その
後第８図のように該パターニングせるSi3N4膜２
０Ａをマスクとして下部のSi膜１２を所定のパタ
ーンにプラズマエツチングにより形成する。図で
１２Ｅ，１２Ｆ，１２Ｇ，１２Ｈはこのようにし
て形成されたSi膜である。
トレジスト膜を所定のパターンにホトリソグラフ
イ法で形成したのち、該パターニングせるレジス
ト膜をマスクとして下部のSi3N4膜を所定のパタ
ーンにH3PO4にてエツチングして形成し、その
後第８図のように該パターニングせるSi3N4膜２
０Ａをマスクとして下部のSi膜１２を所定のパタ
ーンにプラズマエツチングにより形成する。図で
１２Ｅ，１２Ｆ，１２Ｇ，１２Ｈはこのようにし
て形成されたSi膜である。
その後該基板を加熱してSi3N4膜２０Ａをマス
クとし第９図のようにSi膜１２Ｅ，１２Ｆ，１２
Ｇ，１２Ｈの周辺部に熱酸化によりSiO2膜２１
を形成する。次いでCF4ガスを反応ガスとしたプ
ラズマエツチング法によりSi3N4２０Ａを除去し
てからSi膜１２Ｅ，１２Ｆ，１２Ｇ，１２Ｈをや
はりCF4ガスを反応ガスとしたプラズマエツチン
グ法あるいはフツ酸と硝酸の混液にて除去する。
クとし第９図のようにSi膜１２Ｅ，１２Ｆ，１２
Ｇ，１２Ｈの周辺部に熱酸化によりSiO2膜２１
を形成する。次いでCF4ガスを反応ガスとしたプ
ラズマエツチング法によりSi3N4２０Ａを除去し
てからSi膜１２Ｅ，１２Ｆ，１２Ｇ，１２Ｈをや
はりCF4ガスを反応ガスとしたプラズマエツチン
グ法あるいはフツ酸と硝酸の混液にて除去する。
第１０図はこのようにして形成されたSiO2膜
２１がサフアイア基板１１上に所定のパターンで
形成されている状態を示す。
２１がサフアイア基板１１上に所定のパターンで
形成されている状態を示す。
次いで第１１図に示すようにサフアイア基板上
に所定のパターンで形成されているSiO2膜で画
定された領域内にSi膜をCVD法で埋設するよう
にして形成する。このとき、SiはSiO2膜２１の
上には成長しないので第１１図のような平坦な構
造となるので２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ，
２２Ｅ，２２Ｆはこのようにして形成されたSi膜
である。
に所定のパターンで形成されているSiO2膜で画
定された領域内にSi膜をCVD法で埋設するよう
にして形成する。このとき、SiはSiO2膜２１の
上には成長しないので第１１図のような平坦な構
造となるので２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ，
２２Ｅ，２２Ｆはこのようにして形成されたSi膜
である。
その後第１２図に示すように該基板の表面を酸
化して、基板表面の全体に亘つてSiO2膜２３を
均一に形成する。
化して、基板表面の全体に亘つてSiO2膜２３を
均一に形成する。
その後第１３図に示すようにCVD法によつて
MOS型トランジスタのゲート電極となるポリSi
膜２４を基板上に形成したのち、その上にホトレ
ジスト膜を塗布後、該ホトレジスト膜をホトリソ
グラフイ法、プラズマエツチング法によつて所定
のパターンに形成する図で２５はこのようにして
形成されたホトレジスト膜である。その後ホトレ
ジスト膜２５をマスクとしてプラズマエツチング
によりSi膜２４をエツチングして第１４図に示す
ポリゲート電極２４Ａを形成する。
MOS型トランジスタのゲート電極となるポリSi
膜２４を基板上に形成したのち、その上にホトレ
ジスト膜を塗布後、該ホトレジスト膜をホトリソ
グラフイ法、プラズマエツチング法によつて所定
のパターンに形成する図で２５はこのようにして
形成されたホトレジスト膜である。その後ホトレ
ジスト膜２５をマスクとしてプラズマエツチング
によりSi膜２４をエツチングして第１４図に示す
ポリゲート電極２４Ａを形成する。
次いで第１４図に示すようにホトレジスト膜を
基板上に塗布後、ホトリソグラフイ法、プラズマ
エツチング法で所定パターンに形成し図の２６の
ようにパターニングしたレジスト膜を形成後、該
レジスト膜２６、および前述のゲート電極２４Ａ
をマスクとして基板上にAs原子を矢印のように
イオン注入してソース領域２７、およびドレイン
領域２８を形成する。
基板上に塗布後、ホトリソグラフイ法、プラズマ
エツチング法で所定パターンに形成し図の２６の
ようにパターニングしたレジスト膜を形成後、該
レジスト膜２６、および前述のゲート電極２４Ａ
をマスクとして基板上にAs原子を矢印のように
イオン注入してソース領域２７、およびドレイン
領域２８を形成する。
次いで第１５図に示すように基板上にPSG膜
２９をCVD法によつて形成したのち、形成され
るMOSトランジスタのソース領域２７、ドレイ
ン領域２８と接続をとるための接続用孔３０をホ
トリソグラフイ法、プラズマエツチング法を用い
て開孔して形成する。
２９をCVD法によつて形成したのち、形成され
るMOSトランジスタのソース領域２７、ドレイ
ン領域２８と接続をとるための接続用孔３０をホ
トリソグラフイ法、プラズマエツチング法を用い
て開孔して形成する。
その後図示しないが基板にAlの配線膜を蒸着
によつて形成したのち、該Alの配線膜をホトリ
ソグラフイ法およびプラズマエツチング法にて所
定のパターンに形成して第６図に示したような半
導体装置を完成する。
によつて形成したのち、該Alの配線膜をホトリ
ソグラフイ法およびプラズマエツチング法にて所
定のパターンに形成して第６図に示したような半
導体装置を完成する。
(g) 発明の効果
以上述べたように本発明の半導体装置によれば
素子間分離用の配線膜が所定の寸法で容易に形成
され素子形成のパターンの設計の自由度が向上し
また該配線膜を形成することで基板上に形成され
る半導体装置の浮遊容量が減少し高信頼度の半導
体装置が得られる利点を生じる。
素子間分離用の配線膜が所定の寸法で容易に形成
され素子形成のパターンの設計の自由度が向上し
また該配線膜を形成することで基板上に形成され
る半導体装置の浮遊容量が減少し高信頼度の半導
体装置が得られる利点を生じる。
第１図は従来の半導体装置の平面図、第２図よ
り第５図までは従来の半導体装置の製造工程を示
す図、第６図ａ及びｂは本発明の半導体装置の平
面図及び断面図、第７図より第１５図までは本発
明の半導体装置の製造工程を示す断面図である。 図において、Ａは活性領域、Ｂは素子分離領
域、１，１１はサフアイア基板、２，２Ａ，２
Ｂ，１２，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１
２Ｅ，１２Ｆ，１２Ｇ，１２Ｈ，２２Ａ，２２
Ｂ，２２Ｃ，２２Ｄ，２２Ｅ，２２Ｆ，２４はシ
リコン膜、３，１５，１７，２１，２３はSiO2
膜、４，２０，２０ＡはSi3N4膜、１３，２７は
ソース領域、１４，２８はドレイン領域、１６，
２４Ａはゲート電極、１８，２９はPSG膜、１
９はAl配線膜、２５，２６はホトレジスト膜。
り第５図までは従来の半導体装置の製造工程を示
す図、第６図ａ及びｂは本発明の半導体装置の平
面図及び断面図、第７図より第１５図までは本発
明の半導体装置の製造工程を示す断面図である。 図において、Ａは活性領域、Ｂは素子分離領
域、１，１１はサフアイア基板、２，２Ａ，２
Ｂ，１２，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１
２Ｅ，１２Ｆ，１２Ｇ，１２Ｈ，２２Ａ，２２
Ｂ，２２Ｃ，２２Ｄ，２２Ｅ，２２Ｆ，２４はシ
リコン膜、３，１５，１７，２１，２３はSiO2
膜、４，２０，２０ＡはSi3N4膜、１３，２７は
ソース領域、１４，２８はドレイン領域、１６，
２４Ａはゲート電極、１８，２９はPSG膜、１
９はAl配線膜、２５，２６はホトレジスト膜。
Claims (1)
- 【特許請求の範囲】 １ サフアイア基板上に素子形成用の活性領域と
素子間分離用のフイールド領域を有し、 前記活性領域は、前記基板上に形成され、導電
性を有する不純物が導入されたシリコン膜からな
り、 前記フイールド領域は、前記基板上に形成さ
れ、互いに電気的に独立で、且つそれぞれノンド
ープの複数のシリコン島状領域と、前記複数のシ
リコン島状領域の間及びその上に形成された絶縁
膜と、前記絶縁膜上に設けられた配線層からなる
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5277482A JPS58169964A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5277482A JPS58169964A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169964A JPS58169964A (ja) | 1983-10-06 |
| JPH0332232B2 true JPH0332232B2 (ja) | 1991-05-10 |
Family
ID=12924205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5277482A Granted JPS58169964A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169964A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61204962A (ja) * | 1985-03-08 | 1986-09-11 | Seiko Instr & Electronics Ltd | Ｃｍｏｓの製造方法 |
| JPH02308553A (ja) * | 1989-05-23 | 1990-12-21 | Fujitsu Ltd | Ｓｏｉ型半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153343A (en) * | 1979-05-18 | 1980-11-29 | Fujitsu Ltd | Semiconductor device and its manufacture |
| JPS5742143A (en) * | 1980-08-28 | 1982-03-09 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1982
- 1982-03-30 JP JP5277482A patent/JPS58169964A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153343A (en) * | 1979-05-18 | 1980-11-29 | Fujitsu Ltd | Semiconductor device and its manufacture |
| JPS5742143A (en) * | 1980-08-28 | 1982-03-09 | Fujitsu Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169964A (ja) | 1983-10-06 |
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