JPH02308553A - Ｓｏｉ型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ Ｓ　０１　　（５ｅｌｉｃｏｎｄｕｃｔｏｒ　ｏｎ　１
ｎｓｕｌａｔｏｒ絶縁体上の半導体）型半導体装置に関
し、 配線に付随する寄生容量を削減することのできるＳＯＩ
型半導体装置を提供することを目的とし、導電性を有す
る基板上に絶縁膜を形成し、その上に半導体層が形成さ
れてなるＳＯＩ型半導体装置において、活性素子を有す
る領域と活性素子を有さず配線のみを有するフィールド
領域との両方に前記半導体層を貫通する絶縁分離溝が設
けられ、該フィールド領・域が該絶縁分離溝にて細分化
されていることを特゛徴とするように構成する。

〔産業上の利用分野］ 本発明は半導体装置に関し、特に５ｏｌ（ｓｅｌｌｉｃ
ｏｎｄｕｃｔｏｒ　ｏｎ　１ｎｓｕｌａｔｏｒ絶縁体上
の半導体》型牛導体装置に関する。

絶縁膜上に形成された半導体層に半導体デバイスを形成
するＳＯＩ型半導体装置は、絶縁膜の存在により、寄生
容量が低減することが期待される。

［従来の技術］ 従来のＳＯＩ技術は、たとえばウェーハに酸化膜を成長
し、２枚のウェーハーの酸化膜どうしを接着することに
よって、酸化膜上のシリコン基板を形成し、一方の素子
形成用シリコン基板を必要な厚さまで薄く研磨して形成
しな。

このように作成した絶縁膜上の半導体層にバイポーラト
ランジスタやＭＯＳトランジスタを作成する。これらの
トランジスタ等の半導体素子の周囲は、必要に応じて絶
縁膜分離等で分離する。たとえば、半導体層をエツチン
グで溝状に除去し、ＣＶＤ酸化膜を堆積し、さらに残り
の空間を多結晶シリコンで埋め込む技術等が利用されて
いる。

素子が形成される半導体層の下には絶縁膜が存在するの
で、周囲を絶縁分離した半導体素子領域はその寄生容量
が極めて小さくなる。半導体チップ内活性領域とフィー
ルド（配線チャネル）領域とを形成し、活性領域にはト
ランジスタ等の各種半導体素子を形成し、フィールド領
域にはその上に絶縁膜を形成した後、さらにその上に配
線層を形成する。

第２図（Ａ）〜（Ｃ）に従来技術によるＳＯＩ型半導体
装置の例を示す。

第２図（Ａ＞が平面図を示し、第２図（Ｂ）か断面図を
示す。

ＳＯＩ型半導体装置は、第２図（Ｂ）に示すように、導
電性を有するシリコン基板等の基板１４の上に酸化膜１
５を形成し、その上に半導体層１６を形成している。酸
化膜１５は、たとえば基板１４上の熱酸化膜と半導体層
１６上の熱酸化膜を張り合わせなしので作成できる。半
導体層１６には、第２図（Ａ）に示すように、複数のト
ランジスタ領域１１が画定され、その周囲を絶縁分離溝
１３が囲んでいる。これらトランジスタ領域と１１を含
む活性領域ＡＩ　、Ａ２の間に、配線を配置するフィー
ルド領域Ｂ１が画定される。フィールド領域Ｂ１上には
複数の配線が配置される（第２図（Ａ）には図示せず）
、第２図（Ｂ）には１つの配線１８のみを例示しな、す
なわち、半導体層１６の上に絶縁層１７があり、その上
に配線１８を形成している。絶縁層１７は、たとえば酸
化膜であり、配線１８はたとえばアルミニウムである。

［発明が解決しようとする課！！］ 以上述べたように、従来のＳＯＩ型半導体装置によれば
、トランジスタ等の素子を作る領域は、周囲から絶縁分
離されることによってその寄生容量を極めて小さくして
いる。しかしながら、フィールド領域は特になんの対策
も講じられていない。

フィールド領域の広い半導体層１２の上に絶縁層１７を
介して配線１８が形成されている。このような構造によ
ると、配線１８に関して言えば、ＳＯＩ型構造であるこ
とによって期待される寄生容量の低減が余り望めない。

本発明の目的は、配線に付随する寄生容量を削減するこ
とのできるＳＯＩ型半導体装置を提供することである。

本発明の池の目的は、特に工程数を増加することなく製
造でき、配線の寄生容量を削減できるＳＯｆ型半導体装
置を提供することである。

［課題を解決するための手段］ 上記課題は、従来大面積のまま放置されていたフィール
ド領域の半導体層１２を、絶縁分離溝により細分化する
ことで解決される。

第１図（Ａ）、（Ｂ）を参照して説明すれば、トランジ
スタ等を作成する素子領域１を含む活性領域Ａ１、Ａ２
の間にフィールド領域Ｂ１が配置されている場合、この
フィールド領域Ｂ１の半導体層１２を半導体層６を貫通
する絶縁分離溝３ｂで分割して、細かい領域２の集まり
にする。

［作用］ まず、第２図（Ａ）、（Ｂ）に示す従来例の場合には、
配線１８に付随する寄生容量は、第２図（Ｃ）に示すよ
うになる。すなわち、配線１８とその下の半導体層１２
との間の容量Ｃ１は、主として配線１８の面積と絶縁層
１７の厚さ等によって決まる一定の値を持つ、この半導
体層１２と基板１４の間の寄生容量Ｃ３は半導体領域１
２の広い面積と、酸化膜１５の厚さ等によって決定され
る大きなものとなる。配線１８に付随する寄生容量は、
容量Ｃ１と容量Ｃ３との直列接続による合成容量Ｃ４に
なるので、合成容量Ｃ４は、Ｃ４＝ＣＩ　　・Ｃ３／　
（ＣＩ　＋Ｃ３）となる、ここで広い半導体層１２に起
因してＣ３か０１より非常に大きい（Ｃ１＜＜Ｃ３）と
、ＣＩ　＋Ｃ３＃Ｃ３となり、Ｃ４の値はほぼＣ１と等
しくなる。すなわち、配線１８を１層の絶縁膜１７を介
して基板（１６に相当）上に直接設けた場合と変らす、
絶縁膜１５の存在によるメリットかない。

第１図（Ａ）、（Ｂ）に示すように、配線８の下の半導
体層１２を小さな領域２に細分化した場合の容量は第１
図（Ｃ）に示すようになる。配線８とその下の半導体層
６の間の容量Ｃ１°は、主として配線８の面積と絶縁膜
７の厚さ等によって決まる。配線８に関して、半導体層
６とその下の基板４の間の寄生容量は、配線８に関係す
る細分化された半導体層領域２とその下の基板４との間
の容量となるので、第２図（Ａ）、（Ｂ）に示した広い
半導体層の場合と較べると、細分化に応じた小さな容量
Ｃ２となる。すなわち、Ｃ２はＣ３と較べて極めて小さ
くすることが容易である。配線８に付随する合成容量Ｃ
Ｏは Ｃｏ　＝Ｃ１°・Ｃ２／　（Ｃ１′十〇２　）となる、
ここでＣ２はＣ１’と同程度ないしはより小さなものと
できる。

たとえばＣ２がＣ１°と同程度である場合には、Ｃｏ　
＝Ｃ１°／２ となる。

Ｃ２＜＜Ｃ１°の場合は、 Ｃｏ　：Ｃ２ となる。

このようにして、配線に付随する寄生容量を削減するこ
とができる。

［実施例］ 第１図（Ａ）〜（Ｄ）は本発明の実施例によるｓｏｒ型
半導体装置を示す、第１図（Ａ）、（Ｂ）において、ｓ
ｏｒ型半導体装置はシリコン等の基板４の上にシリコン
酸化膜等の絶縁膜５を形成し、その上にシリコン等の半
導体層６を形成し、さらに酸化膜等の絶縁膜７を形成し
、絶縁膜７上に配線８を形成している。半導体層６には
、第１図（Ａ）に示すように、素子を有する活性領域Ａ
１、Ａ２と素子を有しないフィールド領域８１等が画定
されている。活性領域ＡＩ　、Ａ２にはトランジスタ等
を形成する素子領域１が画定され、その周囲は絶縁分離
溝３ａで囲まれている。

フィールド領域Ｂ１の半導体層１２は、小さな領域２に
細分化され、各小領域２の周囲が半導体層１２を貫通す
る絶縁分離溝３ｂで囲まれている。

たとえば、基板４がシリコン基板であり、絶縁膜５は厚
さ約１〜２μｍのシリコン酸化膜であり、半導体層６は
厚さ約１．５〜３μｍのシリコン層であり、その上の絶
縁［７は厚さ約０．５〜１μｍの酸化膜であり、配線層
８はアルミニウム層である。また、絶縁層Ｍ　７Ｉ４３
　ａ、３ｂは共に幅約１〜２μｍのものであり、シリコ
ン酸化物またはシリコン酸化膜と多結晶シリコン充填物
等で形成される。

トランジスタ用の素子領域１の大きさは、たとえば約５
μｍＸ１０μｍの面積を有し、フィールド領域の半導体
層１２の細分化された小領域２の面積は約２μｍＸ２μ
ｍ程度である。フィールド領域Ｂ１用の絶縁分離溝３ｂ
は、好ましくは活性領域ＡＩ　、Ａ２用の絶縁分離溝３
ａの製造工程と同一の工程でダミーパターン的に作成さ
れる。

第１図（Ｄ）は絶縁分離溝の１構造例を示す。

半導体層６を貫通するように、溝３゛が形成され、その
内に、たとえば酸化膜２１と多結晶シリコン充填物２２
が形成されている。

絶縁分離溝３ａ、３ｂの幅が約１〜２μｍある場合は、
隣接する半導体領域間の寄生容量はほとんど無視できる
値になる。

配線８の下に存在するフィールド領域の半導体層１２が
絶縁分離された小頭域２に細分化されること、およびそ
の細分化された小領域２間に絶縁分離溝３ｂが存在する
ことにより、配線８に付随する寄生容量は大巾に減少で
きる。

第３図は本発明の他の実施例によるＳＯＩ型半導体装置
を示す、第３図（Ａ）はゲートアレイチップの平面図を
概略的に示す、チップ内に複数の周辺回路領域Ｐ１〜Ｐ
４、ゲート領域Ｇ１、Ｇ２が形成され、それらの間にフ
ィールド（配線）領域８１〜Ｂ３が形成されている。ま
ずこの配線領域Ｂ１〜Ｂ３内の半導体層はそれぞれ、た
とえば基盤の目のような周期的パターンによって細分化
される。

第３図（Ｂ）は、ゲート領域Ｇｉの１部拡大図を示す、
ゲート領域Ｇｉには、５つのトランジスタを含む活性領
域２５．４つのストリップ状抵抗領域２６〜２９が形成
されている。活性領域２５の周囲は絶縁分離溝で分離さ
れている。これらの素子領域２５〜２９の周辺にも領域
ＤＩ　、Ｄ２等があり、これらの上に配線を形成するこ
ともある。

そこで、これら素子以外の領域ＤＩ　、Ｄ２等の半導体
層も細分化される。

このように、配線領域Ｂｉと領域Ｐｉ　、Ｇｉ内の素子
に利用していない領域Ｄｉを細分化することにより、そ
の上に配線層を形成した時、その配線の寄生容量を削減
できる。

半導体層の細分化の態様は、特に限定されないが、たと
えば半導体層を貫通する深さのメツシュ状等周期的パタ
ーンの清で分離を形成すれば良い。

配線は素子領域の上にも存在し、配線に付随する容量は
、その最大のものによって規定されることが多い、配線
が素子領域上にも延在する場合、その素子領域の面積に
付随した寄生容量が発生する。それ以外の要因によって
寄生容量をさらに増大させないためには、フィールド領
域の細分化された各領域の大きさは、素子領域の面積と
同等以下にすることが好ましい、細分化は小さくすれば
するほど寄生容量の削減効果は向上する。

以上、実施例に沿って説明したが、本発明はこれらに限
定されない、たとえば種々の変更、改良、組み合わせ等
が可能なことは当業者に自明であろう。

［発明の効果コ 以上述べたように、本発明によれば、ＳＯＩ型半導体装
置において、配線を形成すべき領域の半導体層を細分化
することにより、配線の寄生容量を低減することができ
る。

【図面の簡単な説明】

第１図（Ａ）〜（Ｄ）は本発明の実施例によるＳＯＩ型
半導体装置を示し、第１図（Ａ）は平面図、第１図（Ｂ
）は断面図、第１図（Ｃ）は配線の寄生容量を説明する
ための線図、第１図（Ｄ）は絶縁分離溝を説明する断面
図、 第２図（Ａ）〜（Ｃ）は従来技術によるＳＯＩ型半導体
装置を示し、第２図（Ａ）は平面図、第２図（Ｂ）は断
面図、第２図（Ｃ）は配線の寄生容量を説明する線図、 第３図（Ａ）、（Ｂ）は本発明の他の実施例によるＳｏ
ｌ型半導体装置を示し、第３図（Ａ＞はゲートアレイチ
ップの平面図、第３図（Ｂ）はその１部拡大図である。 図において、 １　　　　　素子領域 ２　　　　　半導体層の小領域 ３ａ、３ｂ　絶縁分離溝 ４　　　　　基板 ５．７　　　絶縁膜 ６　　　　　半導体層 ８　　　　　配線 Ａｉ　　　　・　活性領域 Ｂｉ　　　　　フィールド領域 ＣＩ　、ＣＩ’　　配線・半導体層間容量Ｃ２，０３半
導体層・基板間容量 Ｐｉ　　　　　周辺回路領域 Ｇ１　　　　　ゲート領域 Ｄｌ　　　　領域Ｐｉ、Ｇｉ内の活性領域１１　　　　
　トランジスタ領域 １２　　　　フィールド領域 １３　　　　絶縁分離溝 １４　　　　基板 １５　　　　酸化膜 １６　　　　半導体層 １７　　　　絶縁層 １８　　　　配線 （Ａ）平面図 （Ｂ）断面図 （Ｃ＞配線の寄生容量　　　　　　　　ＣＤ＞絶縁分離
溝第１図 （Ａ）平面図 （Ｂ）新面図 （Ｃ）配線の寄生容量 第２図 （Ａ）ゲートアレイチップ平面図　　　　　　（Ｂ）部
分拡大Ｘ本発明の実施例によるＳｏＩ型半導体装置第３
図

Claims (2)

【特許請求の範囲】
1. （１）、導電性を有する基板（４）上に絶縁膜（５）を
   形成し、その上に半導体層（６）が形成されてなるＳＯ
   Ｉ型半導体装置において、活性素子を有する領域（Ａｉ
   ）と活性素子を有さず配線のみを有するフィールド領域
   （Ｂｉ）との両方に前記半導体層を貫通する絶縁分離溝
   （３ａ、３ｂ）が設けられ、該フィールド領域（Ｂｉ）
   が該絶縁分離溝（３ｂ）にて細分化されていることを特
   徴とするＳＯＩ半導体装置。
2. （２）、前記活性素子を有する領域（Ａｉ）の絶縁分離
   溝（３ａ）と前記フィールド領域（Ｂｉ）の絶縁分離溝
   （３ｂ）とは略同等の断面構造を有し、 前記フィールド領域（Ｂｉ）の配線の下に存在する半導
   体層（１２）の絶縁分離された小領域（２）の最大寸法
   は前記活性素子の絶縁分離された領域（１）の寸法以下
   である請求項１記載のＳＯＩ型半導体装置。