JPH0964182A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 配線容量の小さい高性能の半導体集積回路装
置と、それを容易に製造できる製造技術を提供する。 【構成】 絶縁膜１４を介在して隣接する配線層１０の
断面形状を平行四辺形または楕円などとすることによ
り、その配線層１０の側面を折れ線または曲線とするも
のであり、隣接する配線層１０の側面の各点における離
間距離を大きくして隣接する配線層１０間の配線容量を
小さいものとしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造方法に関し、特に、配線容量を小さくして
高性能化を行っている半導体集積回路装置に適用して有
効な技術に関する。

【０００２】

【従来の技術】半導体集積回路装置は、高集積化しつつ
あり、それに適応すべく微細加工技術の採用にともな
い、配線間が狭くなっていることにより、配線間の配線
容量が回路動作に及ぼす影響が増加している。

【０００３】なお、半導体集積回路装置における配線層
の形成技術について記載されている文献としては、例え
ば（株）プレスジャーナル、平成元年１１月２日発行、
「’９０最新半導体プロセス技術」ｐ２６７〜ｐ２８７
に記載されているものがある。

【０００４】

【発明が解決しようとする課題】通常、配線層の断面形
状は長方形であることにより、配線層の側面が隣接して
いる配線層の側面と平行になっていると共に上下の配線
層の側面も平行となっているので、配線層間の配線容量
が増加し、配線層間の配線容量が回路動作に及ぼす影響
が増加しているという問題点がある。

【０００５】本発明の目的は、配線容量の小さい高性能
の半導体集積回路装置を提供することにある。

【０００６】本発明の他の目的は、配線容量の小さい高
性能な半導体集積回路装置を容易に製作できる製造技術
を提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
とおりである。

【０００９】本発明の半導体集積回路装置は、絶縁膜を
介在して隣接する第１の配線層と第２の配線層とを有
し、第１の配線層の側面およびその側面に対応している
第２の配線層の側面は、折れ線または曲線となっている
ものである。

【００１０】

【作用】前記した本発明の半導体集積回路装置によれ
ば、絶縁膜を介在して隣接する第１の配線層の側面およ
びその側面に対応している第２の配線層の側面は、折れ
線または曲線となっているものであることにより、隣接
する配線層の側面の各点における離間距離が大きくでき
るので、隣接する配線層間の配線容量を小さくすること
ができる。

【００１１】すなわち、隣接する配線層の断面形状を例
えば平行四辺形または楕円とすることにより、従来の長
方形の断面形状を有する配線層に比較して、同ピッチで
しかも断面積が同一であることによる同一抵抗の配線層
の場合において、隣接する配線層の側面の各点における
離間距離が大きくできるので、隣接する配線層間の配線
容量は隣接する配線層の側面の各点における離間距離の
総和に反比例することにより、配線容量を小さくするこ
とができる。

【００１２】その結果、配線層における時定数（＝配線
容量×抵抗）が小さくできることにより、高速動作がで
きると共に回路遅延を小さくできるので、高性能な半導
体集積回路装置とすることができる。

【００１３】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。

【００１４】（実施例１）図１〜図８は、本発明の一実
施例である半導体集積回路装置の製造工程を示す断面図
である。同図を用いて、本発明の半導体集積回路装置お
よびその具体的な製造方法について説明する。

【００１５】まず、図１に示すように、例えばｐ型のシ
リコン単結晶からなる半導体基板１の表面の選択的な領
域である素子分離領域に熱酸化処理を用いて酸化シリコ
ン膜からなるフィールド絶縁膜２を形成する。なお、図
示を省略しているがフィールド絶縁膜２の下に反転防止
用のチャネルストッパー膜を形成している。

【００１６】次に、図２に示すように、フィールド絶縁
膜２によって囲まれた活性領域に酸化シリコンからなる
ゲート絶縁膜３を形成し、このゲート絶縁膜３の上に多
結晶シリコンからなるゲート電極４を形成する。ゲート
電極４は、半導体基板１の上に多結晶シリコン膜および
酸化シリコン膜からなる絶縁膜５を順次堆積し、これら
を順次エッチングして形成する。その後、ゲート電極４
の側壁に酸化シリコン膜からなるサイドウォール絶縁膜
６を形成する。

【００１７】次に、半導体基板１にリン（Ｐ）などのｎ
型の不純物をイオン注入してソースおよびドレインとな
るｎ型の半導体領域７を形成する。

【００１８】次に、図３に示すように、半導体基板１の
上に絶縁膜８を形成する。絶縁膜８は、例えばＣＶＤ
（Chemical Vapor Deposition)法により形成した酸化シ
リコン膜などを使用することができる。

【００１９】前述した半導体集積回路装置の製造工程
は、半導体基板１にｎチャネルＭＯＳＦＥＴを形成した
形態であるが、半導体基板１にｐチャネルＭＯＳＦＥ
Ｔ、ＣＭＯＳＦＥＴ、バイポーラトランジスタ、容量素
子などの種々の半導体素子を形成した態様を採用するこ
とができる。

【００２０】また、半導体基板１とは別の基板であるＳ
ＯＩ（Silicon on Insulator）構造の絶縁性領域の上に
シリコンの単結晶薄膜が形成されているＳＯＩ基板を用
いることができる。

【００２１】以下、前述した製造工程によって形成した
半導体基板１をスターティングマテリアルとしてｎチャ
ネルＭＯＳＦＥＴを形成したものを基体９として包括的
に図示し、内部構造を有する基体９における内部構造を
省略すると共に図示上の寸法を縮小して示すことにす
る。

【００２２】次に、図４に示すように、基体９の表面に
１層目の配線層１０を形成する。

【００２３】１層目の配線層１０は、例えばアルミニウ
ム層をスパッタリング法により形成する。この配線層１
０の材料としては、多結晶シリコン層または多結晶シリ
コン層と高融点シリサイド層を積層化したものなどの導
電性のあるものを組み合わせたものを使用することがで
きる。

【００２４】なお、配線層１０は、図示を省略している
領域に、絶縁膜８に設けられているスルーホールを通し
てｎ型の半導体領域７と電気接続される配線層などをも
含んでいる。

【００２５】次に、図５に示すように、配線層１０の表
面にフォトレジスト膜１１を形成した後、フォトリソグ
ラフィ技術を使用して、配線層１０の表面の選択的な領
域にパターン化したフォトレジスト膜１１を形成する。

【００２６】次に、フォトレジスト膜１１をマスクとし
て使用して、選択エッチング法により方向性のあるエッ
チングを行って配線層１０の選択的な領域を取り除く。

【００２７】次に、図６に示すように、不要となったフ
ォトレジスト膜１１を取り除いた後、例えば回転塗布法
によりＳＯＧ（Spin On Glass)膜などの絶縁膜１２を半
導体基板１の上に形成することにより、隣接する配線層
１０間に絶縁膜１２を埋め込む作業を行う。

【００２８】この場合、厚膜のＳＯＧ膜などの絶縁膜１
２を形成した後、絶縁膜１２の表面をエッチバック法ま
たは化学的機械研磨（ＣＭＰ）法によって平坦にする態
様を採用することもできる。

【００２９】次に、配線層１０および絶縁膜１２の表面
にフォトレジスト膜１３を形成した後、フォトリソグラ
フィ技術を使用して、配線層１０および絶縁膜１２の表
面の選択的な領域にパターン化したフォトレジスト膜１
３を形成する。

【００３０】次に、図７に示すように、フォトレジスト
膜１３をマスクとして使用して、選択エッチング法によ
り方向性のあるエッチングを行って配線層１０および絶
縁膜１２の選択的な領域を取り除く。

【００３１】なお、前述した製造工程は、絶縁膜１２を
形成した後、フォトレジスト膜１３をマスクとして使用
して、選択エッチング法により方向性のあるエッチング
を行って配線層１０および絶縁膜１２の選択的な領域を
取り除く態様を採用しているが、方向性のあるエッチン
グ技術を駆使することにより、絶縁膜１２およびエッチ
ング用マスクとしてのフォトレジスト膜１３を形成する
ことなく、配線層１０の選択的な領域を取り除く態様と
することもできる。

【００３２】前述した製造工程により、配線層１０の断
面形状は、平行四辺形とすることができる。その結果、
後述する理由により、隣接する配線層１０間の配線容量
を小さくできる。

【００３３】次に、図８に示すように、不要となったフ
ォトレジスト膜１３を取り除いた後、例えば回転塗布法
によりＳＯＧ膜などの絶縁膜１４を基体９の上に形成す
ることにより、隣接する配線層１０間に絶縁膜１４を埋
め込むと共に層間絶縁膜としての絶縁膜１４を形成する
作業を行う。

【００３４】この場合、厚膜のＳＯＧ膜などの絶縁膜１
４を形成した後、絶縁膜１４の表面をエッチバック法ま
たは化学的機械研磨法によって平坦にする態様を採用す
ることもできる。

【００３５】また、絶縁膜１４の他の態様としては、Ｃ
ＶＤ法により形成する酸化シリコン膜、ＰＳＧ（Phosph
o Silicate Glass）膜またはＢＰＳＧ（Boro Phospho S
ilicate Glass)膜あるいはそれらの積層膜とすることが
できる。

【００３６】次に、絶縁膜１４の表面に２層目の配線層
１５を形成する。

【００３７】２層目の配線層１５は、例えばアルミニウ
ム層をスパッタリング法により形成する。この配線層１
５の材料としては、多結晶シリコン層または多結晶シリ
コン層と高融点シリサイド層を積層化したものなどの電
気導電性のあるものを組み合わせたものを使用すること
ができる。

【００３８】次に、前述した１層目の配線層１０の製造
工程と同様な製造工程を採用して断面形状が平行四辺形
の２層目の配線層１５を形成する。

【００３９】この場合、上層配線層である配線層１５の
パターンを形成する際に、下層配線層である配線層１０
の配置されている領域上を避けて例えば隣接する配線層
１０の間の中心部上の位置に上層配線層である配線層１
５を配置する態様を採用することにより、配線層１０と
配線層１５との離間距離を大きくすることができるの
で、それらの配線容量を小さくすることができる。

【００４０】なお、図８において、１６は絶縁膜であ
り、２層目の配線層１５のパターンを形成する際に形成
したものである。

【００４１】前述した製造工程により、配線層１５の断
面形状は、平行四辺形とすることができる。その結果、
後述する理由により、隣接する配線層１５間の配線容量
を小さくできると共に上層配線層である配線層１５と下
層配線層である配線層１０との間の配線容量を小さくす
ることができる。

【００４２】次に、必要に応じて前述した配線層および
絶縁膜の製造工程を繰り返し行って多層配線層を形成し
た後、例えば窒素シリコン膜などの表面保護膜（図示を
省略）を形成することにより、半導体集積回路装置の製
造工程を終了する。

【００４３】前述した本実施例の半導体集積回路装置に
よれば、絶縁膜１４を介在して隣接する配線層１０の側
面は、配線層１０の断面形状が平行四辺形でありその配
線層１０の側面が折れ線となっているものであることに
より、隣接する配線層１０の側面の各点における離間距
離が従来の長方形の断面形状を有する配線層に比較し
て、同ピッチでしかも断面積が同一であることによる同
一抵抗の配線層の場合において、隣接する配線層１０の
側面の各点における離間距離が大きくできるので、隣接
する配線層１０間の配線容量は隣接する配線層１０の側
面の各点における離間距離の総和に反比例することによ
り、配線容量を小さくすることができる。

【００４４】その結果、配線層１０における時定数（＝
配線容量×抵抗）が小さくできることにより、高速動作
ができると共に回路遅延を小さくできるので、高性能な
半導体集積回路装置とすることができる。

【００４５】また、前述した本実施例の半導体集積回路
装置によれば、１層目の配線層１０および２層目の配線
層１５の側面は、それらの配線層の断面形状が平行四辺
形でありそれらの配線層の側面が折れ線となっているも
のであることにより、下層配線層である配線層１０の側
面および上層配線層である配線層１５の各点における離
間距離が従来の長方形の断面形状を有する配線層に比較
して、配線間距離が同一でしかも断面積が同一であるこ
とによる同一抵抗の配線層の場合において、隣接する配
線層１５の側面の各点における離間距離が大きくできる
ので、配線容量を小さくすることができる。

【００４６】その結果、下層配線層である配線層１０お
よび上層配線層である配線層１５における時定数が小さ
くできることにより、高速動作ができると共に回路遅延
を小さくできるので、高性能な半導体集積回路装置とす
ることができる。

【００４７】また、前述した本実施例の半導体集積回路
装置によれば、１層目の配線層１０および２層目の配線
層１５の側面は、それらの配線層の断面形状が平行四辺
形でありそれらの配線層の側面が折れ線となっているも
のであることにより、半導体素子が形成されている基体
９との間の離間距離が従来の長方形の断面形状を有する
配線層と基体９との離間距離に比較して、配線間距離が
同一でしかも断面積が同一であることによる同一抵抗の
配線層の場合において、離間距離が大きくできるので、
配線容量を小さくすることができる。

【００４８】また、前述した本実施例の半導体集積回路
装置の製造技術によれば、配線層１０の断面形状を平行
四辺形として形成する工程により、隣接する配線層１０
の側面の各点における離間距離が従来の長方形の断面形
状を有する配線層に比較して、同ピッチでしかも断面積
が同一であることによる同一抵抗の配線層の場合におい
て、配線容量を小さくすることができるので、容易な製
造工程により高速動作ができると共に回路遅延を小さく
できる高性能な半導体集積回路装置を製作することがで
きる。

【００４９】（実施例２）図９は、本発明の他の実施例
である半導体集積回路装置を示す模式斜視図である。

【００５０】本実施例の半導体集積回路装置は、半導体
素子が形成されている基体９の上の下層配線層である配
線層１０の配線列と上層配線層である配線層１５の配線
列がクロスしている態様のものである。

【００５１】前述した実施例１の半導体集積回路装置と
同様に配線層１０および配線層１５の断面形状は、平行
四辺形としていることにより、配線容量を小さくするこ
とができる。

【００５２】その結果、各配線層における時定数が小さ
くできることにより、高速動作ができると共に回路遅延
を小さくできるので、高性能な半導体集積回路装置とす
ることができる。

【００５３】（実施例３）図１０は、本発明の他の実施
例である半導体集積回路装置を示す模式断面図である。

【００５４】本実施例の半導体集積回路装置は、下層配
線層である配線層１０と上層配線層である配線層１５の
断面形状を楕円として配線層１０および配線層１５の側
面を曲線としているものである。

【００５５】配線層１０および配線層１５の断面形状を
楕円として形成する製造工程は、ドライエッチング法、
ウエットエッチング法、方向性のあるエッチング法など
の種々のエッチング法を組み合わせて配線層１０および
配線層１５の選択的なエッチングを行うことができる。

【００５６】本実施例の上層配線層である配線層１５の
配線列は、前述した実施例２の半導体集積回路装置と同
様に下層配線層である配線層１０の配線列とクロスさせ
た態様とすることができる。

【００５７】なお、図１０において、１７は絶縁膜を示
している。

【００５８】前述した実施例１および実施例２の半導体
集積回路装置と同様な理由により、配線層１０および配
線層１５の断面形状は、楕円としていることにより、配
線容量を小さくすることができる。

【００５９】その結果、各配線層における時定数が小さ
くできることにより、高速動作ができると共に回路遅延
を小さくできるので、高性能な半導体集積回路装置とす
ることができる。

【００６０】（実施例４）図１１は、本発明の他の実施
例である半導体集積回路装置を示す模式断面図である。

【００６１】本実施例の半導体集積回路装置は、下層配
線層である配線層１０と上層配線層である配線層１５の
断面形状を三角形としているものである。

【００６２】図１２は、下層配線層である配線層１０と
上層配線層である配線層１５の断面形状を逆三角形とし
た態様の半導体集積回路を示す模式断面図である。

【００６３】配線層１０および配線層１５の断面形状を
三角形として形成する製造工程は、ドライエッチング
法、ウエットエッチング法、方向性のあるエッチング法
などの種々のエッチング法を組み合わせて配線層１０お
よび配線層１５の選択的なエッチングを行うことができ
る。

【００６４】本実施例の上層配線層である配線層１５の
配線列は、前述した実施例２の半導体集積回路装置と同
様に下層配線層である配線層１０の配線列とクロスさせ
た態様とすることができる。

【００６５】前述した実施例１および実施例２の半導体
集積回路装置と同様な理由により、配線層１０および配
線層１５の断面形状は、三角形としていることにより、
配線容量を小さくすることができる。

【００６６】その結果、各配線層における時定数が小さ
くできることにより、高速動作ができると共に回路遅延
を小さくできるので、高性能な半導体集積回路装置とす
ることができる。

【００６７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００６８】具体的に、前記実施例においてはＭＯＳ型
の半導体集積回路装置であったが、ＢｉＣＭＯＳ、Ｂｉ
ＭＯＳあるいはＢｉＣＭＯＳさらには他の構造の半導体
集積回路装置およびその製造技術に適用できる。

【００６９】また、配線層の断面形状は、特定の配線層
または特定の配線層の領域に折れ線または曲線の側面を
有するものとすることができる。

【００７０】また、隣接する配線層または下層配線層と
上層配線層の断面形状は、平行四辺形などの断面形状を
有する一方の配線層に対して異なる断面形状である楕円
などの断面形状を有する他方の配線層とすることができ
る。

【００７１】前述した隣接する配線層間の離間距離が大
きくできることにより、配線容量を小さくできるので、
高速動作ができると共に回路遅延を小さくできるために
高性能な半導体集積回路装置とすることができる。

【００７２】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００７３】（１）本発明の半導体集積回路装置によれ
ば、絶縁膜を介在して隣接する第１の配線層の側面およ
びその側面に対応している第２の配線層の側面は、折れ
線または曲線となっているものであることにより、隣接
する配線層の側面の各点における離間距離が大きくでき
るので、隣接する配線層間の配線容量を小さくすること
ができる。

【００７４】すなわち、隣接する配線層の断面形状を例
えば平行四辺形または楕円とすることにより、従来の長
方形の断面形状を有する配線層に比較して、同ピッチで
しかも断面積が同一であることによる同一抵抗の配線層
の場合において、隣接する配線層の側面の各点における
離間距離が大きくできるので、隣接する配線層間の配線
容量は隣接する配線層の側面の各点における離間距離の
総和に反比例することにより、配線容量を小さくするこ
とができる。

【００７５】その結果、配線層における時定数が小さく
できることにより、高速動作ができると共に回路遅延を
小さくできるので、高性能な半導体集積回路装置とする
ことができる。

【００７６】（２）本発明の半導体集積回路装置の製造
技術によれば、配線層の断面形状を平行四辺形または楕
円などの折れ線または曲線となっている側面を有する配
線層として形成する工程により、隣接する配線層の側面
の各点における離間距離が従来の長方形の断面形状を有
する配線層に比較して、同ピッチでしかも断面積が同一
であることによる同抵抗の配線層の場合において、配線
容量を小さくすることができるので、容易な製造工程に
より高速動作ができると共に回路遅延を小さくできる高
性能な半導体集積回路装置を製作することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図２】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図３】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図４】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図５】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図６】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図７】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図８】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図９】本発明の他の実施例である半導体集積回路装置
を示す模式斜視図である。

【図１０】本発明の他の実施例である半導体集積回路装
置を示す模式断面図である。

【図１１】本発明の他の実施例である半導体集積回路装
置を示す模式断面図である。

【図１２】本発明の他の実施例である半導体集積回路装
置を示す模式断面図である。

【符号の説明】

１ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 絶縁膜 ６ サイドウォール絶縁膜 ７ 半導体領域 ８ 絶縁膜 ９ 基体 １０ 配線層 １１ フォトレジスト膜 １２ 絶縁膜 １３ フォトレジスト膜 １４ 絶縁膜 １５ 配線層 １６ 絶縁膜 １７ 絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 高秀 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 佐藤 久子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 増田 弘生 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 絶縁膜を介在して隣接する第１の配線層
   と第２の配線層とを有し、前記第１の配線層の側面およ
   びその側面に対応している前記第２の配線層の側面は、
   折れ線または曲線となっていることを特徴とする半導体
   集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記第１の配線層と前記第２の配線層とは、同一
   の平面上に一定の離間距離をもって配置されていること
   を特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１記載の半導体集積回路装置にお
   いて、前記第１の配線層と前記第２の配線層とは、下層
   配線層と上層配線層として配置されていることを特徴と
   する半導体集積回路装置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置において、前記第１の配線層または前記第２の
   配線層の断面形状は、三角形または平行四辺形であるこ
   とを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１、２または３記載の半導体集積
   回路装置において、前記第１の配線層または前記第２の
   配線層の断面形状は、楕円であることを特徴とする半導
   体集積回路装置。
6. 【請求項６】 半導体領域に複数の半導体素子を形成す
   る工程と、 前記半導体領域の上に絶縁膜を形成した後、配線層を形
   成する工程と、 エッチング法を使用して、前記配線層の選択的な領域を
   取り除き、前記配線層の側面が折れ線または曲線となっ
   ているパターンを複数個形成する工程とを有することを
   特徴とする半導体集積回路装置の製造方法。
7. 【請求項７】 半導体領域に複数の半導体素子を形成す
   る工程と、 前記半導体領域の上に絶縁膜を形成した後、配線層を形
   成する工程と、 前記配線層の表面の選択的な領域にフォトレジスト膜を
   形成した後、前記フォトレジスト膜をマスクとして使用
   して方向性のあるエッチングを行い、前記配線層の選択
   的な領域を取り除いて、傾斜している側面を有するパタ
   ーンを複数個形成する工程と、 隣接する前記配線層の間に絶縁膜を埋め込んだ後、前記
   配線層または前記絶縁膜の表面の選択的な領域にフォト
   レジスト膜を形成し、前記フォトレジスト膜をマスクと
   して使用して方向性のあるエッチングを行い、前記配線
   層の選択的な領域を取り除いて、前工程により形成した
   前記配線層の傾斜した側面とは異なる方向に傾斜してい
   る側面を有する前記配線層のパターンを複数個形成する
   工程とを有することを特徴とする半導体集積回路装置の
   製造方法。
8. 【請求項８】 請求項６または７記載の半導体集積回路
   装置の製造方法において、前記配線層の断面形状を三角
   形または平行四辺形として形成することを特徴とする半
   導体集積回路装置の製造方法。
9. 【請求項９】 請求項６記載の半導体集積回路装置の製
   造方法において、前記配線層の断面形状を楕円として形
   成することを特徴とする半導体集積回路装置の製造方
   法。