JPH09129728A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH09129728A JPH09129728A JP28485995A JP28485995A JPH09129728A JP H09129728 A JPH09129728 A JP H09129728A JP 28485995 A JP28485995 A JP 28485995A JP 28485995 A JP28485995 A JP 28485995A JP H09129728 A JPH09129728 A JP H09129728A
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Abstract
(57)【要約】
【課題】 高性能でしかも容易に製造できる半導体集積
回路装置およびその製造方法を提供する。 【解決手段】 複数の半導体素子が形成されている基体
９の上に層間絶縁膜１１を形成した後、ＣＭＰ法を使用
して層間絶縁膜１１を平坦化する工程と、ＣＭＰ法によ
り研磨キズが形成された層間絶縁膜１１の表面に絶縁膜
１２を形成することにより研磨キズを被覆する工程と、
層間絶縁膜１１および絶縁膜１２の選択的な領域にスル
ーホール１４を形成した後、絶縁膜１２の表面に配線層
１５を形成する工程とを有するものである。
回路装置およびその製造方法を提供する。 【解決手段】 複数の半導体素子が形成されている基体
９の上に層間絶縁膜１１を形成した後、ＣＭＰ法を使用
して層間絶縁膜１１を平坦化する工程と、ＣＭＰ法によ
り研磨キズが形成された層間絶縁膜１１の表面に絶縁膜
１２を形成することにより研磨キズを被覆する工程と、
層間絶縁膜１１および絶縁膜１２の選択的な領域にスル
ーホール１４を形成した後、絶縁膜１２の表面に配線層
１５を形成する工程とを有するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関する。
置およびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置の高集積化、
高速化および低消費電力化などを行うために種々の検討
がなされている。
高速化および低消費電力化などを行うために種々の検討
がなされている。
【０００３】ところで、本発明者は、半導体集積回路装
置の層間絶縁膜の製造方法について検討した。以下は、
本発明者によって検討された技術であり、その概要は次
のとおりである。
置の層間絶縁膜の製造方法について検討した。以下は、
本発明者によって検討された技術であり、その概要は次
のとおりである。
【０００４】すなわち、半導体素子が形成された半導体
基板の上に層間絶縁膜を形成した後、化学的機械研磨
（ＣＭＰ：Chemical Mechanical Polishing)法を使用し
て層間絶縁膜を研磨して平坦化を行っている。
基板の上に層間絶縁膜を形成した後、化学的機械研磨
（ＣＭＰ：Chemical Mechanical Polishing)法を使用し
て層間絶縁膜を研磨して平坦化を行っている。
【０００５】この場合、ＣＭＰ法により発生する層間絶
縁膜の研磨キズを防止するために、軟らかいパッドを用
いた仕上げ研磨を行っている。
縁膜の研磨キズを防止するために、軟らかいパッドを用
いた仕上げ研磨を行っている。
【０００６】なお、半導体集積回路装置における絶縁膜
の形成技術について記載されている文献としては、例え
ば平成元年１１月２日、（株）プレスジャーナル発行、
「’９０最新半導体プロセス技術」ｐ２９１〜ｐ２９５
に記載されているものがある。
の形成技術について記載されている文献としては、例え
ば平成元年１１月２日、（株）プレスジャーナル発行、
「’９０最新半導体プロセス技術」ｐ２９１〜ｐ２９５
に記載されているものがある。
【０００７】
【発明が解決しようとする課題】ところが、前述した半
導体集積回路装置の層間絶縁膜の製造方法において、仕
上げ研磨の顕著な効果を達成することができないと共に
仕上げ研磨を採用するとスループットの低下の原因とな
ることにより、研磨キズを防止した層間絶縁膜の平坦化
作業が困難となっている。
導体集積回路装置の層間絶縁膜の製造方法において、仕
上げ研磨の顕著な効果を達成することができないと共に
仕上げ研磨を採用するとスループットの低下の原因とな
ることにより、研磨キズを防止した層間絶縁膜の平坦化
作業が困難となっている。
【０００８】また、ＣＭＰ法を用いた層間絶縁膜の平坦
化処理において、層間絶縁膜の研磨キズによる上層配線
のショートおよび層間絶縁膜の耐圧低下を防止するため
に、軟らかいパッドを用いた仕上げ研磨を用いるしか方
法がない。
化処理において、層間絶縁膜の研磨キズによる上層配線
のショートおよび層間絶縁膜の耐圧低下を防止するため
に、軟らかいパッドを用いた仕上げ研磨を用いるしか方
法がない。
【０００９】したがって、ＣＭＰ法を用いた層間絶縁膜
の平坦化処理において、前述したように層間絶縁膜にお
ける研磨キズの発生を防止することができないことによ
り、研磨キズによる上層配線のショートおよび層間絶縁
膜の耐圧低下を防止することが困難となっている。
の平坦化処理において、前述したように層間絶縁膜にお
ける研磨キズの発生を防止することができないことによ
り、研磨キズによる上層配線のショートおよび層間絶縁
膜の耐圧低下を防止することが困難となっている。
【００１０】本発明の目的は、高性能でしかも容易に製
造できる半導体集積回路装置およびその製造方法を提供
することにある。
造できる半導体集積回路装置およびその製造方法を提供
することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明の半導体集積回路装置の
製造方法は、複数の半導体素子が形成されている基体の
上に層間絶縁膜などの第１の絶縁膜を形成した後、ＣＭ
Ｐ法を使用して第１の絶縁膜を平坦化する工程と、ＣＭ
Ｐ法により研磨キズが形成された第１の絶縁膜の表面に
第２の絶縁膜を形成することにより研磨キズを被覆する
工程と、第１の絶縁膜および第２の絶縁膜の選択的な領
域にスルーホールを形成した後、第１の絶縁膜に形成さ
れている研磨キズを被覆している第２の絶縁膜の表面に
配線層を形成する工程とを有するものである。
製造方法は、複数の半導体素子が形成されている基体の
上に層間絶縁膜などの第１の絶縁膜を形成した後、ＣＭ
Ｐ法を使用して第１の絶縁膜を平坦化する工程と、ＣＭ
Ｐ法により研磨キズが形成された第１の絶縁膜の表面に
第２の絶縁膜を形成することにより研磨キズを被覆する
工程と、第１の絶縁膜および第２の絶縁膜の選択的な領
域にスルーホールを形成した後、第１の絶縁膜に形成さ
れている研磨キズを被覆している第２の絶縁膜の表面に
配線層を形成する工程とを有するものである。
【００１４】したがって、本発明の半導体集積回路装置
の製造方法によれば、第２の絶縁膜は、研磨キズが形成
されている層間絶縁膜などの第１の絶縁膜の表面に形成
されるものであることにより、研磨キズを埋め込む状態
をもって被覆することができるので、層間絶縁膜などの
第１の絶縁膜の上に形成される配線層が研磨キズを介し
てショートするのを防止できると共に層間絶縁膜などの
第１の絶縁膜の耐圧の低下を防止することができる。
の製造方法によれば、第２の絶縁膜は、研磨キズが形成
されている層間絶縁膜などの第１の絶縁膜の表面に形成
されるものであることにより、研磨キズを埋め込む状態
をもって被覆することができるので、層間絶縁膜などの
第１の絶縁膜の上に形成される配線層が研磨キズを介し
てショートするのを防止できると共に層間絶縁膜などの
第１の絶縁膜の耐圧の低下を防止することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１６】図１〜図９は、本発明の一実施の形態であ
る半導体集積回路装置の製造工程を示す断面図である。
同図を用いて、本発明の半導体集積回路装置およびその
製造方法を具体的に説明する。
る半導体集積回路装置の製造工程を示す断面図である。
同図を用いて、本発明の半導体集積回路装置およびその
製造方法を具体的に説明する。
【００１７】まず、図１に示すように、例えばｐ型のシ
リコン単結晶からなる半導体基板１の表面の選択的な領
域である素子分離領域に熱酸化処理を用いて酸化シリコ
ン膜からなるフィールド絶縁膜２を形成する。なお、図
示を省略しているがフィールド絶縁膜２の下に反転防止
用のチャネルストッパ層を形成している。
リコン単結晶からなる半導体基板１の表面の選択的な領
域である素子分離領域に熱酸化処理を用いて酸化シリコ
ン膜からなるフィールド絶縁膜２を形成する。なお、図
示を省略しているがフィールド絶縁膜２の下に反転防止
用のチャネルストッパ層を形成している。
【００１８】次に、図２に示すように、フィールド絶縁
膜２によって囲まれた活性領域に酸化シリコンからなる
ゲート絶縁膜３を形成し、このゲート絶縁膜３の上に多
結晶シリコンからなるゲート電極４を形成する。ゲート
電極４は、半導体基板１の上に多結晶シリコン膜および
酸化シリコン膜からなる絶縁膜５を順次堆積し、これら
を順次エッチングして形成する。その後、ゲート電極４
の側壁に例えば酸化シリコンなどからなるサイドウォー
ル絶縁膜６を形成する。
膜２によって囲まれた活性領域に酸化シリコンからなる
ゲート絶縁膜３を形成し、このゲート絶縁膜３の上に多
結晶シリコンからなるゲート電極４を形成する。ゲート
電極４は、半導体基板１の上に多結晶シリコン膜および
酸化シリコン膜からなる絶縁膜５を順次堆積し、これら
を順次エッチングして形成する。その後、ゲート電極４
の側壁に例えば酸化シリコンなどからなるサイドウォー
ル絶縁膜６を形成する。
【００１９】次に、半導体基板１に例えばリン（Ｐ）な
どのｎ型の不純物をイオン注入してソースおよびドレイ
ンとなるｎ型の半導体領域７を形成する。
どのｎ型の不純物をイオン注入してソースおよびドレイ
ンとなるｎ型の半導体領域７を形成する。
【００２０】次に、図３に示すように、半導体基板１の
上に絶縁膜８を形成する。絶縁膜８は、例えばＣＶＤ
（Chemical Vapor Deposition)法により形成した酸化シ
リコン膜などを使用することができる。
上に絶縁膜８を形成する。絶縁膜８は、例えばＣＶＤ
（Chemical Vapor Deposition)法により形成した酸化シ
リコン膜などを使用することができる。
【００２１】前述した半導体集積回路装置の製造工程
は、半導体基板１にｎチャネルＭＯＳＦＥＴを形成した
形態であるが、半導体基板１にｐチャネルＭＯＳＦＥ
Ｔ、バイポーラトランジスタ、容量素子などの種々の半
導体素子を形成した態様を採用することができる。
は、半導体基板１にｎチャネルＭＯＳＦＥＴを形成した
形態であるが、半導体基板１にｐチャネルＭＯＳＦＥ
Ｔ、バイポーラトランジスタ、容量素子などの種々の半
導体素子を形成した態様を採用することができる。
【００２２】また、前述した半導体集積回路装置の製造
工程は、先行技術を種々組み合わせて行えるものであ
る。本発明の半導体集積回路装置およびその製造方法の
主要部は、半導体集積回路装置の配線構造における層間
絶縁膜を形成することにある。このことを踏まえて、今
後の図示を簡便化するために、前述した製造工程によっ
て形成した半導体基板１をスターティングマテリアルと
してｐチャネルＭＯＳＦＥＴを形成したものを基体９と
して包括的に図示し、内部構造を有する基体９における
内部構造を省略すると共に図示上の寸法を縮小して示す
ことにする。
工程は、先行技術を種々組み合わせて行えるものであ
る。本発明の半導体集積回路装置およびその製造方法の
主要部は、半導体集積回路装置の配線構造における層間
絶縁膜を形成することにある。このことを踏まえて、今
後の図示を簡便化するために、前述した製造工程によっ
て形成した半導体基板１をスターティングマテリアルと
してｐチャネルＭＯＳＦＥＴを形成したものを基体９と
して包括的に図示し、内部構造を有する基体９における
内部構造を省略すると共に図示上の寸法を縮小して示す
ことにする。
【００２３】次に、図４に示すように、基体９の上に形
成されている絶縁膜８の表面に１層目の配線層１０を形
成する。１層目の配線層１０は、例えばタングステン層
をスパッタリング法により例えば0.５μｍ程度の膜厚を
もって形成する。この配線層１０の他の態様としては、
例えばアルミニウム層、多結晶シリコン層またはそれら
の層と高融点金属層を積層化したものなどの電気導電性
のあるものを使用することができる。
成されている絶縁膜８の表面に１層目の配線層１０を形
成する。１層目の配線層１０は、例えばタングステン層
をスパッタリング法により例えば0.５μｍ程度の膜厚を
もって形成する。この配線層１０の他の態様としては、
例えばアルミニウム層、多結晶シリコン層またはそれら
の層と高融点金属層を積層化したものなどの電気導電性
のあるものを使用することができる。
【００２４】なお、配線層１０は、図示を省略している
領域に、絶縁膜８に設けられているスルーホールを通し
て電気接続されている配線層を含んでおり、ｎ型半導体
領域７と電気接続される配線層などをも含んでいる。
領域に、絶縁膜８に設けられているスルーホールを通し
て電気接続されている配線層を含んでおり、ｎ型半導体
領域７と電気接続される配線層などをも含んでいる。
【００２５】次に、図示を省略しているが、フォトリソ
グラフィ技術および選択エッチング技術を用いて１層目
の配線層１０をパターン化する。
グラフィ技術および選択エッチング技術を用いて１層目
の配線層１０をパターン化する。
【００２６】次に、図５に示すように、１層目の配線層
１０を被覆するように全面に層間絶縁膜１１を形成す
る。層間絶縁膜１１は、ＴＥＯＳ（テトラエトキシシラ
ン）と酸素の反応（ＴＥＯＳ系反応）を採用したＣＶＤ
法によってステップカバレッジの優れている層間絶縁膜
１１を例えば1.５μｍ程度の膜厚をもって形成する。な
お、層間絶縁膜１１の他の態様としては、ＣＶＤ法を用
いた酸化シリコン膜などを使用することができる。
１０を被覆するように全面に層間絶縁膜１１を形成す
る。層間絶縁膜１１は、ＴＥＯＳ（テトラエトキシシラ
ン）と酸素の反応（ＴＥＯＳ系反応）を採用したＣＶＤ
法によってステップカバレッジの優れている層間絶縁膜
１１を例えば1.５μｍ程度の膜厚をもって形成する。な
お、層間絶縁膜１１の他の態様としては、ＣＶＤ法を用
いた酸化シリコン膜などを使用することができる。
【００２７】次に、図６に示すように、層間絶縁膜１１
の表面に凹凸があるので、平坦化処理としてＣＭＰ法を
使用して層間絶縁膜１１の表面を研磨する作業を行い、
例えば0.５μｍ程度の膜厚をもって平坦化された層間絶
縁膜１１を形成する。この場合、層間絶縁膜１１のＣＭ
Ｐ法を使用した平坦化処理は、複数回行うことにより、
平坦度が高い層間絶縁膜１１を形成することができる。
の表面に凹凸があるので、平坦化処理としてＣＭＰ法を
使用して層間絶縁膜１１の表面を研磨する作業を行い、
例えば0.５μｍ程度の膜厚をもって平坦化された層間絶
縁膜１１を形成する。この場合、層間絶縁膜１１のＣＭ
Ｐ法を使用した平坦化処理は、複数回行うことにより、
平坦度が高い層間絶縁膜１１を形成することができる。
【００２８】この製造工程により、層間絶縁膜１１の表
面に研磨キズが形成されるが、平坦化された層間絶縁膜
１１を形成することができる。
面に研磨キズが形成されるが、平坦化された層間絶縁膜
１１を形成することができる。
【００２９】次に、図７に示すように、層間絶縁膜１１
の表面に絶縁膜１２を形成する。
の表面に絶縁膜１２を形成する。
【００３０】絶縁膜１２は、例えばスピンナなどの回転
塗布装置による回転塗布法を使用したＳＯＧ（Spin On
Glass)膜を例えば0.３μｍ程度の膜厚をもって形成す
る。この場合、ＳＯＧ膜は、回転塗布法により形成して
いることにより、表面が平坦化された絶縁膜１２を形成
することができる。
塗布装置による回転塗布法を使用したＳＯＧ（Spin On
Glass)膜を例えば0.３μｍ程度の膜厚をもって形成す
る。この場合、ＳＯＧ膜は、回転塗布法により形成して
いることにより、表面が平坦化された絶縁膜１２を形成
することができる。
【００３１】また、絶縁膜１２の材料としては、例えば
4.０以下の誘電率の有機材料からなる有機シランなどの
低誘電率の絶縁体を用いることにより、下層配線層と上
層配線層との間に介在している絶縁膜としての電気特性
を優れたものとすることができる。
4.０以下の誘電率の有機材料からなる有機シランなどの
低誘電率の絶縁体を用いることにより、下層配線層と上
層配線層との間に介在している絶縁膜としての電気特性
を優れたものとすることができる。
【００３２】この場合、絶縁膜１２は、回転塗布法また
はＣＶＤ法を使用した製造工程により、有機材料を使用
した絶縁膜または無機材料を使用した絶縁膜を組み合わ
せて積層構造の絶縁膜とすることができる。
はＣＶＤ法を使用した製造工程により、有機材料を使用
した絶縁膜または無機材料を使用した絶縁膜を組み合わ
せて積層構造の絶縁膜とすることができる。
【００３３】また、絶縁膜１２は、研磨キズが形成され
ている層間絶縁膜１１の表面に形成されるものであるこ
とにより、研磨キズを埋め込むことができるので、後述
する層間絶縁膜１１の上に形成される配線層が研磨キズ
を介してショートするのを防止できると共に層間絶縁膜
１１の耐圧の低下を防止することができる。
ている層間絶縁膜１１の表面に形成されるものであるこ
とにより、研磨キズを埋め込むことができるので、後述
する層間絶縁膜１１の上に形成される配線層が研磨キズ
を介してショートするのを防止できると共に層間絶縁膜
１１の耐圧の低下を防止することができる。
【００３４】さらに、絶縁膜１２は、層間絶縁膜１１の
表面に形成されるものであることにより、層間絶縁膜１
１のステップカバレッジ不足によるボイドを埋め込むこ
とができるので、層間絶縁膜１１およびその上に形成さ
れる配線層の電気特性を優れたものにすることができ
る。
表面に形成されるものであることにより、層間絶縁膜１
１のステップカバレッジ不足によるボイドを埋め込むこ
とができるので、層間絶縁膜１１およびその上に形成さ
れる配線層の電気特性を優れたものにすることができ
る。
【００３５】次に、図８に示すように、絶縁膜１２の表
面にフォトレジスト膜１３を形成した後、フォトリソグ
ラフィ技術および選択エッチング技術を用いて、フォト
レジスト膜１３をマスクとして絶縁膜１２および層間絶
縁膜１１を選択的にエッチングすることにより、スルー
ホール１４を例えば0.５μｍ程度の直径をもって形成す
る。
面にフォトレジスト膜１３を形成した後、フォトリソグ
ラフィ技術および選択エッチング技術を用いて、フォト
レジスト膜１３をマスクとして絶縁膜１２および層間絶
縁膜１１を選択的にエッチングすることにより、スルー
ホール１４を例えば0.５μｍ程度の直径をもって形成す
る。
【００３６】この場合、絶縁膜１２が有機材料を使用し
た絶縁膜である場合、異方性アッシャ処理を行うことに
より、スルーホール１４の側壁の有機材料からなる領域
が無機化するのを防止することができるので、優れた電
気特性を有する絶縁膜１２とすることができる。
た絶縁膜である場合、異方性アッシャ処理を行うことに
より、スルーホール１４の側壁の有機材料からなる領域
が無機化するのを防止することができるので、優れた電
気特性を有する絶縁膜１２とすることができる。
【００３７】次に、図９に示すように、不要となったフ
ォトレジスト膜１３を取り除いた後、スルーホール１４
を有する層間絶縁膜１１および絶縁膜１２の上に２層目
の配線層１５を形成する。
ォトレジスト膜１３を取り除いた後、スルーホール１４
を有する層間絶縁膜１１および絶縁膜１２の上に２層目
の配線層１５を形成する。
【００３８】配線層１５は、例えばタングステン層をス
パッタリング法により例えば1.０μｍ程度の膜厚をもっ
て形成する。この配線層１５の他の態様としては、例え
ばアルミニウム層、多結晶シリコン層またはそれらの層
と高融点金属層を積層化したものなどの電気導電性のあ
るものを使用することができる。
パッタリング法により例えば1.０μｍ程度の膜厚をもっ
て形成する。この配線層１５の他の態様としては、例え
ばアルミニウム層、多結晶シリコン層またはそれらの層
と高融点金属層を積層化したものなどの電気導電性のあ
るものを使用することができる。
【００３９】次に、フォトリソグラフィ技術および選択
エッチング技術を用いて配線層１５をパターン化する。
エッチング技術を用いて配線層１５をパターン化する。
【００４０】本実施の形態により形成した配線層１５
は、層間絶縁膜１１に形成されている研磨キズが絶縁膜
１２により被覆されていることにより、ＣＭＰ法による
層間絶縁膜１１の平坦化処理における研磨キズを原因と
した配線層１５のショート不良の発生を防止できるの
で、配線層１５のショート歩留りは１００％とすること
ができる。
は、層間絶縁膜１１に形成されている研磨キズが絶縁膜
１２により被覆されていることにより、ＣＭＰ法による
層間絶縁膜１１の平坦化処理における研磨キズを原因と
した配線層１５のショート不良の発生を防止できるの
で、配線層１５のショート歩留りは１００％とすること
ができる。
【００４１】次に、層間絶縁膜と配線層とを基体９の上
に必要に応じて積層させた後、表面保護膜を形成するこ
と（図示を省略）により、半導体集積回路装置の製造工
程を終了する。
に必要に応じて積層させた後、表面保護膜を形成するこ
と（図示を省略）により、半導体集積回路装置の製造工
程を終了する。
【００４２】前述した本実施の形態の半導体集積回路装
置の製造方法は、複数の半導体素子が形成されている基
体９の上に層間絶縁膜１１を形成した後、ＣＭＰ法を使
用して層間絶縁膜１１を平坦化する工程と、ＣＭＰ法に
より研磨キズが形成された層間絶縁膜１１の表面に絶縁
膜１２を形成することにより研磨キズを被覆する工程
と、層間絶縁膜１１および絶縁膜１２の選択的な領域に
スルーホール１４を形成した後、層間絶縁膜１１に形成
されている研磨キズを被覆している絶縁膜１２の表面に
配線層１５を形成する工程とを有するものである。
置の製造方法は、複数の半導体素子が形成されている基
体９の上に層間絶縁膜１１を形成した後、ＣＭＰ法を使
用して層間絶縁膜１１を平坦化する工程と、ＣＭＰ法に
より研磨キズが形成された層間絶縁膜１１の表面に絶縁
膜１２を形成することにより研磨キズを被覆する工程
と、層間絶縁膜１１および絶縁膜１２の選択的な領域に
スルーホール１４を形成した後、層間絶縁膜１１に形成
されている研磨キズを被覆している絶縁膜１２の表面に
配線層１５を形成する工程とを有するものである。
【００４３】したがって、本実施の形態の半導体集積回
路装置の製造方法によれば、絶縁膜１２は、研磨キズが
形成されている層間絶縁膜１１の表面に形成されるもの
であることにより、研磨キズを埋め込む状態をもって被
覆することができるので、層間絶縁膜１１の上に形成さ
れる配線層１５が研磨キズを介してショートするのを防
止できると共に層間絶縁膜１１の耐圧の低下を防止する
ことができる。
路装置の製造方法によれば、絶縁膜１２は、研磨キズが
形成されている層間絶縁膜１１の表面に形成されるもの
であることにより、研磨キズを埋め込む状態をもって被
覆することができるので、層間絶縁膜１１の上に形成さ
れる配線層１５が研磨キズを介してショートするのを防
止できると共に層間絶縁膜１１の耐圧の低下を防止する
ことができる。
【００４４】また、本実施の形態の半導体集積回路装置
の製造方法によれば、ＣＭＰ法により発生する層間絶縁
膜１１の研磨キズを防止するために、軟らかいパッドを
用いた仕上げ研磨を行う必要がないことにより、スルー
プットの低下を防止できるので、高性能な半導体集積回
路装置を容易に製造することができる。
の製造方法によれば、ＣＭＰ法により発生する層間絶縁
膜１１の研磨キズを防止するために、軟らかいパッドを
用いた仕上げ研磨を行う必要がないことにより、スルー
プットの低下を防止できるので、高性能な半導体集積回
路装置を容易に製造することができる。
【００４５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４６】たとえば、半導体素子を形成する半導体領
域は、ＳＯＩ（Silicon on Insulator）基板における半
導体領域などを使用することができ、ＭＯＳＦＥＴ、Ｃ
ＭＯＳＦＥＴおよびバイポーラトランジスタなどの種々
の半導体素子を組み合わせた態様の半導体集積回路装置
およびその製造方法とすることができる。
域は、ＳＯＩ（Silicon on Insulator）基板における半
導体領域などを使用することができ、ＭＯＳＦＥＴ、Ｃ
ＭＯＳＦＥＴおよびバイポーラトランジスタなどの種々
の半導体素子を組み合わせた態様の半導体集積回路装置
およびその製造方法とすることができる。
【００４７】また、ＣＭＰ法を使用して平坦化処理を行
う絶縁膜は、下層配線層と上層配線層との間に介在して
いる層間絶縁膜以外に半導体基板の上に形成されている
絶縁膜などの種々の絶縁膜に適用できる。
う絶縁膜は、下層配線層と上層配線層との間に介在して
いる層間絶縁膜以外に半導体基板の上に形成されている
絶縁膜などの種々の絶縁膜に適用できる。
【００４８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４９】（１）．本発明の半導体集積回路装置の製
造方法は、複数の半導体素子が形成されている基体の上
に層間絶縁膜などの第１の絶縁膜を形成した後、ＣＭＰ
法を使用して層間絶縁膜などの第１の絶縁膜を平坦化す
る工程と、ＣＭＰ法により研磨キズが形成された第１の
絶縁膜の表面に第２の絶縁膜を形成することにより研磨
キズを被覆する工程と、第１の絶縁膜および第２の絶縁
膜の選択的な領域にスルーホールを形成した後、第１の
絶縁膜に形成されている研磨キズを被覆している第２の
絶縁膜の表面に配線層を形成する工程とを有するもので
ある。
造方法は、複数の半導体素子が形成されている基体の上
に層間絶縁膜などの第１の絶縁膜を形成した後、ＣＭＰ
法を使用して層間絶縁膜などの第１の絶縁膜を平坦化す
る工程と、ＣＭＰ法により研磨キズが形成された第１の
絶縁膜の表面に第２の絶縁膜を形成することにより研磨
キズを被覆する工程と、第１の絶縁膜および第２の絶縁
膜の選択的な領域にスルーホールを形成した後、第１の
絶縁膜に形成されている研磨キズを被覆している第２の
絶縁膜の表面に配線層を形成する工程とを有するもので
ある。
【００５０】したがって、本発明の半導体集積回路装置
の製造方法によれば、第２の絶縁膜は、研磨キズが形成
されている層間絶縁膜などの第１の絶縁膜の表面に形成
されるものであることにより、研磨キズを埋め込む状態
をもって被覆することができるので、第１の絶縁膜の上
に形成される配線層が研磨キズを介してショートするの
を防止できると共に第１の絶縁膜の耐圧の低下を防止す
ることができる。
の製造方法によれば、第２の絶縁膜は、研磨キズが形成
されている層間絶縁膜などの第１の絶縁膜の表面に形成
されるものであることにより、研磨キズを埋め込む状態
をもって被覆することができるので、第１の絶縁膜の上
に形成される配線層が研磨キズを介してショートするの
を防止できると共に第１の絶縁膜の耐圧の低下を防止す
ることができる。
【００５１】（２）．本発明の半導体集積回路装置の製
造方法によれば、ＣＭＰ法により発生する層間絶縁膜な
どの第１の絶縁膜の研磨キズを防止するために、軟らか
いパッドを用いた仕上げ研磨を行う必要がないことによ
り、スループットの低下を防止できるので、高性能な半
導体集積回路装置を容易に製造することができる。
造方法によれば、ＣＭＰ法により発生する層間絶縁膜な
どの第１の絶縁膜の研磨キズを防止するために、軟らか
いパッドを用いた仕上げ研磨を行う必要がないことによ
り、スループットの低下を防止できるので、高性能な半
導体集積回路装置を容易に製造することができる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 絶縁膜 ６ サイドウォール絶縁膜 ７ 半導体領域 ８ 絶縁膜 ９ 基体 １０ 配線層 １１ 層間絶縁膜 １２ 絶縁膜 １３ フォトレジスト膜 １４ スルーホール １５ 配線層
フロントページの続き (72)発明者 伊藤 秀文 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (9)
- 【請求項１】 複数の半導体素子が設けられている基体
の上のＣＭＰ法により平坦化された第１の絶縁膜と、前
記第１の絶縁膜の表面に設けられている第２の絶縁膜
と、前記第２の絶縁膜の表面に設けられている配線層と
を有することを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記第１の絶縁膜は、層間絶縁膜であることを特
徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記第２の絶縁膜は、ＳＯＧ膜であるこ
とを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体集積回路装置において、前記第２の絶縁膜は、有機
材料を用いた絶縁膜であることを特徴とする半導体集積
回路装置。 - 【請求項５】 複数の半導体素子が形成されている基体
の上に第１の絶縁膜を形成した後、ＣＭＰ法を使用して
前記第１の絶縁膜を平坦化する工程と、 前記第１の絶縁膜の表面に第２の絶縁膜を形成する工程
と、 前記第１の絶縁膜および第２の絶縁膜の選択的な領域に
スルーホールを形成する工程と、 前記第２の絶縁膜上に配線層を形成する工程とを有する
半導体集積回路装置の製造方法。 - 【請求項６】 複数の半導体素子が形成されている基体
の表面に第１の配線層を形成する工程と、 前記第１の配線層の表面に層間絶縁膜となる第１の絶縁
膜を形成した後、ＣＭＰ法を使用して第１の絶縁膜を平
坦化する工程と、 前記第１の絶縁膜の表面に第２の絶縁膜を形成する工程
と、 前記第１の絶縁膜および第２の絶縁膜の選択的な領域に
スルーホールを形成する工程と、 前記第２の絶縁膜の表面に第２の配線層を形成する工程
とを有する半導体集積回路装置の製造方法。 - 【請求項７】 請求項５または６記載の半導体集積回路
装置の製造方法において、前記第２の絶縁膜は、回転塗
布法を使用して形成する絶縁膜であることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項８】 請求項５〜７のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記第２の絶縁
膜は、有機材料を用いた絶縁膜であることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項９】 請求項５〜８のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記第２の絶縁
膜は、有機材料を用いた絶縁膜であり、前記第１の絶縁
膜および第２の絶縁膜にスルーホールを形成する際に、
異方性アッシャ処理を行うことを特徴とする半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28485995A JP3523731B2 (ja) | 1995-11-01 | 1995-11-01 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28485995A JP3523731B2 (ja) | 1995-11-01 | 1995-11-01 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129728A true JPH09129728A (ja) | 1997-05-16 |
| JP3523731B2 JP3523731B2 (ja) | 2004-04-26 |
Family
ID=17683958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28485995A Expired - Fee Related JP3523731B2 (ja) | 1995-11-01 | 1995-11-01 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3523731B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0887848A1 (en) * | 1997-06-27 | 1998-12-30 | Siemens Aktiengesellschaft | Process of removing CMP scratches in a dielectric layer by a reflow step, and integrated circuit chip formed thereby |
| WO1999000838A1 (en) * | 1997-06-30 | 1999-01-07 | Hitachi, Ltd. | Method for fabricating semiconductor integrated circuit device |
| KR100350111B1 (ko) * | 2000-02-22 | 2002-08-23 | 삼성전자 주식회사 | 반도체 장치의 배선 및 이의 제조 방법 |
-
1995
- 1995-11-01 JP JP28485995A patent/JP3523731B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0887848A1 (en) * | 1997-06-27 | 1998-12-30 | Siemens Aktiengesellschaft | Process of removing CMP scratches in a dielectric layer by a reflow step, and integrated circuit chip formed thereby |
| WO1999000838A1 (en) * | 1997-06-30 | 1999-01-07 | Hitachi, Ltd. | Method for fabricating semiconductor integrated circuit device |
| KR100350111B1 (ko) * | 2000-02-22 | 2002-08-23 | 삼성전자 주식회사 | 반도체 장치의 배선 및 이의 제조 방법 |
| US7012335B2 (en) | 2000-02-22 | 2006-03-14 | Samsung Electronics Co., Ltd. | Semiconductor device wiring and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3523731B2 (ja) | 2004-04-26 |
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